JPS6070375A - Ic試験装置の不良解析装置 - Google Patents
Ic試験装置の不良解析装置Info
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- JPS6070375A JPS6070375A JP58177964A JP17796483A JPS6070375A JP S6070375 A JPS6070375 A JP S6070375A JP 58177964 A JP58177964 A JP 58177964A JP 17796483 A JP17796483 A JP 17796483A JP S6070375 A JPS6070375 A JP S6070375A
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- Japan
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- inferiority
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- test
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の利用分野〕
本発明はIC試験装置の試験結果の不良解析装置に係り
、特にIC試験結果の不良の1″。
、特にIC試験結果の不良の1″。
加″の分離計数をリアルタイムで行なうに好適なIC試
験装置の不良解析装置に関する。
験装置の不良解析装置に関する。
従来のこの種のIC試験結果の不良のn111゜”On
の分離計数を行々うIC試験装置の不良解析装置のブロ
ック図を第1図に例示する。第1図に卦いて、パターン
発生器1から発生した期待値の111ZIIO”とその
時の期待値と被試験IC(メモリ)9の出力とを比較器
8で比較されて得た試験結果の1”、”0’″とを2組
の7エイルメモIJ f使用して、一方の期待値メモリ
2と他方のフェイルメモリろにそれぞれリアルタイムで
記憶して卦き、IC試験終了後に計数開始指令信号Aに
よりアドレススキャン装置4寸たけパターン発生器1の
図示しない出力がら読出しアドレスを発生させて期待値
メモリ2とフェイルメモリ乙のデータを同時に読み出す
。がくしてさらに期待値の1″又はo”に対する不良計
数の指定信号Bによりビット幅ごとに構成された不一致
回路(排他的論理和ゲート)5を介し、指定信号Bが論
理1t o hのとき、期待値“1″の場合のみ選択し
てフェイルメモリ3内のデータをANDゲート乙により
、読出し可能とし、指定信号Bが論理″1”のとき、期
待値”0”の場合のみ選択し、フェイルメ千り3内のデ
ータをANDゲート6により可能とする。このようにし
てフェイルメモリ3内の期待値の”1”fl!Itたけ
On側のどちらかの不良とANDがとれた不良のみをカ
ウンタ7で計数するものである。
の分離計数を行々うIC試験装置の不良解析装置のブロ
ック図を第1図に例示する。第1図に卦いて、パターン
発生器1から発生した期待値の111ZIIO”とその
時の期待値と被試験IC(メモリ)9の出力とを比較器
8で比較されて得た試験結果の1”、”0’″とを2組
の7エイルメモIJ f使用して、一方の期待値メモリ
2と他方のフェイルメモリろにそれぞれリアルタイムで
記憶して卦き、IC試験終了後に計数開始指令信号Aに
よりアドレススキャン装置4寸たけパターン発生器1の
図示しない出力がら読出しアドレスを発生させて期待値
メモリ2とフェイルメモリ乙のデータを同時に読み出す
。がくしてさらに期待値の1″又はo”に対する不良計
数の指定信号Bによりビット幅ごとに構成された不一致
回路(排他的論理和ゲート)5を介し、指定信号Bが論
理1t o hのとき、期待値“1″の場合のみ選択し
てフェイルメモリ3内のデータをANDゲート乙により
、読出し可能とし、指定信号Bが論理″1”のとき、期
待値”0”の場合のみ選択し、フェイルメ千り3内のデ
ータをANDゲート6により可能とする。このようにし
てフェイルメモリ3内の期待値の”1”fl!Itたけ
On側のどちらかの不良とANDがとれた不良のみをカ
ウンタ7で計数するものである。
しかしながらこの従来装置では、試験結果の不良の1″
、″0″の分離検出を試験終了後の期待値メモリとフェ
イルメモリの同時読出しによりオフラインで行なって旨
るため、この解析のための処理11を1)lが少なから
ず発生して被試験IC(メモリ)9の?ギ量が大きくな
るほど、不良解析時間が増大する欠点があった。
、″0″の分離検出を試験終了後の期待値メモリとフェ
イルメモリの同時読出しによりオフラインで行なって旨
るため、この解析のための処理11を1)lが少なから
ず発生して被試験IC(メモリ)9の?ギ量が大きくな
るほど、不良解析時間が増大する欠点があった。
また解析モードの中で不良の11111寸′fLは加“
ことの不良ビットマツプを作成する31J、 合には、
一度期待値メモリ2と7エイルメモリ3の内容をテスタ
コンピュータ側に転送して、ソフトウェアにより再判別
して表示しなければならず、解析時間もかかってしまう
欠点があった。あるいはソフトウェアの負担を1減する
ために、”1”不良計数と”0”不良計数の指定信号(
制御信号)Bを切り替えて不良選別後の読出し信号であ
るANDゲート乙の出力音テスタコンビー−タに送出す
るハードウェアを付方りする装置が考えられるが、こう
すると転送のハードウェアが増大するなどの欠点があっ
た。
ことの不良ビットマツプを作成する31J、 合には、
一度期待値メモリ2と7エイルメモリ3の内容をテスタ
コンピュータ側に転送して、ソフトウェアにより再判別
して表示しなければならず、解析時間もかかってしまう
欠点があった。あるいはソフトウェアの負担を1減する
ために、”1”不良計数と”0”不良計数の指定信号(
制御信号)Bを切り替えて不良選別後の読出し信号であ
るANDゲート乙の出力音テスタコンビー−タに送出す
るハードウェアを付方りする装置が考えられるが、こう
すると転送のハードウェアが増大するなどの欠点があっ
た。
本発明の目的は、従来の不良解析時間を高速化して不良
の“r I H、n o”の分離計数をリアルタイムで
行なうIC試験装置の不良解析装置を提供するにある。
の“r I H、n o”の分離計数をリアルタイムで
行なうIC試験装置の不良解析装置を提供するにある。
本発明はIC試験結果の不良内容をテストサイクルごと
に期待値のN11+ 、11011と比較して不良の“
1′′、”0″を検出し、この不良の、IZI“O“を
オンラインで各専用のフェイルメモリに分離しながら取
込むとともに、各専用のカウンタもしくは入力切替えの
カウンタで計数を行なうようにしたrc試験装置の不良
解析装置である。
に期待値のN11+ 、11011と比較して不良の“
1′′、”0″を検出し、この不良の、IZI“O“を
オンラインで各専用のフェイルメモリに分離しながら取
込むとともに、各専用のカウンタもしくは入力切替えの
カウンタで計数を行なうようにしたrc試験装置の不良
解析装置である。
以下に本発明の実施例を第2図によシ説明する。第2図
は本発明によるIC試験装置の不良解析装置の一実施例
を示すブロック図である。
は本発明によるIC試験装置の不良解析装置の一実施例
を示すブロック図である。
第2図において、1oは比較判定部、11は比較器、1
2、 13はNANDゲート、14はNOR司Rゲート
、15はORゲート、16.17はフェイルメモリ、1
B、 19゜20ijマルチプレクサ、21はカウンタ
、22ハデータセレクタ、23はテスタバスである。
2、 13はNANDゲート、14はNOR司Rゲート
、15はORゲート、16.17はフェイルメモリ、1
B、 19゜20ijマルチプレクサ、21はカウンタ
、22ハデータセレクタ、23はテスタバスである。
この構成で、まず被試験IC9からの試験結果は比較判
定部10内の比較器11でたとえばH(” 1” )側
、L (”0”)側のテスト基準電圧値VO〃= 2.
41’ 、 VoL= 0.41’と同時に比較され、
/7(”1”)側、Lじ0″)側の不良の検出を行なう
。この場合に比較器11のH(1″)側のテスト基準電
圧値Vo77の側の出力は試験結果がH(1”)側の不
良(たとえば2,4V以下)のときにはn L l+と
なシ、L(1″′)側のテスト基準電圧値VOLの側の
出力はL(0″)側の不良(たとえば0.4V以上)の
ときにはL”となる。一方で比較判定部10のもう1つ
の入力である期待値データCは試験結果の“1”側不良
か”a″側不良75−全判定するNANDゲー)12.
1ろをNOR,ORゲート14を介しリアルタイムで切
り替えて、たとえば1テストレイト中で期待値データC
の1”側不良をチェックするときにはNOR,ORゲー
ト140反転出力側の信号をL”としてNANDゲート
12側を開く一方、期待値データCの0”側不良をチェ
ックするときVCはNOR・ORゲート14の非反転出
力側の信号を”L”としてIVANDゲート13側を開
くが、最終的には判定ストローブ信号STEと期待値デ
ータCと比較器11の出力のNANI)がとられたとき
に不良信号が検出されるから、したがって期待値が1”
であるべきときには比較器11のH側の出力を判定スト
ローブ信号STBによりNANDゲート12側で検出す
る一方、期待値が0”であるべきときには比較器11の
L側の出力を判定ストローブ信号によりNANDゲート
13側で検出して、試験結果の不良の1″。
定部10内の比較器11でたとえばH(” 1” )側
、L (”0”)側のテスト基準電圧値VO〃= 2.
41’ 、 VoL= 0.41’と同時に比較され、
/7(”1”)側、Lじ0″)側の不良の検出を行なう
。この場合に比較器11のH(1″)側のテスト基準電
圧値Vo77の側の出力は試験結果がH(1”)側の不
良(たとえば2,4V以下)のときにはn L l+と
なシ、L(1″′)側のテスト基準電圧値VOLの側の
出力はL(0″)側の不良(たとえば0.4V以上)の
ときにはL”となる。一方で比較判定部10のもう1つ
の入力である期待値データCは試験結果の“1”側不良
か”a″側不良75−全判定するNANDゲー)12.
1ろをNOR,ORゲート14を介しリアルタイムで切
り替えて、たとえば1テストレイト中で期待値データC
の1”側不良をチェックするときにはNOR,ORゲー
ト140反転出力側の信号をL”としてNANDゲート
12側を開く一方、期待値データCの0”側不良をチェ
ックするときVCはNOR・ORゲート14の非反転出
力側の信号を”L”としてIVANDゲート13側を開
くが、最終的には判定ストローブ信号STEと期待値デ
ータCと比較器11の出力のNANI)がとられたとき
に不良信号が検出されるから、したがって期待値が1”
であるべきときには比較器11のH側の出力を判定スト
ローブ信号STBによりNANDゲート12側で検出す
る一方、期待値が0”であるべきときには比較器11の
L側の出力を判定ストローブ信号によりNANDゲート
13側で検出して、試験結果の不良の1″。
0”を分離して出力する。ついでこれらの1″。
0”の不良検出信号はそれぞれマルチプレクサ18、1
9を介してフェイルメモIJ16,17の当該不良アド
レスに対応したメモリセル位置に不良情報の“1″捷た
け0″として書き適寸りる。同時に不良の計数は不良検
出信号をマルチプレクサ2Dで切り替えてカウンタ21
に入力し引数する。
9を介してフェイルメモIJ16,17の当該不良アド
レスに対応したメモリセル位置に不良情報の“1″捷た
け0″として書き適寸りる。同時に不良の計数は不良検
出信号をマルチプレクサ2Dで切り替えてカウンタ21
に入力し引数する。
たとえば不良の1” n OITを含む全不良の引数お
よびそのフェイルメモリ16.17などへの男込みも、
不良の1”、0”のORゲート15を介した信号をマル
チプレクサ20の切替工卦よびマルチプレクサ18.1
9にどの切替えによって可能である。さらに試験後の不
良ビットマツプ作成のためには、フェイルメモIJ16
,17の内容をデータセレクタ22により選択指定して
、不良のbまたは0”側あるいは全不良の任意のデータ
をテスタバス23に出力することができる。かくしてリ
アルタイムで試験結果の不良の′1”、0”の分離記憶
および計数を行なうことができる。
よびそのフェイルメモリ16.17などへの男込みも、
不良の1”、0”のORゲート15を介した信号をマル
チプレクサ20の切替工卦よびマルチプレクサ18.1
9にどの切替えによって可能である。さらに試験後の不
良ビットマツプ作成のためには、フェイルメモIJ16
,17の内容をデータセレクタ22により選択指定して
、不良のbまたは0”側あるいは全不良の任意のデータ
をテスタバス23に出力することができる。かくしてリ
アルタイムで試験結果の不良の′1”、0”の分離記憶
および計数を行なうことができる。
なお上記実施例では、不良を計数するカウンタ21の入
力を切り替えて使用しているが、それぞれ専用のカウン
タを複数個設けてもより0さらにこの不良計数のカウン
タの値とあらかじめ設定した不良数とを比較して、設定
不良数以上の不良が発生したときにはGN信号を出力す
るようにすることも容易にできる。
力を切り替えて使用しているが、それぞれ専用のカウン
タを複数個設けてもより0さらにこの不良計数のカウン
タの値とあらかじめ設定した不良数とを比較して、設定
不良数以上の不良が発生したときにはGN信号を出力す
るようにすることも容易にできる。
以上のように本実施例によれば、IC試験結果の不良内
容をテストサイクルごとに期待値データと比較判定部に
より比較して期待値の′1″。
容をテストサイクルごとに期待値データと比較判定部に
より比較して期待値の′1″。
0”に対する不良信号を別々に分離(〜て取シ出し、不
良の0111 、′o+jtたけ全不良 を別々のフェ
イルメモリに記憶すると同時に、これらの不良数をカウ
ンタの入力切替えまたは専用の、カウンタにより独立し
2て計数することができ、かつテストコンピュータ側か
ら各フェイルメモリの内容およびカウンタの各不良カウ
ント数を読み出すことができる。
良の0111 、′o+jtたけ全不良 を別々のフェ
イルメモリに記憶すると同時に、これらの不良数をカウ
ンタの入力切替えまたは専用の、カウンタにより独立し
2て計数することができ、かつテストコンピュータ側か
ら各フェイルメモリの内容およびカウンタの各不良カウ
ント数を読み出すことができる。
JM上の説明のように本発明のIC試験装置の不良解析
装置によれば、従来オフラインで行なっていた不良の”
1”、”0”の分離シよび計数処理の不良解析時間が全
く不要となるようなリアルタイムでの不良の分離取込み
が可能と々るばかシで々くその計数結果を試験終了と同
時にめることができるため不良解析時間短縮の大幅な向
上が期待できるほか、必要に応じて不良の1″、”0”
のビットマツプの分離表示もフェイルメモリを読み出す
だけで可能となるなどの効果かえられる。
装置によれば、従来オフラインで行なっていた不良の”
1”、”0”の分離シよび計数処理の不良解析時間が全
く不要となるようなリアルタイムでの不良の分離取込み
が可能と々るばかシで々くその計数結果を試験終了と同
時にめることができるため不良解析時間短縮の大幅な向
上が期待できるほか、必要に応じて不良の1″、”0”
のビットマツプの分離表示もフェイルメモリを読み出す
だけで可能となるなどの効果かえられる。
第1図は従来のIC試験装置の不良解析装置を例示する
ブロック図、第2図は本発明によるrc試験装置の不良
解析装置の一実施例を示すブロック図である。 9・・・被試験I C10・・・比較判定部11・・・
比較器 12.13・・・NANDゲート14・・・N
OR・ORゲート 15・・・ORゲート1(5,17
・・・フェイルメモリ 1 B、 19.20 ・・・マルチプレクサ21・・
・カウンタ 22・・・データセレクタ23・・・テス
タバス
ブロック図、第2図は本発明によるrc試験装置の不良
解析装置の一実施例を示すブロック図である。 9・・・被試験I C10・・・比較判定部11・・・
比較器 12.13・・・NANDゲート14・・・N
OR・ORゲート 15・・・ORゲート1(5,17
・・・フェイルメモリ 1 B、 19.20 ・・・マルチプレクサ21・・
・カウンタ 22・・・データセレクタ23・・・テス
タバス
Claims (1)
- 被試験ICの出力レベルの“1″側と加”側の不良内容
を各基準電圧と比較して判定する第1の手段と、該第1
の手段により判定された不良信号を期待値データの1”
側と°゛0″側に対応する不良信号圧分離して取シ出す
第2の手段と、該第2の手段により分離された1”側と
”0″側の不良信号を各別個のフェイルメモリに記憶す
る第3の手段と、同第2の手段により分離された1′′
側と0”側の不良信号を各別個に計数する第4の手段と
、上記第3の手段により記憶された内容と第4の手段に
より計数された値を読み出す手段とからなるIC試験装
置の不良解析基クイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58177964A JPS6070375A (ja) | 1983-09-28 | 1983-09-28 | Ic試験装置の不良解析装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58177964A JPS6070375A (ja) | 1983-09-28 | 1983-09-28 | Ic試験装置の不良解析装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6070375A true JPS6070375A (ja) | 1985-04-22 |
Family
ID=16040151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58177964A Pending JPS6070375A (ja) | 1983-09-28 | 1983-09-28 | Ic試験装置の不良解析装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6070375A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
-
1983
- 1983-09-28 JP JP58177964A patent/JPS6070375A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
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