JPS6070375A - Ｉｃ試験装置の不良解析装置 - Google Patents
Ｉｃ試験装置の不良解析装置Info
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- JPS6070375A JPS6070375A JP58177964A JP17796483A JPS6070375A JP S6070375 A JPS6070375 A JP S6070375A JP 58177964 A JP58177964 A JP 58177964A JP 17796483 A JP17796483 A JP 17796483A JP S6070375 A JPS6070375 A JP S6070375A
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- Japan
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の利用分野〕
本発明はＩＣ試験装置の試験結果の不良解析装置に係り
、特にＩＣ試験結果の不良の１″。
、特にＩＣ試験結果の不良の１″。
加″の分離計数をリアルタイムで行なうに好適なＩＣ試
験装置の不良解析装置に関する。
験装置の不良解析装置に関する。
従来のこの種のＩＣ試験結果の不良のｎ１１１゜”Ｏｎ
の分離計数を行々うＩＣ試験装置の不良解析装置のブロ
ック図を第１図に例示する。第１図に卦いて、パターン
発生器１から発生した期待値の１１１ＺＩＩＯ”とその
時の期待値と被試験ＩＣ（メモリ）９の出力とを比較器
８で比較されて得た試験結果の１”、”０’″とを２組
の７エイルメモＩＪ ｆ使用して、一方の期待値メモリ
２と他方のフェイルメモリろにそれぞれリアルタイムで
記憶して卦き、ＩＣ試験終了後に計数開始指令信号Ａに
よりアドレススキャン装置４寸たけパターン発生器１の
図示しない出力がら読出しアドレスを発生させて期待値
メモリ２とフェイルメモリ乙のデータを同時に読み出す
。がくしてさらに期待値の１″又はｏ”に対する不良計
数の指定信号Ｂによりビット幅ごとに構成された不一致
回路（排他的論理和ゲート）５を介し、指定信号Ｂが論
理１ｔ ｏ ｈのとき、期待値“１″の場合のみ選択し
てフェイルメモリ３内のデータをＡＮＤゲート乙により
、読出し可能とし、指定信号Ｂが論理″１”のとき、期
待値”０”の場合のみ選択し、フェイルメ千り３内のデ
ータをＡＮＤゲート６により可能とする。このようにし
てフェイルメモリ３内の期待値の”１”ｆｌ！Ｉｔたけ
Ｏｎ側のどちらかの不良とＡＮＤがとれた不良のみをカ
ウンタ７で計数するものである。
の分離計数を行々うＩＣ試験装置の不良解析装置のブロ
ック図を第１図に例示する。第１図に卦いて、パターン
発生器１から発生した期待値の１１１ＺＩＩＯ”とその
時の期待値と被試験ＩＣ（メモリ）９の出力とを比較器
８で比較されて得た試験結果の１”、”０’″とを２組
の７エイルメモＩＪ ｆ使用して、一方の期待値メモリ
２と他方のフェイルメモリろにそれぞれリアルタイムで
記憶して卦き、ＩＣ試験終了後に計数開始指令信号Ａに
よりアドレススキャン装置４寸たけパターン発生器１の
図示しない出力がら読出しアドレスを発生させて期待値
メモリ２とフェイルメモリ乙のデータを同時に読み出す
。がくしてさらに期待値の１″又はｏ”に対する不良計
数の指定信号Ｂによりビット幅ごとに構成された不一致
回路（排他的論理和ゲート）５を介し、指定信号Ｂが論
理１ｔ ｏ ｈのとき、期待値“１″の場合のみ選択し
てフェイルメモリ３内のデータをＡＮＤゲート乙により
、読出し可能とし、指定信号Ｂが論理″１”のとき、期
待値”０”の場合のみ選択し、フェイルメ千り３内のデ
ータをＡＮＤゲート６により可能とする。このようにし
てフェイルメモリ３内の期待値の”１”ｆｌ！Ｉｔたけ
Ｏｎ側のどちらかの不良とＡＮＤがとれた不良のみをカ
ウンタ７で計数するものである。
しかしながらこの従来装置では、試験結果の不良の１″
、″０″の分離検出を試験終了後の期待値メモリとフェ
イルメモリの同時読出しによりオフラインで行なって旨
るため、この解析のための処理１１を１）ｌが少なから
ず発生して被試験ＩＣ（メモリ）９の？ギ量が大きくな
るほど、不良解析時間が増大する欠点があった。
、″０″の分離検出を試験終了後の期待値メモリとフェ
イルメモリの同時読出しによりオフラインで行なって旨
るため、この解析のための処理１１を１）ｌが少なから
ず発生して被試験ＩＣ（メモリ）９の？ギ量が大きくな
るほど、不良解析時間が増大する欠点があった。
また解析モードの中で不良の１１１１１寸′ｆＬは加“
ことの不良ビットマツプを作成する３１Ｊ、 合には、
一度期待値メモリ２と７エイルメモリ３の内容をテスタ
コンピュータ側に転送して、ソフトウェアにより再判別
して表示しなければならず、解析時間もかかってしまう
欠点があった。あるいはソフトウェアの負担を１減する
ために、”１”不良計数と”０”不良計数の指定信号（
制御信号）Ｂを切り替えて不良選別後の読出し信号であ
るＡＮＤゲート乙の出力音テスタコンビー−タに送出す
るハードウェアを付方りする装置が考えられるが、こう
すると転送のハードウェアが増大するなどの欠点があっ
た。
ことの不良ビットマツプを作成する３１Ｊ、 合には、
一度期待値メモリ２と７エイルメモリ３の内容をテスタ
コンピュータ側に転送して、ソフトウェアにより再判別
して表示しなければならず、解析時間もかかってしまう
欠点があった。あるいはソフトウェアの負担を１減する
ために、”１”不良計数と”０”不良計数の指定信号（
制御信号）Ｂを切り替えて不良選別後の読出し信号であ
るＡＮＤゲート乙の出力音テスタコンビー−タに送出す
るハードウェアを付方りする装置が考えられるが、こう
すると転送のハードウェアが増大するなどの欠点があっ
た。
本発明の目的は、従来の不良解析時間を高速化して不良
の“ｒ Ｉ Ｈ、ｎ ｏ”の分離計数をリアルタイムで
行なうＩＣ試験装置の不良解析装置を提供するにある。
の“ｒ Ｉ Ｈ、ｎ ｏ”の分離計数をリアルタイムで
行なうＩＣ試験装置の不良解析装置を提供するにある。
本発明はＩＣ試験結果の不良内容をテストサイクルごと
に期待値のＮ１１＋ 、１１０１１と比較して不良の“
１′′、”０″を検出し、この不良の、ＩＺＩ“Ｏ“を
オンラインで各専用のフェイルメモリに分離しながら取
込むとともに、各専用のカウンタもしくは入力切替えの
カウンタで計数を行なうようにしたｒｃ試験装置の不良
解析装置である。
に期待値のＮ１１＋ 、１１０１１と比較して不良の“
１′′、”０″を検出し、この不良の、ＩＺＩ“Ｏ“を
オンラインで各専用のフェイルメモリに分離しながら取
込むとともに、各専用のカウンタもしくは入力切替えの
カウンタで計数を行なうようにしたｒｃ試験装置の不良
解析装置である。
以下に本発明の実施例を第２図によシ説明する。第２図
は本発明によるＩＣ試験装置の不良解析装置の一実施例
を示すブロック図である。
は本発明によるＩＣ試験装置の不良解析装置の一実施例
を示すブロック図である。
第２図において、１ｏは比較判定部、１１は比較器、１
２、 １３はＮＡＮＤゲート、１４はＮＯＲ司Ｒゲート
、１５はＯＲゲート、１６．１７はフェイルメモリ、１
Ｂ、 １９゜２０ｉｊマルチプレクサ、２１はカウンタ
、２２ハデータセレクタ、２３はテスタバスである。
２、 １３はＮＡＮＤゲート、１４はＮＯＲ司Ｒゲート
、１５はＯＲゲート、１６．１７はフェイルメモリ、１
Ｂ、 １９゜２０ｉｊマルチプレクサ、２１はカウンタ
、２２ハデータセレクタ、２３はテスタバスである。
この構成で、まず被試験ＩＣ９からの試験結果は比較判
定部１０内の比較器１１でたとえばＨ（” １” ）側
、Ｌ （”０”）側のテスト基準電圧値ＶＯ〃＝ ２．
４１’ 、 ＶｏＬ＝ ０．４１’と同時に比較され、
／７（”１”）側、Ｌじ０″）側の不良の検出を行なう
。この場合に比較器１１のＨ（１″）側のテスト基準電
圧値Ｖｏ７７の側の出力は試験結果がＨ（１”）側の不
良（たとえば２，４Ｖ以下）のときにはｎ Ｌ ｌ＋と
なシ、Ｌ（１″′）側のテスト基準電圧値ＶＯＬの側の
出力はＬ（０″）側の不良（たとえば０．４Ｖ以上）の
ときにはＬ”となる。一方で比較判定部１０のもう１つ
の入力である期待値データＣは試験結果の“１”側不良
か”ａ″側不良７５−全判定するＮＡＮＤゲー）１２．
１ろをＮＯＲ，ＯＲゲート１４を介しリアルタイムで切
り替えて、たとえば１テストレイト中で期待値データＣ
の１”側不良をチェックするときにはＮＯＲ，ＯＲゲー
ト１４０反転出力側の信号をＬ”としてＮＡＮＤゲート
１２側を開く一方、期待値データＣの０”側不良をチェ
ックするときＶＣはＮＯＲ・ＯＲゲート１４の非反転出
力側の信号を”Ｌ”としてＩＶＡＮＤゲート１３側を開
くが、最終的には判定ストローブ信号ＳＴＥと期待値デ
ータＣと比較器１１の出力のＮＡＮＩ）がとられたとき
に不良信号が検出されるから、したがって期待値が１”
であるべきときには比較器１１のＨ側の出力を判定スト
ローブ信号ＳＴＢによりＮＡＮＤゲート１２側で検出す
る一方、期待値が０”であるべきときには比較器１１の
Ｌ側の出力を判定ストローブ信号によりＮＡＮＤゲート
１３側で検出して、試験結果の不良の１″。
定部１０内の比較器１１でたとえばＨ（” １” ）側
、Ｌ （”０”）側のテスト基準電圧値ＶＯ〃＝ ２．
４１’ 、 ＶｏＬ＝ ０．４１’と同時に比較され、
／７（”１”）側、Ｌじ０″）側の不良の検出を行なう
。この場合に比較器１１のＨ（１″）側のテスト基準電
圧値Ｖｏ７７の側の出力は試験結果がＨ（１”）側の不
良（たとえば２，４Ｖ以下）のときにはｎ Ｌ ｌ＋と
なシ、Ｌ（１″′）側のテスト基準電圧値ＶＯＬの側の
出力はＬ（０″）側の不良（たとえば０．４Ｖ以上）の
ときにはＬ”となる。一方で比較判定部１０のもう１つ
の入力である期待値データＣは試験結果の“１”側不良
か”ａ″側不良７５−全判定するＮＡＮＤゲー）１２．
１ろをＮＯＲ，ＯＲゲート１４を介しリアルタイムで切
り替えて、たとえば１テストレイト中で期待値データＣ
の１”側不良をチェックするときにはＮＯＲ，ＯＲゲー
ト１４０反転出力側の信号をＬ”としてＮＡＮＤゲート
１２側を開く一方、期待値データＣの０”側不良をチェ
ックするときＶＣはＮＯＲ・ＯＲゲート１４の非反転出
力側の信号を”Ｌ”としてＩＶＡＮＤゲート１３側を開
くが、最終的には判定ストローブ信号ＳＴＥと期待値デ
ータＣと比較器１１の出力のＮＡＮＩ）がとられたとき
に不良信号が検出されるから、したがって期待値が１”
であるべきときには比較器１１のＨ側の出力を判定スト
ローブ信号ＳＴＢによりＮＡＮＤゲート１２側で検出す
る一方、期待値が０”であるべきときには比較器１１の
Ｌ側の出力を判定ストローブ信号によりＮＡＮＤゲート
１３側で検出して、試験結果の不良の１″。
０”を分離して出力する。ついでこれらの１″。
０”の不良検出信号はそれぞれマルチプレクサ１８、１
９を介してフェイルメモＩＪ１６，１７の当該不良アド
レスに対応したメモリセル位置に不良情報の“１″捷た
け０″として書き適寸りる。同時に不良の計数は不良検
出信号をマルチプレクサ２Ｄで切り替えてカウンタ２１
に入力し引数する。
９を介してフェイルメモＩＪ１６，１７の当該不良アド
レスに対応したメモリセル位置に不良情報の“１″捷た
け０″として書き適寸りる。同時に不良の計数は不良検
出信号をマルチプレクサ２Ｄで切り替えてカウンタ２１
に入力し引数する。
たとえば不良の１” ｎ ＯＩＴを含む全不良の引数お
よびそのフェイルメモリ１６．１７などへの男込みも、
不良の１”、０”のＯＲゲート１５を介した信号をマル
チプレクサ２０の切替工卦よびマルチプレクサ１８．１
９にどの切替えによって可能である。さらに試験後の不
良ビットマツプ作成のためには、フェイルメモＩＪ１６
，１７の内容をデータセレクタ２２により選択指定して
、不良のｂまたは０”側あるいは全不良の任意のデータ
をテスタバス２３に出力することができる。かくしてリ
アルタイムで試験結果の不良の′１”、０”の分離記憶
および計数を行なうことができる。
よびそのフェイルメモリ１６．１７などへの男込みも、
不良の１”、０”のＯＲゲート１５を介した信号をマル
チプレクサ２０の切替工卦よびマルチプレクサ１８．１
９にどの切替えによって可能である。さらに試験後の不
良ビットマツプ作成のためには、フェイルメモＩＪ１６
，１７の内容をデータセレクタ２２により選択指定して
、不良のｂまたは０”側あるいは全不良の任意のデータ
をテスタバス２３に出力することができる。かくしてリ
アルタイムで試験結果の不良の′１”、０”の分離記憶
および計数を行なうことができる。
なお上記実施例では、不良を計数するカウンタ２１の入
力を切り替えて使用しているが、それぞれ専用のカウン
タを複数個設けてもより０さらにこの不良計数のカウン
タの値とあらかじめ設定した不良数とを比較して、設定
不良数以上の不良が発生したときにはＧＮ信号を出力す
るようにすることも容易にできる。
力を切り替えて使用しているが、それぞれ専用のカウン
タを複数個設けてもより０さらにこの不良計数のカウン
タの値とあらかじめ設定した不良数とを比較して、設定
不良数以上の不良が発生したときにはＧＮ信号を出力す
るようにすることも容易にできる。
以上のように本実施例によれば、ＩＣ試験結果の不良内
容をテストサイクルごとに期待値データと比較判定部に
より比較して期待値の′１″。
容をテストサイクルごとに期待値データと比較判定部に
より比較して期待値の′１″。
０”に対する不良信号を別々に分離（〜て取シ出し、不
良の０１１１ 、′ｏ＋ｊｔたけ全不良 を別々のフェ
イルメモリに記憶すると同時に、これらの不良数をカウ
ンタの入力切替えまたは専用の、カウンタにより独立し
２て計数することができ、かつテストコンピュータ側か
ら各フェイルメモリの内容およびカウンタの各不良カウ
ント数を読み出すことができる。
良の０１１１ 、′ｏ＋ｊｔたけ全不良 を別々のフェ
イルメモリに記憶すると同時に、これらの不良数をカウ
ンタの入力切替えまたは専用の、カウンタにより独立し
２て計数することができ、かつテストコンピュータ側か
ら各フェイルメモリの内容およびカウンタの各不良カウ
ント数を読み出すことができる。
ＪＭ上の説明のように本発明のＩＣ試験装置の不良解析
装置によれば、従来オフラインで行なっていた不良の”
１”、”０”の分離シよび計数処理の不良解析時間が全
く不要となるようなリアルタイムでの不良の分離取込み
が可能と々るばかシで々くその計数結果を試験終了と同
時にめることができるため不良解析時間短縮の大幅な向
上が期待できるほか、必要に応じて不良の１″、”０”
のビットマツプの分離表示もフェイルメモリを読み出す
だけで可能となるなどの効果かえられる。
装置によれば、従来オフラインで行なっていた不良の”
１”、”０”の分離シよび計数処理の不良解析時間が全
く不要となるようなリアルタイムでの不良の分離取込み
が可能と々るばかシで々くその計数結果を試験終了と同
時にめることができるため不良解析時間短縮の大幅な向
上が期待できるほか、必要に応じて不良の１″、”０”
のビットマツプの分離表示もフェイルメモリを読み出す
だけで可能となるなどの効果かえられる。
第１図は従来のＩＣ試験装置の不良解析装置を例示する
ブロック図、第２図は本発明によるｒｃ試験装置の不良
解析装置の一実施例を示すブロック図である。 ９・・・被試験Ｉ Ｃ１０・・・比較判定部１１・・・
比較器 １２．１３・・・ＮＡＮＤゲート１４・・・Ｎ
ＯＲ・ＯＲゲート １５・・・ＯＲゲート１（５，１７
・・・フェイルメモリ １ Ｂ、 １９．２０ ・・・マルチプレクサ２１・・
・カウンタ ２２・・・データセレクタ２３・・・テス
タバス
ブロック図、第２図は本発明によるｒｃ試験装置の不良
解析装置の一実施例を示すブロック図である。 ９・・・被試験Ｉ Ｃ１０・・・比較判定部１１・・・
比較器 １２．１３・・・ＮＡＮＤゲート１４・・・Ｎ
ＯＲ・ＯＲゲート １５・・・ＯＲゲート１（５，１７
・・・フェイルメモリ １ Ｂ、 １９．２０ ・・・マルチプレクサ２１・・
・カウンタ ２２・・・データセレクタ２３・・・テス
タバス
Claims (1)
- 被試験ＩＣの出力レベルの“１″側と加”側の不良内容
を各基準電圧と比較して判定する第１の手段と、該第１
の手段により判定された不良信号を期待値データの１”
側と°゛０″側に対応する不良信号圧分離して取シ出す
第２の手段と、該第２の手段により分離された１”側と
”０″側の不良信号を各別個のフェイルメモリに記憶す
る第３の手段と、同第２の手段により分離された１′′
側と０”側の不良信号を各別個に計数する第４の手段と
、上記第３の手段により記憶された内容と第４の手段に
より計数された値を読み出す手段とからなるＩＣ試験装
置の不良解析基クイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177964A JPS6070375A (ja) | 1983-09-28 | 1983-09-28 | Ｉｃ試験装置の不良解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177964A JPS6070375A (ja) | 1983-09-28 | 1983-09-28 | Ｉｃ試験装置の不良解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070375A true JPS6070375A (ja) | 1985-04-22 |
Family
ID=16040151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177964A Pending JPS6070375A (ja) | 1983-09-28 | 1983-09-28 | Ｉｃ試験装置の不良解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070375A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
-
1983
- 1983-09-28 JP JP58177964A patent/JPS6070375A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
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