JPH0495884A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体試験装置におけるメモリＩＣ、メモリ
搭載ＬＳＩのメモリ部等のメモリの不良解析方式に関す
る。

［従来の技術］ 半導体試験装置において、メモリＩＣの試験中にフェイ
ルが発生すると、メモリＩＣのフェイルアドレスと１対
１に対応したフェイルビットメモリのアドレスにｔｒ　
Ｉ　Ｐ＋を書き込み、フェイル情報として記録するのが
一般的である。

従来の単導体試験装置におけるメモリＩＣの不良解析は
、特開昭６２−２７６４７４号公報に記載のように、メ
モリＩＣの試験終了後、ＣＰＵ　（中央処理装置）から
バスを介してフェイルビットメモリ内容を読み出し行な
っていた。つまり、フェイルビットメモリの内容を全て
読み出し、フェイル情報を見つけると、その時のフェイ
ルビットメモリのアドレスをメモリＩＣのフェイルアド
レスとして解析を行なう。

上記従来の技術は、メモリＩＣ試験終了後、ＣＰＵから
フェイルビットメモリにアクセスして、その内容を全て
順次読み出すことが、不良解析の前提であった。すなわ
ち、従来の技術では、不良ビットの存否、救済可否は、
不良ビットメモリの内容をすべて読み呂すことにより、
はじめて可能となる。しかも、これらの作業は、試験終
了後に、ＣＰＵがバスを介してフェイルビットメモリに
アクセスすることにより行なわれる。従って、試験結果
が確定するのは、試験終了後、がなりの時間が経過して
からとなる。特に、メモリの容量が大きければ、それだ
け、試験結果の確定は遅くならざるを得ない。

ところが、近年のメモリＩＣの高集積化にともない、フ
ェイルビットメモリのメモリ容量は、膨大なものとなっ
てきている。そのため、フェイルビットメモリ内容の読
み出し時間およびその結果を使って行なう不良解析時間
の増大が問題となってきている。

本発明の目的は、メモリの試験に際し、不良ビットの存
否および不良ビットの救済可否を試験と並行して判定で
き、メモリの試験を高速で行なえる半導体試験装置を提
供することにある。

また、本発明の他の目的は、不良ビットの存否および不
良ビットの救済可否をメモリ試験後に、高速に行なえる
半導体試験装置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明の一態様によれば、
試験対象について、不良ビット（フェイルビット）の有
無を検出する測定系と接続され、該測定系からの情報に
基づいて、不良解析を行なう半導体試験装置であって、
上記測定系からの情報に基づき、予め設定した個数の不
良ビットのアドレスを記憶する手段を備えることを特徴
とする半導体試験装置が提供される。

上記アドレスを記憶する手段は、好ましくは、不良ビッ
トのＸ、Ｙアドレスを記憶する。

この場合、上記測定系により検出される不良ビットにつ
いて、Ｘアドレスのみが同一である不良ビットが複数個
あることを検出する手段と、上記測定系により検出され
る不良ビットについて、Ｙアドレスのみが同一である不
良ビットが複数個あることを検出する手段とを設けるこ
とが好ましい。

また１本発明の一態様によれば、試験対象について、不
良ビットの有無を検出する測定系と接続され、該測定系
からの情報に基づいて、不良解析を行なう半導体試験装
置であって、上記測定系からの情報に基づき、予め設定
した個数の不良ビットのアドレスを記憶する手段と、上
記測定系からの情報が、上記記憶手段に既に格納されて
いるアドレスについてのものか否か判定する手段と、該
判定の結果、異なるアドレスについての情報である場合
のみ、その情報にもとづく不良ビットを計数する手段と
を備えることを特徴とする半導体試験装置が提供される
。

上記計数する手段は、計数値が比較値に達したか否か判
定する判定部を設けることが好ましい。

上記各態様は、においで、好ましくは、不良ビットをア
ドレス対応に記録するフェイルビットメモリを備える。

また、上記不良ビットのアドレスを記憶する手段は、不
良ビットのアドレスをＸアドレスとＹアドレスに分けて
記録する記録部と、前記Ｘアドレスと同一アドレス、前
記Ｙアドレスと同一アドレスが、前記フェイルビットメ
モリに記録済みか否かを判定し、前記メモリのＸアドレ
ス、Ｙアドレスに対応した判定結果を計数する計数手段
とを設けることが好ましい。

また、本発明は、不良ビット救済の冗長ラインを有する
メモリを試験対象とする場合に好ましく適用される。こ
の場合、上記アドレスを記憶する手段は、該冗長ライン
数分のアドレスを記憶することができる記憶容量を持つ
ように設定されることが好ましい。

上記不良ビットのアドレスを記憶する手段は、不良ビッ
トのＸ、Ｙアドレスを記憶する構成とすると共に、Ｘア
ドレス、Ｙアドレス共、異なる不良アドレスの数が、比
較値に達したか否か判定する判定部を設けることができ
る。

また、上記他の目的を達成するため、本発明の一態様に
よれば、試験対象について、不良ビットの有無を検出す
る測定系と接続され、該測定系からの情報に基づいて、
不良解析を行なう半導体試験装置であって、不良ビット
をアドレス対応に記録するフェイルビットメモリと、上
記フェイルビットメモリに対し、読み出しアドレスを発
生するアドレス発生部と、上記フェイルビットメモリか
ら読みだしたデータに基づき、予め設定した個数の不良
ビットのアドレス（例えば、ｘ、ｙアドレス）を記憶す
るアドレス記憶部と、上記アドレス発生部を起動すると
共に、上記フェイルビットメモリから読みだされる不良
ビット情報を監視し。

不良ビットがあったとき、上記アドレス発生部が出力し
ているアドレスを上記アドレス記憶部に記憶させるよう
制御する制御部とを備えることを特徴とする半導体試験
装置が提供される。

［作　用コ 本発明による不良解析は、メモリＩＣの試験中に発生し
たフェイル情報を元にリアルタイムにフェイルアドレス
（Ｘアドレス、Ｙアドレス）の記録を行なう。これによ
り、フェイルビットメモリを読みださずに、フェイルア
ドレスを知ることができる。従って、測定と平行して、
高速に不良解析を行なうことができる。

また、ＸおよびＹのそれぞれについて、複数ビットの不
良があるか否かが検出されるので、不良ビット救済のた
めのメモリの冗長ラインの割り当てを容易に行なえる。

さらに、フェイルアドレスの記憶を、メモリの冗長ライ
ン数分用意しておくことにより、不良ビットのアドレス
が、この記憶容量を超えて生じた場合、救済できないこ
とが直ちに判明する。従って、不良ビット救済可否の判
定が、試験対象についての測定をすべて行なわずに判明
することがあるので、試験をその段階で中止でき、無駄
な試験時間を費やすことが防止される。

なお、フェイルアドレス毎のフェイルアドレスカウント
を行なうことにより、不良ビットの救済を行なう際に、
いずれのラインを冗長ラインに割り当てると効率的な救
済ができるかの判断が容易となる。不良ビットのアドレ
スカウントは、フェイルビットメモリの内容を参照しな
がら行なえば、同一アドレスの二重カウントの心配はな
い。

以上のような方式により、メモリＩＣの不良解析、不良
ビット救済の可否判定を高速で行なえる。

［実施例コ 以下、本発明の実施例について図面を参照して説明する
。

第１Ａ図は本発明の半導体試験装置の全体構成を示すブ
ロック図である。

本実施例の試験装置は、試験対象であるメモリＩＣｌ３
に接続されて不良ビット有無等を測定する測定系１４と
、この測定系１４から出力されるフェイル情報を記録す
るためのフェイルビットメモリ１０と、上記測定系１４
およびフェイルビットメモリ１０に接続されて不良解析
および不良ビット救済の可否判定を行なう不良解析部１
１と、本実施例装置の制御を行なうＣＰＵ　（中央処理
装置）１２とを備えて構成される。

測定系１４は、例えば、マイクロコンピュータシステム
等により構成され、試験対象のメモリＩＣｌ３に対する
試験データの書き込み、および読み出し、また、読み出
したデータから誤りの有無を調べ、不良ビットを検出し
て、そのアドレスと共にフェイル情報を出力する。試験
は、例えば、オールｉｔ　Ｏ７＋のデータを書き込んで
、読み呂し時に“１”になっているか否か、また、この
逆のパターン、さらに、種々のデータパターンを書き込
んで、読み出しデータが書き込みパターンに一致するか
、否か等の各種のモードで実行される。

フェイルビットメモリ１０は、メモリＩＣｌ３とアドレ
スが１対１に対応したビットメモリとして構成されてい
る。このフェイルビットメモリ１ｏには、測定系１４に
よりメモリＩＣｌ３のフェイル情報が記録される（例え
ば不良に対応するビットにだけ“１”が書き込まれる）
。

不良解析部１１は、フェイルビットメモリ１０および測
定系１４に接続され、また、バス１３を介してＣＰＵ１
２に接続されている。不良解析部１１は、メモ、すＩＣ
ｌ３の試験中に不良解析、不良ビット救済の可否判定を
行なう。

この不良解析部１１は、基本的な機能として、第１Ｂ図
に示すように、測定系１４から入力されるフェイル情報
とフェイルビットメモリ内の同一アドレスにおける記憶
内容とを比較して二重カウントを防止する手段として機
能する比較手段１１０と、上記比較手段１１０からの出
力を計数して総フェイルアドレス数を求めるフェイルア
ドレス計数手段１２０と、不良解析情報のフェイルアド
レスおよびフェイルアドレス数を格納する不良解析情報
格納手段１３０ａ、１３０ｂとを備える。

不良解析情報格納手段１３０ａ、１３０ｂは、それぞれ
フェイルアドレス格納部１３１ａ、１３　ｌｂと、フェ
イルアドレスカウント部１３２ａ。

１３２ｂとを有している。

ＣＰＵＩ２は、バス１３を介してフェイルビットメモリ
１０、測定系１４にも接続されている。

次に、第２図、第３図、第４図を使って、本実施例をさ
らに詳細に説明する。

第２図は不良解析部の一実施例、第３図はメモリＩＣの
試験結果例、第４図は第３図（ａ）、’（ｂ）の試験結
果時の第２図の動作内容を示すタイムチャートである。

第２図に示す不良解析部は、フェイルアドレス計数手段
として機能するフェイルアドレスカウンタ２ｏと、フェ
イルアドレスおよびフェイル情報を格納し、不良解析情
報格納手段として機能する不良解析情報格納部２１ａ、
２１ｂと、フェイルアドレスの上記不良解析情報格納部
２１ａ、２１ｂへの取込みを制御するフェイルアドレス
取込み制御部４５と、比較手段１１０として機能するア
ンドゲート４２と、上記フェイル情報の該不良解析情報
格納部２１ａ、２１ｂへの取込みタイミングを制御する
回路を構成するアンドゲート４４およびＤフリップフロ
ップ回路４３とを備えて構成される。

フェイルアドレスカウンタ２０は、メモリＩＣｌ３の試
験中に発生した、フェイルアドレス数をカウントする。

同一アドレスで複数回、フェイルが発生した場合につい
ては１”とカウントする。フェイルアドレスカウンタ２
０は、普通のカウンタ２０１と、比較値の設定を行なう
比較値設定部２０２と、カウント値が比較値に達したこ
とを検出する機能を持つ判定回路２０３とを備える。こ
れは、メモリＩＣｌ３の試験中、フェイルアドレスカウ
ント値が予め設定した値に達した場合、ＣＰＵ１２に割
り込み信号を発し、メモリＩＣｌ３の試験を中止するた
めに使える。

不良解析情報格納部２１ａ、２１ｂは、上記測定系から
の情報に基づき、予め設定した個数の不良ビットのＸ、
Ｙアドレスを記憶する手段として機能し、両者は同一の
構成を有している。ここでは、２１ａの構成について説
明する。

不良解析情報格納部２１ａは、フェイルＸアドレスを記
録するレジスタ２２ａおよびフェイルＹアドレスを記録
するレジスタ２３ａと、フェイルＸアドレスをカウント
するフェイルＸアドレスカウンタ２６ａおよびフェイル
ＹアドレスをカウントするフェイルＹアドレスカウンタ
２７ａと、上記レジスタ２２ａおよび２３ａに対するク
ロックの入力条件を選定するアンドゲート２８ａと、上
記レジスタ２２ａの内容と入力するアドレスとを比較す
る比較回路２４ａおよび上記レジスタ２３ａの内容と入
力するアドレスとを比較する比較回路２５ａと、この比
較回路２４ａの出力値に応じてフェイル情報のフェイル
Ｘアドレスカウンタ２６ａへの入力を制御するアンドゲ
ート２９ａおよび比較回路２５ａの出力値に応じてフェ
イル情報のフェイルＹアドレスカウンタ２７ａへの入力
を制御するアンドゲート４０ａと、上記比較回路２４ａ
および２５ａの出力によりフェイルアドレス取込み制御
部４５を制御するノアゲート４１ａとを備えている。

このような構成により、不良解析情報格納部２１ａ、２
１ｂは、メモリＩＣｌ３の試験中、発生したメモリＩＣ
ｌ３のフェイルアドレスを格納し、また、そのアドレス
毎のフェイルアドレス数をカウントする。フェイルアド
レス数の定義は。

フェイルアドレスカウンタ２０と同様である。

本実施例では、前記のように、第２図において。

フェイル情報の記録場所は、２１ａ、２１ｂの２組であ
るが、２組という数には特に意味はなく、目的に応じて
最適な個数を備えるものとする。

なお、不良解析情報格納部２１ａ、２１ｂにおけるフェ
イルアドレスの記録、フェイルアドレスのカウントは、
Ｘアドレス、Ｙアドレスそれぞれ別々に行なう。第２図
には記載してないが、試験開始前にメモリＩＣのアドレ
ス構成に応じ、マトリックス回路等を使用して、Ｘアド
レス、Ｙアドレスを割り付ければよい。Ｘアドレスの記
録はレジスタ２２ａ、２２ｂ　（各々複数ビット）、カ
ウントはカウンタ２６ａ、２６ｂで行なう。Ｙアドレス
の記録はレジスタ２３ａ、２３ｂ　（各々複数ビット）
、カウントはカウンタ２７ａ、２７ｂで行なう。

以下、具体的な例を使って本実施例の動作を説明する。

第３図の（ａ）、（ｂ）はメモリＩＣの試験結果であり
、（ａ）は途中結果、（ｂ）は最終結果を示すものと仮
定する。例えば、同図（ａ）は、メモリＩＣにオールＩ
Ｉ　Ｏ”を書き込み、読み出したところ、アドレス（Ｘ
Ｏ，Ｙ２）でフェイルが発生したこと、同図（ｂ）は、
オール１１１　ＩＩを書き込み、読み出したところ、ア
ドレス（ＸＯ，Ｙｌ）（ＸＯ，Ｙ２）（Ｘｉ、　Ｙｌ）
　（Ｘ２．　Ｙｌ）　（Ｘ３．　Ｙｌ）でフェイルが発
生したことを示す。

第４図は前記第３図（ａ）以降、同図（ｂ）の試験結果
を得るまでの様子を示すタイムチャートである。

先ず、（ａ）の試験結果が、既に不良解析情報格納部２
１ａに記録されている。つまり、フェイルＸアドレス２
２ａ、フェイルＸアドレス２３ａにはフェイルアドレス
としてそれぞれＸＯ，Ｙ２が格納され、フェイルＸアド
レスカウンタ２６ａ、フェイル子アドレスカウンタ２７
ａにはフェイルアドレス数としてそれぞれ“１″、１１
１　ＩＩが記録されている。

第４図においては、次にメモリＩＣのアドレス（ＸＯ，
ＹＯ）、（ＸＯ，Ｙｌ）・・・（Ｘ３．Ｙｌ）、（Ｘ３
．Ｙ２）の順に、読み出した様子を示す。

フェイル情報は、各アドレスにおけるメモリＩＣの試験
結果であり、１１０　ＩＩはパス、ＩＩ　Ｉ　ＩＩはフ
ェイルを示す。フェイルビットメモリのリード情報は、
前記アドレスに対応するフェイルビットメモリ１０の内
容を読み出したものであり、ここでは、（ａ）の試験内
容を示す。

本実施例の特徴は、前記のように、試験中のメモリＩＣ
のアドレスに対応するフェイルビットメモリの内容を読
み出し、これを基にフェイルアドレス数をカウントする
ことにある。このため、同一アドレスで複数回、フェイ
ルが発生した場合についても、正確なカウントが行なえ
る。例えば、アドレス（ＸＯ，Ｙ２）ではフェイルが発
生しているが、フェイルビットメモリの読み出し結果が
“１”であるので、フェイルアドレスカウンタ２０のカ
ウントアツプは行なわない。そして、最終的に、フェイ
ルアドレスカウンタ２０には合計のフェイルアドレス数
１１５　ＩＩと記録される。これは第３図の（ｂ）の不
良内容を正確に表している。

次に、不良解析情報格納部２１ａ、２１ｂにおけるフェ
イルアドレスの格納、フェイルアドレス数のカウント方
法について説明する。

不良解析情報格納部２１ａのフェイルアドレスの格納は
、メモリＩＣの試験中、最初にフェイルが発生したアド
レスについて行なう。不良解析情報格納部２１ｂは、同
２１ａが既にアドレスを格納状態にあり、かつ、フェイ
ルの発生したアドレスが同２１ａに格納済みのアドレス
とＸアドレス、Ｙアドレス共、異なる場合に、アドレス
を格納する。

ここで２次のフェイルアドレスが入力されると、Ｘアド
レス、Ｙアドレスいずれか一方のみ一致する場合は、そ
のフェイルアドレスの格納は行なわない。一方、Ｘアド
レスのみ一致する場合はフェイルＸアドレスカウンタ２
６ａを、Ｙアドレスのみ一致する場合はフェイル子アド
レスカウンタ２７ａをカウントアツプ（＋１）する。た
だし、これには、フェイルビットメモリの読み出し結果
が“Ｏ”という条件がつく。Ｘアドレス、Ｙアドレス共
、一致した場合は、当然フェイルビットメモリの内容が
１”であるので何も行なわない。

このように、アドレスをＸアドレスとＹアドレスに分け
、一方、アドレスのみ一致した場合は。

フェイルアドレスの格納は行なわず、フェイルアドレス
のカウントアツプのみにとどめるため、フェイルアドレ
ス格納レジスタ数は大幅に削減できる。これは、不良解
析情報格納部２１ｂについても同様である。

その結果、最終的には、不良解析情報格納部２１ａ、２
１ｂへ、以下のような記録が行なわれる。例えば、不良
解析情報格納部２１ａ内には、フェイルアドレスとして
ＸアドレスはＸＯ，ＹアドレスはＹ２が格納され、フェ
イルカウント数はそれぞれ２回、１回である。また、不
良解析情報格納部２１ｂ内には、フェイルアドレスとし
てＸアドレスはＸｌ、ＹアドレスはＹｌが格納され。

フェイルカウント数はそ九ぞれ′１″、Ｉｔ　３　ＩＩ
である。

つまり、本実施例によれば、メモリＩＣの試験終了時に
、アドレス（ＸＯ，Ｙ２）、（Ｘｌ。

Ｙｌ）でフェイルが発生し、かつ、ＸアドレスのＸＯの
フェイルアドレス数は２ヶ以上、ＹアドレスのＹｌのフ
ェイルアドレス数は３ヶ以上という不良解析結果が得ら
れる。また、不良ビット救済用の冗長ラインは、Ｘアド
レスのＸ０１ＹアドレスのＹｌに割り付ければ良いこと
が瞬時に分かる。

以上のように、本実施例によれば、メモリＩＣの試験終
了時に、フェイルビットメモリ内容を読み出すことなく
、メモリＩＣの不良解析、不良ビット救済情報が得られ
る。

次に、本発明の他の実施例について、第５図、第６図を
使って説明する。

第５図は不良解析部の一実施例、第６図は第３図（ａ）
　、　（ｂ）の試験結果時の第６図の動作内容を示すタ
イムチャートである。

本実施例の基本的構成は、上記実施例と同様に第１図に
示すように構成される。ただ、不良解析情報格納部の構
成が上記第２図に示すものより簡単になっている。

本実施例ではメモリＩＣの不良ビット救済情報収拾を主
目的に、フェイルアドレスの記録のみにとどめ、フェイ
ルアドレスのカウントは行なわない、従って、メモリＩ
Ｃの試験中にフェイルビットメモリ１ｏの内容を参照す
る必要はなく、前記実施例に比べ簡単化される。なお、
第５図はメモリＩＣの冗長ラインがＸアドレス、Ｙアド
レスそれぞれ１本の場合を仮定している。

（以下余白） 第５図に示す不良解析部は、フェイルアドレス格納部５
１ａ、５１ｂと、救済不可の不良ビットの発生を検出し
て割込み信号を出力するオーバーフロー検出部６６と、
フェイル情報の上記フェイルアドレス格納部５１ａ、５
１ｂへの取込みを制御するフェイルアドレス取込み制御
部６５とを備えている。

フェイルアドレス格納部５１ａおよび５１ｂは同様の構
成を有する。フェイルアドレス格納部５１ａは、フェイ
ルＸアドレスを記録するレジスタ５２ａおよびフェイル
子アドレスを記録するレジスタ５３ａと、上記レジスタ
５２ａ、５３ａの内容と入力されるアドレスとを各々比
較する比較回路５４ａ、５５ａと、入力アドレスが記憶
されているＸアドレス（Ｙアドレス）とのみ一致するこ
とを検出するアンドゲート５９ａ　（６０ａ）と、Ｘア
ドレス、Ｙアドレスの一方のみが一致する場合に対応し
てセットされるＸアドレスセレクト回路５６ａおよびＹ
アドレス上１９８回路５７ａと、上記比較回路５４ａ、
５５ａの出力により上記フェイルアドレス取込み制御部
６５を制御するノアゲート６１ａとを備えている。

上記オーバーフロー検出部６６は、上記フェイルアドレ
ス取込み制御部６５の出力により制御されてフェイル情
報を取込むアンドゲート６７と、このアンドゲート６７
の出力によりセットされるフリップフロップ回路６８と
、上記フェイルアドレス格納部５１ａ、５１ｂのＸアド
レスセレクト回路５６ａ、５６ｂの出力の論理積をとる
アンドゲート６２と、Ｙアドレス上１９８回路５７ａ。

５７ｂの出力の論理積をとるアンドゲート６３と、上記
フリップフロップ回路６８、アンドゲート６２．６３の
出力の論理和をとって割込み信号を出力するオアゲート
回路からなる判定回路６４とを有している。

次に１本実施例の動作について、詳細に説明する。

まず、フェイルが発生すると、フェイルアドレス格納部
５１ａ内のレジスタ５２ａ、５３ａに、フェイルアドレ
スを格納する。ここでは、（ＸＯ。

Ｙ２）であるとする。

次に、フェイルが発生すると、そのアドレスを上記レジ
スタ５２ａ、５３ａ内に記録済みのアドレスと比較し、
Ｘアドレスのみ一致した場合はＸアドレスセレクト回路
５６ａ、Ｘアドレスのみ一致した場合はＹアドレス上１
９８回路５７ａにＪ（１３１が書き込まれる。

第６図においては、アドレス（ＸＯ，Ｙｌ）でＸアドレ
スセレクト回路５６ａに“１”が書き込まれている。こ
れは、不良ビット救済のため、ＸアドレスのＸＯに冗長
ラインを１本割り出てることを意味する。つまり、本実
施例では、Ｘアドレス、Ｘアドレスの同一アドレス方向
に２ビツト以上のフェイルが発生した場合は冗長ライン
を割り当てる。この２ビツトという数は、そのものには
特に意味はなく、冗長ライン本数に応じて最適値を選択
する。

次に、アドレス（ＸＯ，Ｙ２）でフェイルが発生するが
、これは、フェイルアドレス格納部５１ａ内に記録済み
のアドレスと同一のため、何も行なわない。

次に、アドレス（Ｘｉ、Ｙｌ）でフェイルが発生するが
、これは５１ａ内に記録済みのアドレスとＸアドレス、
Ｘアドレス共、異なるため、フェイルＸアドレスｂをレ
ジスタ５２ｂ、フェイルＸアドレストをレジスタ５３ｂ
に格納する。

次にアドレス（Ｘ２．Ｙｌ）でＸアドレスセレクト回路
５７ｂに１１１　Ｎが書き込まれる。これは、不良ビッ
ト救済のため、ＸアドレスのＹｌに冗長ラインを１本割
り当てることを意味する。つまり、この時点で冗長ライ
ンは全て使用したことになる。

その後、アドレス（Ｘ３．Ｙｌ）でフェイルが発生する
が、前記Ｙ１に割り当てた冗長ラインで救済可能のため
何も行なわない。

次に、アドレス（Ｘ３．Ｙ２）でフェイルが発生し、Ｙ
アドレス上１９８回路５７ａにＩＩ　Ｉ　ＰＩが書き込
まれる。これはＹアドレスＹ２に冗長ラインを割り付け
る必要が生じたことを意味するが、既に、冗長ライン本
数に余裕はなく、不良ビット救済不可と判断し、ＣＰＵ
Ｉ２に割り込み信号を発する。

なお、オーバーフロー検出部６６は、Ｘアドレス、Ｘア
ドレス共、異なる３つ目のアドレスでフェイルが発生し
た場合、それを検出し不良ビット救済不可を示す割り込
み信号をＣＰＵ１２に発する。

つまり、本実施例によれば、メモリＩＣの試験中に不良
ビット救済可否判定ができる。

次に、本発明のさらに他の実施例を第７図、第８図を使
って説明する。

第７図は不良解析部の一実施例、第８図はその動作内容
を示すタイムチャートである。

本実施例は、前記２つの実施例とは異なり、メモリＩＣ
の試験中に不良解析するのではなく、メモリＩＣの試験
終了後、高速にフェイルビットメモリ１０の内容を読み
出し、解析を行なうものである。

第７図に示す実施例は、フェイルビットメモリ１０と、
不良解析部を起動するフリップフロップ回路７２と、メ
モリＩＣのアドレスをＯから順次出力するアドレス発生
回路７５と、フェイルアドレスを記憶するフェイルアド
レスレジスタ７４と、該レジスタ７４へのフェイルアド
レスの取込みを制御するアンドゲート７３と、上記各部
を制御する制御部７１とを有する。

この不良解析部は１本実施例では図示しない測定系と接
続されてフェイル情報をフェイルビットメモリ１０に取
込む。また、ＣＰＵ１２とも接続されて、フェイル解析
を行なう。

第７図において、メモリＩＣの試験結果がフェイルの場
合、ＣＰＵＩ２は、不良解析部（高速フェイルビットメ
モリ読み出し部）７０内のフリップフロップ７２へｄｔ
　Ｉ　Ｐ＋を書き込み、不良解析部７０を起動する。そ
して、ＣＰＵ１２は、フェイルビットメモリ１０の内容
を読みだして、フェイルアドレスを探すのではなく、バ
ス１３を介して不良解析部７０内のフェイルアドレス格
納レジスタ７４を読み、フェイルアドレスを直接得る。

ＣＰＵ１２よりフリップフロップ７２が起動されると、
制御部７１は、アドレス発生回路７５を起動する。アド
レス発生回路７５は、アドレス“０″からメモリＩＣの
最大アドレスまで順次アドレスを発生する。制御部７１
は、フェイルビットメモリ１０の出力を監視し、フェイ
ル情報が読み出されると、その際アドレス発生回路７５
の発したアドレスをレジスタ７４に格納する。そして、
再びアドレス発生回路７５を起動し、フェイルビットメ
モリ１０の出力を監視する。

ここで、フェイル情報が読み出された場合、レジスタ７
４に格納したフェイルアドレスをＣＰＵ１２へ受は渡し
たか否かより、動作が異なる。第８図においてアドレス
ｍが受は渡した場合で、アドレスｍ＋１が受は渡し待ち
の場合である。

つまり、本実施例は、フェイルアドレス格納レジスタ７
４が１組の場合についての記載のため、ＣＰＵ１２への
フェイルアドレスの受は渡しが終了するまでは、レジス
タ７４に次のフェイルアドレスを格納することは行なわ
ない。

ここでは、説明の簡単化のため１組のフェイルアドレス
格納レジスタ７４としたのであり、複数組のフェイルア
ドレス格納レジスタを持てば、さらに、高速化が図れる
ことはいうまでもない。

一般に、ＣＰＵ１２のバスのアクセス時間、演算速度に
比べ、半導体試験装置に使用するフェイルビットメモリ
のアクセス時間が一桁くらい早いため、メモリＩＣの不
良解析、不良ビット救済情報を短時間で得られる。

上記各実施例では、試験対象としてメモリを用いている
が、本発明は、これに限定されない。内部にアドレスが
付与され、ビット単位等の一定の単位ごとに不良が発生
するような構造の半導体装置等にも適用される。

［発明の効果コ 本発明によれば、メモリＩＣ、メモリ搭載ＬＳＩのメモ
リ部の不良解析、不良ビット救済の可否判定が試験中に
行えるため、または、試験終了後に高速に行なえるため
、検査時間および不良解析時間の大幅な短縮が図られる
。

【図面の簡単な説明】

第１Ａ図は本発明による半導体試験装置の実施例の全体
構成を示すブロック図、第１Ｂ図は上記実施例の装置の
不良解析部の構成の概要を示すブロック図、第２図は不
良解析部の一実施例の詳細を示すブロック図、第３図は
メモリＩＣの試験結果例を示す説明図、第４図は第２図
に示す不良解析部の動作内容を示すタイムチャート、第
５図は不良解析部の他の実施例の構成を示すブロック図
、第６図は第５図の動作内容を示すタイムチャート、第
７図は不良解析部の他の実施例の構成を示すブロック図
、第８図は第７図の動作内容を示すタイムチャートであ
る。 １１・・・不良解析部、２０・・・フェイルアドレスカ
ウンタ、２２ａ、２２ｂ、２３ａ、２３ｂ−フェイルア
ドレス（Ｘ、Ｙアドレス）格納レジスタ。 ２６ａ、２６ｂ、２７ａ、２６ｂ−＝フェイルアドレス
（Ｘ、Ｙアドレス）カウンタ。 第１Ａ図

Claims (1)

1. 【特許請求の範囲】 １、試験対象について、不良ビットの有無を検出する測
   定系と接続され、該測定系からの情報に基づいて、不良
   解析を行なう半導体試験装置であって、 上記測定系からの情報に基づき、予め設定した個数の不
   良ビットのアドレスを記憶する手段を備えることを特徴
   とする半導体試験装置。 ２、上記アドレスを記憶する手段は、不良ビットのＸ、
   Ｙアドレスを記憶するものであり、 上記測定系により検出される不良ビットについて、Ｘア
   ドレスのみが同一である不良ビットが複数個あることを
   検出する手段と、 上記測定系により検出される不良ビットについて、Ｙア
   ドレスのみが同一である不良ビットが複数個あることを
   検出する手段とを備える請求項１記載の半導体試験装置
   。 ３、試験対象について、不良ビットの有無を検出する測
   定系と接続され、該測定系からの情報に基づいて、不良
   解析を行なう半導体試験装置であって、 上記測定系からの情報に基づき、予め設定した個数の不
   良ビットのアドレスを記憶する手段と、 上記測定系からの情報が、上記記憶手段に既に格納され
   ているアドレスについてのものか否か判定する手段と、 該判定の結果、異なるアドレスについての情報である場
   合のみ、その情報にもとづく不良ビットを計数する手段
   とを備えることを特徴とする半導体試験装置。 ４、上記計数する手段は、計数値が比較値に達したか否
   か判定する判定部を設けたことを特徴とする請求項３記
   載の半導体試験装置。 ５、不良ビットをアドレス対応に記録するフェイルビッ
   トメモリを備え、 上記不良ビットのアドレスを記憶する手段は、不良ビッ
   トのアドレスをＸアドレスとＹアドレスに分けて記録す
   る記録部と、前記Ｘアドレスと同一アドレス、前記Ｙア
   ドレスと同一アドレスが、前記フェイルビットメモリに
   記録済みか否かを判定し、前記メモリのＸアドレス、Ｙ
   アドレスに対応した判定結果を計数する計数手段とを設
   けたことを特徴とする請求項１、２、３または４記載の
   半導体試験装置。 ６、不良ビット救済の冗長ラインを有するメモリを試験
   対象とし、上記アドレスを記憶する手段は、該冗長ライ
   ン数分のアドレスを記憶することができる記憶容量を持
   つ請求項１、２、３、４または５記載の半導体試験装置
   。 ７、上記不良ビットのアドレスを記憶する手段は、Ｘ、
   Ｙアドレスを記憶するものであり、Ｘアドレス、Ｙアド
   レス共、異なる不良アドレスの数が、比較値に達したか
   否か判定する判定部を設けたことを特徴とする請求項１
   、２、３、４、５または６記載の半導体試験装置。 ８、試験対象について、不良ビットの有無を検出する測
   定系と接続され、該測定系からの情報に基づいて、不良
   解析を行なう半導体試験装置であって、 不良ビットをアドレス対応に記録するフェイルビットメ
   モリと、 上記フェイルビットメモリに対し、読み出しアドレスを
   発生するアドレス発生部と、 上記フェイルビットメモリから読みだしたデータに基づ
   き、予め設定した個数の不良ビットのアドレスをアドレ
   ス記憶部と、 上記アドレス発生部を起動すると共に、上記フェイルビ
   ットメモリから読みだされる不良ビット情報を監視し、
   不良ビットがあったとき、上記アドレス発生部が出力し
   ているアドレスを上記アドレス記憶部に記憶させるよう
   制御する制御部とを備えることを特徴とする半導体試験
   装置。