JPS59180380A - 自動ｉｃ測定器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）技術の分野 本発明は、ＩＣテスタに係り、特にファンクションテス
ト（機能テスト）あるいはファンクションテストの履歴
を調べることによるＡＣ解析を高速に実行するＩＣテス
タに関する。

（２）技術の背景 最近の大規模集積化技術の発達に伴ない集積回路として
のチップあるいはＩＣの診断を、正確且つ高速に行う技
術の必要性が高まってきた。　　ＩＣの検査には、その
ＩＣが不良であるかどうかの判定のみを行なう故障検出
と、ＩＣのどの部分が故障しているかを見出すところま
で行なう故障診断があるが、故障検出のみならず故障診
断まで行なうには、故障を発見させる検査情報を非常に
多く必要とする。

ＩＣの故障を解析による立場からは、いわゆるＤＣ（直
流）解析とＡＣ解析とがある。

ＤＣ解析は、いわゆる論理回路として動作するための、
入出力ピンにおける電圧電流の大きさを調べる検査であ
るが、ＡＣ解析は、いわゆるファンクションテストすな
わち入力ピンにあるパターン情報をいれたときに出力ピ
ンにでてくる出カバターンが期待値パターンに一致する
かどうかを調べる検査であるが、このファンクションテ
ストを動的に繰り返す、すなわち過去の入カバターンか
ら現在の入カバターンまでの変化に対応して、出カバク
ーンの変化状態をみる解析である。　このような解析に
よって組み合せ回路であれば、遅延時間が解り、フリッ
プフロップであれば、セ・ノトアソプタイムあるいはホ
ールドタイム等がわかり、メモリであれば読み出し時間
や書き込み時間等が測定できる。　パターンはパターン
発生器の中にあるメモリに格納しておき、そのメモリの
アドレスを変化させることによって読み出し内容として
発生されることになる。多数の不良アドレス、すなわち
不良が発生した時のアドレスを見い出すためのＡＣ不良
解析を行う場合、ビット及びワード依存、すなわちある
アドレスの内容であるパターンのビット間の影響とか連
続するアドレスの内容としてのパターン間の影響とかを
調べる為には、全不良アドレスおよびそれに連続する前
のアドレスすなわちその前アドレスまたは前々アドレス
と期待値、すなわちその前々アドレスの人カバターンに
対して期待される出カバターン及び前アドレスの大カバ
クーンに対する期待される出カバターンを必要とする。

（３）従来技術の問題点 従来この種のＡＣ不良を解析する自！Ｊｊ　ｒ　Ｃテス
タの構造は第１図に示すとおり、パターン発生器１から
発生されたパターンを測定デバイス２の入力ピンに人力
し、前記測定デバイス２から出力された出力パターンを
判定回路３で期待値パターン（すなわち、測定デバイス
２の論理が正しく、その論理が故障なく働いたときの、
その人カバクーンに対して期待されるべき出カバターン
）とビット比較される構造となっている。

そして、従来のこのＩＣテスターにおいては、第１図に
示すように、パターン発生器１からのパターンおよび期
待値パターンを、リンク状に記憶する回路としての記憶
回路４からなっている。そして、第１図に示すように、
パターン発生器１からは、アドレスデータおよび期待値
パターンを判定回路３に与える。　また記憶回路４は不
良データを記憶するようになっている。

この記憶回路４は８ワ一ド程度しかメモリ容量がなく小
容量のメモリ容量となっていた。　しかし、不良アドレ
スに関してはＡＣ解析である以上少なくても前アドレス
あるいは前々アドレスにも関係する。　すなわち、その
前アト【／スのパターン内容あるいは前々アドレスのパ
ターン内容から現アドレスのパターンに移った段階でＡ
Ｃ不良を起したことになるという関係があるので、前ア
ドレスの内容、前々アドレスの内容をふくめた不良アド
レスを小容量の記憶回路４に記憶するために、不良発生
ごとにパターンを最初からもう一度発生して不良アドレ
スとしての前アドレスあるいは前々アドレスの内容を記
憶するような制御になっている。　すなわち、第１図に
示すように不良アドレスを判定回路３で見つけるそのつ
どに判定回路３は、パターン発生器１に対して、パター
ン発生停止用のフラグを与え、パターン発生器を、１度
停止させ、パターン発生器はアドレスを初期化して最初
からパターンを発生させ、前記不良アドレスの前アドレ
スあるいは前々アドレスのパターン情報を記憶回路４に
格納するように制御がなされていた。　したがって、こ
のような従来のＩＣ測定器では不良アドレスを見つける
ごとにパターンを最初から発生するようになっているの
で、ムダが多く多大なテスト時間を必要とした。

（４）発明の目的 本発明は上記従来の欠陥をとりのぞき、パターン発生器
をとめることなく１回のパターン発生にて、不良データ
を得ることができる自動ＩＣテスタを提供するものであ
る。

（５）発明の構成 本発明は測定デバイスに対して、検査用人カバターンを
発生させるパターン発生器と、前記検査用人カバターン
に応答して、前記測定デバイスから測定される測定パタ
ーンと前記パターン発生器から転送される期待値パター
ンとを比較し、前記測定デバイスの不良の有無を知らせ
る不良信号を発生する判定回路と、前記パターン発生器
から転送される有限個の検査用データを遂時記憶してい
く補助記憶回路と前記判定回路において不良信号が発生
する場合に、不良が発見された時点から過去の有限個の
検査用履歴データを前記補助記憶回路から受けて記憶す
る記憶回路と、前記履歴データを前記補助記憶回路から
記憶回路へ転送できる。ように制御する制御回路とから
なることを特徴とする自動ＩＣ測定器を提供することに
ある。

（６）発明の実施例 次に、本発明のＩＣテスタを図面を参照して説明する。

パターン発生器１は、測定デバイス２の入力ピンに測定
用人カバターンを与え、測定デバイス２のその人カバタ
ーンに対する論理結果を出力ピンから出力し、それを判
定回路３に供給する。

判定回路３においては、測定デバイス２からの出カバタ
ーンと、前記パターン発生器から送られてくる期待値パ
ターンとを比較し、前記デバイスの出カバターンと、期
待値パターンが一致しない場合には、不良信号３０を制
御装置５に与える。

本発明のＩＣテスターにおいては、この制御回路５によ
って制御される２つの記憶回路６．７を設けているとこ
ろに特徴がある。　記憶回路６ば不良アドレスに連続す
る前アドレスあるいは前々アドレスおよびそのアドレス
内容すなわち、データおよび期待値パターンを結果とし
て記１．９回路７に転送するための一時記憶する補助記
憶回路である。

すなわち、制御回路５にあらかじめ不良アドレスからみ
て、連続する前のアドレスのうち何ワード前まで記憶す
るかを指定しておき、その指定された前アドレスの内容
を常に補助記憶回路に記憶する。　すなわち、いま制御
回路５によって前のアドレスとして２個用意するように
指定された場合には、ＩＣテスト中において、現在指定
しているアドレスがＮとするとＮ−１、Ｎ、２、・・・
・・・・・・Ｎ−Ｐであるアドレスの内容を當に補助記
憶回路に指定しておけば、仮にアドレスＮが不良アドレ
スすなわち不良が発見されたアドレスであると仮定する
ならば前記補助記憶回路６には、不良アドレスＮからみ
てそのアドレスよりも２個まえまでのアドレス内容へ記
憶されていることになる。

そして、いま判定回路３において、アドレスＮにおいて
、不良であることを判定するならばアドレスＮの時点で
不良信号３０が活性化され制御装置５に不良でやる旨を
知らせることになる。　制御回路５は、この時点で、不
良アドレスＮからみてそれ以前のＮ−１、Ｎ−２、・・
・・・・Ｎ−Ｐの７Ｆレス内容を補助記憶回路６から記
憶回路７に転送するように働きかける。

このように、不良アドレスがみつかる毎にあらかしめ指
定されたデータ数の不良データを補助記憶回路６から記
憶回路７に転送することとなる。

そして、すべてのパターンを発生し終るか、記憶回路７
が一杯になるかのいずれかの場合以外は、上述した動作
が繰り返される。

このように、補助記憶回路６を設けることによって本発
明はパターン発生器１の動作を停止することなく、また
、パターンの発生を最初から繰り返すということをせす
に一回のパターン発生で複数の不良アドレスデータと期
待値を得ることができる。

なお、補助記憶回路６の容量は８ワ一ド程度で良く記憶
回路７は数にワードが必要となる。

次に、本発明の第２の実施例として第２図の制御回路５
の詳細を、図面を参照して説明する。

第３図は〜制御回路５内部と補助記憶回路６と記憶回路
７との接続状態を示すものである。

制御回路５の回路へは検査用アドレスおよびその内容で
あるアドレスデータ、および期待値データがパターン発
生器１よりライン２０を介して転送されてくるたびに、
回路Ｂに補助記憶回路６の番地を指示し、補助記憶回路
６に前記アドレスデータおよびその期待値を記憶させる
ように動作する。

すなわち、回路Ａは、補助記憶装置６のメモリカウンタ
で、補助記憶回路６が８ワード記憶容量をもつ場合は、
データが記憶されるたびに、０、■、２．３　・・・・
・・・・・６．７．０．１．２　・・・・・・と補助記
憶回路の最大番地まで１つづつ増しで、１つづつ増した
最大値番地から０番地にリセントされるようになってい
る。

回路Ｂは、回路Ａの前記記１．＃番地を、補助記憶回路
６に指示する働きをする。

したがって、アドレスデータおよび期待値の補助記憶回
路６への書き込みは、回路Ａ、Ｂによっておこなわれる
。

回路Ｃば判定回路３からの不良信号３０が入力された場
合、現在のアドレスＮが不良アドレスであることが確認
できるので、前記補助記憶回路６から記憶回路７に補助
記憶回路６の内容すなわち８ワーｔ”　分のうちＰワー
ド分のアドレスのアドレスデータおよび期待値を転送す
るために、そのＰを記憶する回路である。

したがって、不良信号３０が回路りに入力されると、回
路りは記憶回路７に働きかけて、（回路への記憶内容（
すなわち、不良アドレスの内容が記憶されている補助記
憶回路６の現在番地である。）−（マイナス）回路Ｃの
記憶内容（指定されたＰ））゛を記憶回路７のアドレス
として与え、このＰをｐ−１、・・・１まで、アドレス
を変化させ、合計ｐＨｉｌのデータを補助記憶回路６か
ら不良アドレス記憶回路７に転送する。

（７）発明の効果 本発明は、このように、補助記憶回路を設けることによ
ってパターン発生器を停止することなく、−回のパター
ン発生で複数の不良アドレスと期待値を得ることができ
、パターンの履歴に対する応答を、高速に得ることがで
き、極めて、有効なＡＣ不良解析を行なうことができる
自動ＩＣテスタを提供できる。

【図面の簡単な説明】

第１図は従来のＩＣ測定器のブロック図、第２図は本発
明にかかる自動ＩＣ測定器の一実施例のブロック図、第
３図は第２図の実施例の要部を示すブロック図である。 １・・・・　パターン発生器 ２・・・・　測定デバイス ３・・・・　判定回路 ５・・・・　制御回路 ６・・・・　不良アドレス補助記憶回路７・・・・　不
良アドレス記憶回路 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 測定デバイスに対して、検査用人カバクーンを発生させ
   るパターン発生器と、前記検査用人カバターンに応答し
   て、前記１１定デバイスから測定される測定パターンと
   前記パターン発生器から転送される期待値パターンとを
   比較し、前記測定デバイスの不良の有無を知らせる不良
   信号を発生する判定回路と、前記パターン発生器から転
   送される　″有限個の検査用データを遂時記憶していく
   補助記憶回路と前記判定回路において不良信号が発生す
   る場合に、不良が発見された時点から過去の有限個の検
   査用履歴データを前記補助記憶回路から受けて記憶する
   記憶回路と、前記履歴データを前記補助記憶回路から記
   憶回路へ転送できるように制御する制御回路とからなる
   ことを特徴とする自動ＩＣ測定器。