JPH0528800A - 不良解析装置 - Google Patents
不良解析装置Info
- Publication number
- JPH0528800A JPH0528800A JP3204881A JP20488191A JPH0528800A JP H0528800 A JPH0528800 A JP H0528800A JP 3204881 A JP3204881 A JP 3204881A JP 20488191 A JP20488191 A JP 20488191A JP H0528800 A JPH0528800 A JP H0528800A
- Authority
- JP
- Japan
- Prior art keywords
- defective
- counter
- counters
- fail bit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 半導体メモリデバイスの不良解析において不
良の形状，長さ，幅等を高速に認識できる不良解析装置
を得る。 【構成】 試験時にテスタで発生する複数のアドレスと
エラー信号に応じたフェイル情報とを記憶するフェイル
ビットメモリと上記アドレスにおけるアドレスライン上
のフェイルビット数をカウントする複数のフェイルビッ
トカウンタとを有する不良解析装置に、不良領域の長さ
をカウントする複数の不良長カウンタと、不良領域の幅
をカウントする複数の不良幅カウンタと、これらのカウ
ンタからの不良情報を一時的に記憶するメモリ部とを設
ける。
良の形状，長さ，幅等を高速に認識できる不良解析装置
を得る。 【構成】 試験時にテスタで発生する複数のアドレスと
エラー信号に応じたフェイル情報とを記憶するフェイル
ビットメモリと上記アドレスにおけるアドレスライン上
のフェイルビット数をカウントする複数のフェイルビッ
トカウンタとを有する不良解析装置に、不良領域の長さ
をカウントする複数の不良長カウンタと、不良領域の幅
をカウントする複数の不良幅カウンタと、これらのカウ
ンタからの不良情報を一時的に記憶するメモリ部とを設
ける。
Description
【０００１】
【産業上の利用分野】この発明は超ＬＳＩ、特に、メモ
リＩＣの不良解析が高速に行うことができる不良解析装
置に関するものである。
リＩＣの不良解析が高速に行うことができる不良解析装
置に関するものである。
【０００２】
【従来の技術】図４は、従来のメモリテスタ等に付随す
るメモリＩＣの不良情報を解析する不良解析装置の概略
図であり、図において、１４はフェイルビットメモリ、
１５は各Ｘラインのフェイルビット数を自動的にカウン
トするＸ方向フェイルビットカウンタ、１６は各Ｙライ
ンのフェイルビット数を自動的にカンウトするＹ方向フ
ェイルビットカウンタである。また、図２は上記不良解
析装置とテスタとのシステム構成を示す図であり、１は
テスタ、２は被測定デバイス、３は不良解析装置、４は
テスタ１と被測定デバイス２を繋ぐケーブル、５はテス
タ１と不良解析装置３を繋ぐケーブルである。
るメモリＩＣの不良情報を解析する不良解析装置の概略
図であり、図において、１４はフェイルビットメモリ、
１５は各Ｘラインのフェイルビット数を自動的にカウン
トするＸ方向フェイルビットカウンタ、１６は各Ｙライ
ンのフェイルビット数を自動的にカンウトするＹ方向フ
ェイルビットカウンタである。また、図２は上記不良解
析装置とテスタとのシステム構成を示す図であり、１は
テスタ、２は被測定デバイス、３は不良解析装置、４は
テスタ１と被測定デバイス２を繋ぐケーブル、５はテス
タ１と不良解析装置３を繋ぐケーブルである。
【０００３】次に、動作について説明する。一般に、冗
長回路付メモリデバイス等の不良解析では、一般に上記
の図４に示す不良解析装置が用いられ、被測定デバイス
２のファンクションテストを行い、テスタ１で発生する
アドレスとエラー信号に対応してフェイルビットメモリ
１４に不良かどうかの情報が記憶される。そして、同時
にＸ及びＹ方向フェイルビットカウンタ１５，１６にそ
れぞれのアドレスライン上に何個の不良があるかをカウ
ントされる。テスタ１側はこのＸ及びＹ方向フェイルビ
ットカウンタ１５，１６からの情報をもとに被測定デバ
イス１の不良アドレスを知ることができ、冗長可能か否
かの判断を行っている。
長回路付メモリデバイス等の不良解析では、一般に上記
の図４に示す不良解析装置が用いられ、被測定デバイス
２のファンクションテストを行い、テスタ１で発生する
アドレスとエラー信号に対応してフェイルビットメモリ
１４に不良かどうかの情報が記憶される。そして、同時
にＸ及びＹ方向フェイルビットカウンタ１５，１６にそ
れぞれのアドレスライン上に何個の不良があるかをカウ
ントされる。テスタ１側はこのＸ及びＹ方向フェイルビ
ットカウンタ１５，１６からの情報をもとに被測定デバ
イス１の不良アドレスを知ることができ、冗長可能か否
かの判断を行っている。
【０００４】
【発明が解決しようとする課題】上記のように従来の不
良解析装置を不良解析システムに適用した場合、単に不
良アドレスが分かるのみで、被測定デバイスの不良がど
のような形状で、どの程度の大きさかを正確に知ること
ができなかった。
良解析装置を不良解析システムに適用した場合、単に不
良アドレスが分かるのみで、被測定デバイスの不良がど
のような形状で、どの程度の大きさかを正確に知ること
ができなかった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、被測定デバイスの不良の形状，
大きさ，分布を高速に認識できる不良解析システムに用
いられる不良解析装置を得ることを目的としている。
ためになされたもので、被測定デバイスの不良の形状，
大きさ，分布を高速に認識できる不良解析システムに用
いられる不良解析装置を得ることを目的としている。
【０００６】
【課題を解決するための手段】この発明にかかる不良解
析装置は、不良領域の長さをカウントする複数のカウン
タと、不良領域の幅をカウントする複数のカウンタと、
これらからの不良情報を一時的に記憶できるメモリ部と
を設けたものである。
析装置は、不良領域の長さをカウントする複数のカウン
タと、不良領域の幅をカウントする複数のカウンタと、
これらからの不良情報を一時的に記憶できるメモリ部と
を設けたものである。
【０００７】
【作用】この発明においては、メモリ部で不良領域の長
さと不良領域の幅とをカウントした不良情報を一時的に
記憶できるため、不良解析システムに適用した際、上記
メモリ部の値をテスタによって読み取ることで、被測定
デバイスの不良分類を詳細且つ高速に行うことができ
る。
さと不良領域の幅とをカウントした不良情報を一時的に
記憶できるため、不良解析システムに適用した際、上記
メモリ部の値をテスタによって読み取ることで、被測定
デバイスの不良分類を詳細且つ高速に行うことができ
る。
【０００８】
【実施例】以下、本発明の一実施例による不良解析装置
を図について説明する。図１はこの発明の一実施例によ
る不良解析装置の構成を示す概略図であり、図におい
て、６はフェイルビットメモリ、７はＹ方向フェイルビ
ットカウンタ、８はＸライン不良長カウンタ、９はＹラ
イン不良幅カウンタ、１０はＸ方向フェイルビットカウ
ンタ、１１はＸライン不良幅カウンタ、１２はＹライン
不良長カウンタ、１３は不良モードメモリであり、これ
らフェイルビットメモリ６，Ｙ方向フェイルビットカウ
ンタ７，Ｘライン不良長カウンタ８，Ｙライン不良幅カ
ウンタ９，Ｘ方向フェイルビットカウンタ１０，Ｘライ
ン不良幅カウンタ１１，Ｙライン不良長カウンタ１２，
不良モードメモリ１３により不良解析装置３が構成され
る。
を図について説明する。図１はこの発明の一実施例によ
る不良解析装置の構成を示す概略図であり、図におい
て、６はフェイルビットメモリ、７はＹ方向フェイルビ
ットカウンタ、８はＸライン不良長カウンタ、９はＹラ
イン不良幅カウンタ、１０はＸ方向フェイルビットカウ
ンタ、１１はＸライン不良幅カウンタ、１２はＹライン
不良長カウンタ、１３は不良モードメモリであり、これ
らフェイルビットメモリ６，Ｙ方向フェイルビットカウ
ンタ７，Ｘライン不良長カウンタ８，Ｙライン不良幅カ
ウンタ９，Ｘ方向フェイルビットカウンタ１０，Ｘライ
ン不良幅カウンタ１１，Ｙライン不良長カウンタ１２，
不良モードメモリ１３により不良解析装置３が構成され
る。
【０００９】ここで、上記フェイルビットメモリ６とＸ
及びＹ方向フェイルビットカウンタ７，１０では、それ
ぞれ、従来と同様に、テスタ１で発生したアドレスとエ
ラー信号に応じたフェイル情報の記憶と各アドレスライ
ン上のフェイルビットの個数のカウントが行われる。ま
た、Ｘ及びＹライン幅カウンタ１１，９ではデバイスの
不良領域の幅をカウントし、それぞれＸ及びＹ方向フェ
イルビットカウンタ７，１０の不良領域の幅が何ビット
連続で不良であるかがカウントされ、また、Ｘ及びＹラ
イン不良長カウンタ８，１２ではデバイスの不良領域の
長さがカウントされ、それぞれＹ及びＸ方向に何ビット
連続で不良があるかがカウントされる。また、不良モー
ドメモリ１３は上記Ｘ及びＹライン幅カウンタ１１，９
とＸ及びＹライン不良長カウンタ８，１２のカウンタ値
とアドレスを記憶して不良形状が記憶される。
及びＹ方向フェイルビットカウンタ７，１０では、それ
ぞれ、従来と同様に、テスタ１で発生したアドレスとエ
ラー信号に応じたフェイル情報の記憶と各アドレスライ
ン上のフェイルビットの個数のカウントが行われる。ま
た、Ｘ及びＹライン幅カウンタ１１，９ではデバイスの
不良領域の幅をカウントし、それぞれＸ及びＹ方向フェ
イルビットカウンタ７，１０の不良領域の幅が何ビット
連続で不良であるかがカウントされ、また、Ｘ及びＹラ
イン不良長カウンタ８，１２ではデバイスの不良領域の
長さがカウントされ、それぞれＹ及びＸ方向に何ビット
連続で不良があるかがカウントされる。また、不良モー
ドメモリ１３は上記Ｘ及びＹライン幅カウンタ１１，９
とＸ及びＹライン不良長カウンタ８，１２のカウンタ値
とアドレスを記憶して不良形状が記憶される。
【００１０】図２は上記不良解析装置３を適用した不良
解析システムを示す構成図であり、不良解析装置３はテ
スタ１とケーブル５によって繋がれ、テスタ１はケーブ
ルによって被測定デバイス２と繋がれて、システムが構
成される。
解析システムを示す構成図であり、不良解析装置３はテ
スタ１とケーブル５によって繋がれ、テスタ１はケーブ
ルによって被測定デバイス２と繋がれて、システムが構
成される。
【００１１】次に、上記図２に示す不良解析装置を用い
た不良解析システムにより不良解析を行う際の動作を図
４のフローチャートを用いて説明する。
た不良解析システムにより不良解析を行う際の動作を図
４のフローチャートを用いて説明する。
【００１２】デバイステスト終了後のフェイルビットメ
モリ６，Ｘ方向フェイルビットカウンタ１０，Ｙ方向フ
ェイルビットカウンタ９にはそれぞれ不良に応じた値が
書き込まれており、これらをもとに不良形状解析のスタ
ートが行われる。
モリ６，Ｘ方向フェイルビットカウンタ１０，Ｙ方向フ
ェイルビットカウンタ９にはそれぞれ不良に応じた値が
書き込まれており、これらをもとに不良形状解析のスタ
ートが行われる。
【００１３】先ず、Ｘ方向フェイルビットカウンタ１０
をアドレス順に調べ、カウントされているかをみる。こ
の時、カウントされていれば、Ｘライン不良幅カウンタ
１１をインクリメントし、次に、このＸアドレスライン
をアドレスの若い順にＹ方向に読んでいき、不良が何ビ
ット連続しているかＸライン不良長カウンタ１２を使っ
て記憶する。そして、Ｘアドレスラインのアドレスを最
後まで読み終えたら、次のＸ方向フェイルビットカウン
タ１０を調べ、もしカウントされていたら、Ｘライン不
良幅カウンタ１１をインクリメントし、上述の動作を繰
り返す。また、Ｘ方向フェイルビットカウンタ１０がカ
ウントされていない場合は、Ｘライン不良幅カウンタ１
１，Ｘライン不良長カウンタ８，及びＸアドレスの値を
不良モードメモリ１３に転送する。以下、上記と同様な
操作をＸ方向フェイルビットカウンタの最終アドレスま
で繰り返して行う。
をアドレス順に調べ、カウントされているかをみる。こ
の時、カウントされていれば、Ｘライン不良幅カウンタ
１１をインクリメントし、次に、このＸアドレスライン
をアドレスの若い順にＹ方向に読んでいき、不良が何ビ
ット連続しているかＸライン不良長カウンタ１２を使っ
て記憶する。そして、Ｘアドレスラインのアドレスを最
後まで読み終えたら、次のＸ方向フェイルビットカウン
タ１０を調べ、もしカウントされていたら、Ｘライン不
良幅カウンタ１１をインクリメントし、上述の動作を繰
り返す。また、Ｘ方向フェイルビットカウンタ１０がカ
ウントされていない場合は、Ｘライン不良幅カウンタ１
１，Ｘライン不良長カウンタ８，及びＸアドレスの値を
不良モードメモリ１３に転送する。以下、上記と同様な
操作をＸ方向フェイルビットカウンタの最終アドレスま
で繰り返して行う。
【００１４】次に、Ｙ方向フェイルビットカウンタ７，
Ｙライン不良幅カウンタ９及びＹライン不良長カウンタ
１２についても上記と同様の操作を行い、不良モードメ
モリ１３にＹライン不良幅カウンタ９，Ｙライン不良長
カウンタ１２，Ｙアドレス等の値を転送する。
Ｙライン不良幅カウンタ９及びＹライン不良長カウンタ
１２についても上記と同様の操作を行い、不良モードメ
モリ１３にＹライン不良幅カウンタ９，Ｙライン不良長
カウンタ１２，Ｙアドレス等の値を転送する。
【００１５】そして、このようにして不良モードメモリ
１３に転送された各値は、テスタ１で読み取られる。
１３に転送された各値は、テスタ１で読み取られる。
【００１６】このような本実施例による不良解析装置を
用いた不良解析システムでは、不良解析装置３がフェイ
ルビットメモリ６，Ｙ方向フェイルビットカウンタ７，
Ｘ方向フェイルビットカウンタ１０に加えて、Ｘライン
不良長カウンタ８，Ｙライン不良幅カウンタ９，Ｘライ
ン不良幅カウンタ１１，Ｙライン不良長カウンタ１２，
不良モードメモリ１３が設けられており、不良モードメ
モリ１３にＸ及びＹラインの各ラインでの不良幅，不良
長さ等の値が転送される。従って、これらの値をテスタ
１にて読み取ることで、これらの値を基にした不良モー
ドの分類を行うことができ、その結果、デバイスの不良
形態を詳細且つ高速に分類することができる。
用いた不良解析システムでは、不良解析装置３がフェイ
ルビットメモリ６，Ｙ方向フェイルビットカウンタ７，
Ｘ方向フェイルビットカウンタ１０に加えて、Ｘライン
不良長カウンタ８，Ｙライン不良幅カウンタ９，Ｘライ
ン不良幅カウンタ１１，Ｙライン不良長カウンタ１２，
不良モードメモリ１３が設けられており、不良モードメ
モリ１３にＸ及びＹラインの各ラインでの不良幅，不良
長さ等の値が転送される。従って、これらの値をテスタ
１にて読み取ることで、これらの値を基にした不良モー
ドの分類を行うことができ、その結果、デバイスの不良
形態を詳細且つ高速に分類することができる。
【００１７】
【発明の効果】以上のように、この発明の不良解析装置
によれば、不良領域の長さをカウントする複数のカウン
タと、不良領域の幅をカウントする複数のカウンタと、
これらからの不良情報を一時的に記憶できるメモリ部と
を設けたので、従来に比べて、不良形態を詳細且つ高速
に知ることができ、更に、被測定デバイスを不良形態に
基づいて分類することができる効果がある。
によれば、不良領域の長さをカウントする複数のカウン
タと、不良領域の幅をカウントする複数のカウンタと、
これらからの不良情報を一時的に記憶できるメモリ部と
を設けたので、従来に比べて、不良形態を詳細且つ高速
に知ることができ、更に、被測定デバイスを不良形態に
基づいて分類することができる効果がある。
【図１】この発明の一実施例による不良解析装置の構成
図である。
図である。
【図２】従来の実施例及びこの発明と共通の全体図であ
る。
る。
【図３】従来の不良解析装置を示す構成図である。
【図４】この発明の一実施例のフローチャート図であ
る。
る。
１ テスタ ２ 被測定デバイス ３ 不良解析装置 ４ テスタとデバイス間のテスタケーブル ５ テスタと不良解析装置間のケーブル ６ フェイルビットメモリ ７ Ｙ方向フェイルビットカウンタ ８ Ｘライン不良長カウンタ ９ Ｙライン不良幅カウンタ １０ Ｘ方向フェイルビットカウンタ １１ Ｘライン不良幅カウンタ １２ Ｙライン不良長カウンタ １３ 不良モードメモリ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/02 Ｚ 8518−4Ｍ
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体メモリデバイスの機能試験の際、
テスタで発生する複数のアドレスとエラー信号に応じた
フェイル情報とを記憶するフェイルビットメモリと、上
記複数のアドレスのそれぞれのアドレスライン上におけ
るフェイルビット数をカウントする複数のフエイルビッ
トカウンタとを備えた不良解析装置において、 上記複数のフェイルビットカウンタの各フェイルビット
カウンタにおける連続する不良ビット数を幅方向にカウ
ントする複数の不良幅カウンタと、 上記複数のフェイルビットカウンタの各フェイルビット
カウンタにおける連続する不良ビット数を長さ方向にカ
ウントする複数の不良長カウンタと、 上記複数のアドレスと上記不良幅カウンタ及び不良長カ
ウンタからのそれぞれのカウンタ情報とを一時的に記憶
するメモリ部とを備えたことを特徴とする不良解析装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204881A JPH0528800A (ja) | 1991-07-19 | 1991-07-19 | 不良解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204881A JPH0528800A (ja) | 1991-07-19 | 1991-07-19 | 不良解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528800A true JPH0528800A (ja) | 1993-02-05 |
Family
ID=16497945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204881A Pending JPH0528800A (ja) | 1991-07-19 | 1991-07-19 | 不良解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528800A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273391A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | メモリｌｓｉの不良ビット検出方法 |
| WO2003052768A1 (fr) * | 2001-12-18 | 2003-06-26 | Advantest Corporation | Appareil d'essai a semi-conducteurs |
| KR100401524B1 (ko) * | 2001-10-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 소자의 불량 어드레스 조사 방법 |
| JP2017079091A (ja) * | 2015-10-22 | 2017-04-27 | 富士通株式会社 | 集積回路、および集積回路の試験方法 |
-
1991
- 1991-07-19 JP JP3204881A patent/JPH0528800A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273391A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | メモリｌｓｉの不良ビット検出方法 |
| KR100401524B1 (ko) * | 2001-10-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 소자의 불량 어드레스 조사 방법 |
| WO2003052768A1 (fr) * | 2001-12-18 | 2003-06-26 | Advantest Corporation | Appareil d'essai a semi-conducteurs |
| US7388393B2 (en) | 2001-12-18 | 2008-06-17 | Advantest Corporation | Semiconductor test apparatus |
| JP2017079091A (ja) * | 2015-10-22 | 2017-04-27 | 富士通株式会社 | 集積回路、および集積回路の試験方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6636998B1 (en) | Semiconductor memory device and parallel bit test method thereof | |
| JP2777276B2 (ja) | 冗長回路付メモリｉｃの試験装置 | |
| US6877118B2 (en) | Memory testing method and memory testing apparatus | |
| KR940001146B1 (ko) | 정보 처리 장치의 비교 체크 기능 검사를 위한 시스템 | |
| JPH0528800A (ja) | 不良解析装置 | |
| JPH11213695A (ja) | 半導体メモリ試験装置 | |
| US20020116676A1 (en) | System and method to predetermine a bitmap of a self-tested embedded array | |
| JP3547065B2 (ja) | メモリ試験装置 | |
| JPH0618230B2 (ja) | メモリｉｃテスト装置 | |
| JP2824283B2 (ja) | 半導体メモリ試験装置 | |
| JP3040508B2 (ja) | メモリ試験方法 | |
| JPH05325594A (ja) | 半導体試験装置 | |
| JP2504162B2 (ja) | 障害処理装置 | |
| JPS585681A (ja) | 半導体メモリ試験装置 | |
| JPH0495884A (ja) | 半導体試験装置 | |
| JPH05256914A (ja) | テスト回路 | |
| JPH0793225A (ja) | メモリチェック方式 | |
| JP4034489B2 (ja) | 半導体記憶装置の不良救済判定方法及びその装置 | |
| JP3549943B2 (ja) | 半導体装置の試験データ処理装置及びその試験データ処理方法 | |
| KR950006214B1 (ko) | 셀프체크회로부착 패턴메모리회로 | |
| KR19990006173A (ko) | 반도체 메모리소자의 테스트장치 및 방법 | |
| JP2002042485A (ja) | 半導体メモリ試験装置 | |
| JP2822738B2 (ja) | 半導体ｉｃの検査方法 | |
| JP2003007087A (ja) | メモリのテスト方法、テスト装置及びテスト用メモリモジュール | |
| KR0186012B1 (ko) | 메모리의 어드레스 및 데이타 버스 테스트 방법 |