JPS62169342A - メモリｉｃテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリＩＣのテスト装置に関するものである。

〔従来の技術〕

メモリＩＣの製造工程において歩留まりを向上させる場
合、その不良内容と不良発生原因を調べる必要がある。

ウェハブロセス工程においては、ウェハ上の各不良チッ
プの不良モード、不良原因、不良チップのウェハ面内分
布等を調べなければならない。従来は、第５図に示すよ
うなテスト装置を用いて、上述したような不良解析を行
なっていた。第５図において、１は後述する被測定メモ
リ素子のファンクションテストを行なうファンクション
テスト回路、２は被測定メモリ素子（ここではウェハ上
の各チップ）、３はウェハ上の各チップを１チツプずつ
自動的に移動できるような機能を有するウェハプロービ
ング装置としてのウエハプローバ、４は不良ビットの位
置を示すＣＲＴである。

常にファンクションを行なわない不良のメモリセルがあ
った場合、このメモリセルがチップ内に配置されている
実際の位置と同じ位置関係でＣＲＴ上の画面が明るく表
示されるようになっており、このように表示されたもの
をフェイルビットマツプという。このように、従来装置
によると、ＣＲＴの表示から、チップ内不良セルの位置
を容易に探すことが可能であり、また、特徴的な不良が
ある場合に容易にその不良モードを発見できるため、メ
モリＩＣを不良解析する場合の非常に有効な手段として
用いられてきた。

〔発明が解決しようとする問題点〕 しかしながら、従来装置は、ＣＲＴ表示を人間がいちい
ち読み取る必要があるため、１ウエハ内のすべてのチッ
プについて不良モードを調査する場合は多大な時間を要
していた。また、人手により不良ビットの概略パターン
を手書きにより記録していたため、正確さに欠けるとい
った欠点もあった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、１ウエハ内のすべてのチップに
ついて自動的にテストを行ない、全チップの不良ビット
を概略的に１枚あるいは２枚のプリント用紙に表示でき
るメモリＩＣテスト装置を得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、被測定メモ
リ素子のファンクションテストを行なうファンクション
テスト回路とこのファンクションテスト回路を制御する
情報処理手段とファンクションテスト回路により検出さ
れた被測定メモリ素子の不良ビットアドレスを記憶する
フェイルビットメモリとを有するメモリテスタと、ウェ
ハ上の被測定メモリ素子の相対位置が認識可能なウェハ
プロービング装置と、印字装置とを設け、情報処理手段
は、フェイルビットメモリの記憶情報および被測定メモ
リ素子のウェハ上の相対位置情報を組み合わせて外部記
憶装置にファイルとして記憶させ、このファイルデータ
をプリント用紙上に出力するようにしたものである。

〔作用〕

本発明においては、各チップのテストは自動的に行なわ
れる。

〔実施例〕

本発明に係わるメモリＩＣテスト装置の一実施例を第１
図に示す。第１図において、２は被測定メモリ素子、５
はメモリテスタ、６は自動的にウェハ上の被測定メモリ
素子２の移動を行ないこの素子２の相対位置が認識可能
なウェハプロービング装置としてのウエハブローバ、７
は不良ビットをプリント用紙上の所定位置に表示する印
字装置としてのドツトプリンタである。

メモリテスタ５は、被測定メモリ素子２のファンクショ
ンテストを行なうファンクションテスト回路５１と、後
述のフェイルビットメモリの記憶情報および被測定メモ
リ素子２のウェハ上の相対位置情報を組み合わせて外部
記憶装置（図示せず）にファイルとして記憶させファイ
ルデータをプリント用紙上に出力しファンクションテス
ト回路５１を制御する情報処理手段としてのＣＰＵ５２
と、ファンクションテスト回路５１により検出された被
測定メモリ素子２の不良ビットアドレスを記憶するフェ
イルビットメモリ５３とを有する。

フェイルビットメモリ５３は、上記被測定メモリ素子２
の不良ビットアドレスをファンクションテスト実行中に
リアルタイムで記憶できるメモリである。

第２図は本装置におけるデータ処理手順を示すフローチ
ャートであり、第３図はデータ処理過程におけるデータ
構造を示すデータ構造図である。

次に、本装置の動作について第１図〜第３図を用いて説
明する。まず第２図のステップ１０においてチップを所
定の位置に移動し、ステップ１１においてテストを行な
う。ファンクションテスト回路５１は、被測定メモリ素
子２のすべてのメモリセルが正常に動作しているか否か
をチェックする。フェイルビットメモリ５３は、被測定
メモリ素子２の記憶容量と同等またはそれ以上の記憶回
路から成り、被測定メモリ素子２に不良ビットがあった
場合、それと同じアドレス位置のところにデータ「１」
が書き込まれるようになっている。

上記データ「１」の書き込みの様子を第３図に示す。第
３図において、２０はメモリセルがマトリクス状に配置
された被測定メモリ素子２のメモリセルアレイ、３０は
フェイルビットメモリ５３の内容、４０は外部記憶装置
に記憶するデータファイルの構造、５０ａ、５０ｂはド
ツトプリンタ７の表示を示す。

いま仮にメモリセルアレイ２０の“×”印で示したとこ
ろのメモリセルが不良であったとすると、フェイルビッ
トメモリ５３には、その内容３０に示すように、被測定
メモリ素子２のメモリセルアレイ２０と同じ位置のメモ
リセルにデータ「１」が書き込まれ、被測定メモリセル
素子２のフェイル情報が記憶できる。このフェイルビッ
トメモリ５３には、テストを行なう都度データが書き込
まれるため、テスト完了後、第２図のステップ１２．１
３に示すように、このフェイル情報は読み出され、チッ
プの位置情報と組み合わされて、外部記憶装置にファイ
ルとして格納される。テストの順番通りに各チップの情
報はファイルとして格納され、全チップのテスト完了後
、上記ファイルデータが読み出されて所定のフォーマッ
トでプリント用紙上に印刷される。

ファイルのデータ構造は、ファイルの構造４０に示すよ
うに、先頭番地にチップの位置を示すデータ（このデー
タはウェハプローパ゛６から構される装置き、その後に
ファイル情報を置く。１チツプのフェイルビットマツプ
をそのままプリント用紙に表示しているので、１ウエハ
のすべてのチップを１枚のプリント用紙に表示すること
は不可能である。そのため、ここではデータ圧縮という
手段を用いる。例えば、６４にビットのメモリ容量を持
つメモリ素子の場合、全ビットを表示するためには、最
低２５６Ｘ２５６ドツトの領域が必要となり、１枚のプ
リント用紙にはせいぜい数個分の表示しかできない。デ
ータ圧縮の方法はいろいろ考えられるが、ここでは、第
３図に示す方法を採用した。

次に上記データの圧縮方法について説明する。

フェイルビットメモリ５３の内容３０に示すように、フ
ェイルビットメモリ５３をい（つかのブロックに分割し
、１つのブロックを１ビツトとする１／ｎ２に縮小した
メモリを作る。ここでｎは分割の単位で、この例では４
になる。フェイルビットメモリ５３を読み出す際、この
ブロックの中に不良すなわちデータ「１」があるか否か
を調べる。

外部記憶装置に格納するファイルデータは、記憶容量を
節約するため、１語（ワード）中の１つのビットにそれ
ぞれメモリの１ビツト（データ縮小と行なった場合は１
つのブロック）を対応させ、外部記憶装置にファイルと
して格納する（第２図、ステップ１３参照）。全チップ
のテストが完了した後、第２図のステップ１４に示すよ
うに外部記憶装置のファイルデータを読み出し、ステッ
プ１５に示すように順次所定のチップの位置に縮小され
たメモリのビットマツプを表示する。この例では、ドツ
トプリンタ７の表示５０ａ、５０ｂに示すように、メモ
リセルアレイ２０の実際のビットマツプと近似的に同じ
パターンの不良ビットマツプが得られる。この例では４
×４のブロックを１単位として分割したが、被測定メモ
リ素子２のメモリ容量およびｌウェハ中のチップ数に応
じて任意の大きさに縮小可能である。また、ここでは、
各ブロック内に１つでも不良があれば、このブロックを
不良として表示するようにしているが、２ビツト以上と
することもでき、ブロックによりそのビット数を変える
ことが可能である。

第４図は本装置における実際の表示例を示す不良ビット
マツプである。第４図の場合、上述した以外に多少の変
形を行ない、良品については“○”、全ビット不良品に
ついては“×”、“×”出力の断線不良については“Ｉ
Ｆ”と表示できるようにしている。

〔発明の効果〕

以上説明したように本発明は、ウェハ上の被測定メモリ
素子の相対位置を認識し、情報処理手段によりファンク
ションテスト回路を制御して被測定メモリ素子のファン
クションテストを行ない、検出された被測定メモリ素子
の不良ビットアドレスをフェイルビットメモリに記憶し
、フェイルビットメモリの記憶情報および被測定メモリ
素子のウェハ上の相対位置情報を組み合わせて外部記憶
装置にファイルとして記憶させ、ファイルデータをプリ
ント用紙上に出力することにより、ウェハ上の全チップ
の不良ビットマツプがプリント用紙に表示されるので、
短時間に正確なデータを得ることができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明に係わるメモリＩＣテスト装置の一実施
例を示す系統図、第２図は第１図の装置の動作を説明す
るためのフローチャート、第３図は第１図の装置におけ
るデータ構造を示すデータ構造図、第４図は第１図の装
置における不良ビットマツプ、第５図は従来のメモリＩ
Ｃテスト装置を示す系統図である。 ２・・・・被測定メモリ素子、５・・・・メモリテスタ
、６・・・・ウエハプローバ、７・・・・ドツトプリン
タ、５１・・・・ファンクションテスト回路、５２・・
・・ＣＰＵ、フェイルビットメモリ。

Claims (3)

【特許請求の範囲】
1. （１）被測定メモリ素子のファンクションテストを行な
   うファンクションテスト回路とこのファンクションテス
   ト回路を制御する情報処理手段と前記ファンクションテ
   スト回路により検出された被測定メモリ素子の不良ビッ
   トアドレスを記憶するフェイルビットメモリとを有する
   メモリテスタと、ウェハ上の被測定メモリ素子の相対位
   置が認識可能なウェハプロービング装置と、印字装置と
   を備え、前記情報処理手段は、前記フェイルビットメモ
   リの記憶情報および被測定メモリ素子のウェハ上の相対
   位置情報を組み合わせて外部記憶装置にファイルとして
   記憶させこのファイルデータをプリント用紙上に出力す
   ることを特徴とするメモリＩＣテスト装置。
2. （２）情報処理手段は、被測定メモリ素子の不良ビット
   をＩＣチップ内のセル配置と同じ配列で表示することを
   特徴とする特許請求の範囲第１項記載のメモリＩＣテス
   ト装置。
3. （３）情報処理手段は、不良ビットの表示を被測定メモ
   リ素子のセル配列よりも小さな配列に表示し多数チップ
   の不良ビットマップを一枚のプリント用紙上にウェハ上
   と同じ位置関係をもって表示することを特徴とする特許
   請求の範囲第１項記載のメモリＩＣテスト装置。