JPS6348479A - Ｉｃテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＩＣの良・不良を検出するＩＣテスト装置、
特にパラレルテスト用のＩＣテスト装置に関する。

〔従来の技術〕

第３図は従来のＩＣテスト装置の構成図である。

第３図において７ａ〜７ｄは被測定用ＩＣ（以下「デバ
イス」と言う。）、１ａ〜１ｄはデバイス７８〜７ｄに
各々が接続している（１ａと７ａ。

１ｂと７ｂというように）デバイス入力信号発生回路群
（以下「ドライバ」と言う。）、２８〜２ｄはデバイス
７８〜７ｄに各々が接続しているデバイス出力信号判定
回路群（以下「コンパレータ」と言う。）、３は書込み
テストを行う際に適当な信号値を出力するテストパター
ンぜネレータ、４はＩＣテスタであり、ＩＣテスタ４は
ｃｐｕ　＜図示せず）により制御され、デバイス１ａ〜
１ｄ。

コンパレータ２ａ〜２ｄ、テストパターンゼネレータ３
を含んでいる。デバイス７ａ〜７ｄは萌述したように各
々がドライバ１ａ〜１ｄ、コンパレータ２ａ〜２ｄに信
号線により接続されており、前者はデバイス入力信号線
５であり、後者はデバイス出力信号線６である。８ａ〜
８ｄは各デバイス７ａ〜７ｄを装着するデバイス用ソケ
ットである。

次に動作について説明する。第３図においてＩＣテスタ
４中のテストパターンゼネレータ３によりテストパター
ンとしての基準信号が発生される。

前記基準信号は例えばメモリＩＣの場合、アドレス信号
、書込みデータ信号、期待値データ信号等であり、アド
レス信号および書込みデータ信号はドライバ１ａ〜１ｄ
側に、期待値データ信号はコンパレータ２ａ〜２ｄ側に
出力されるものである。

各ドライバ１ａ〜１ｄに入力された前記基準信号は各ド
ライバ１ａ〜１ｄにより、デバイス７ａ〜７ｄの動作に
必要な電流・電圧レベルに増幅されて、デバイス入力信
号線５を通じて各デバイス７ａ〜７ｄに出力される。以
上、デバイス７ａ〜７ｄの指定されたアドレスに書込み
が行われる。次にデバイス出力信号線６を通じて、各デ
バイス７ａ〜７ｄの前記指定されたアドレスに書込まれ
たデータ値を、各コンパレータ２ａ〜２ｄに読出す。

各コンパレータ２ａ〜２ｄは入力された信号値と前記期
待値データ信号値を比較することにより、各デバイスの
良・不良の判定を行う。以上のようにして、複数のデバ
イスのパラレルテストを行う。

（発明が解決しようとする問題点３ 以上説明した様に、従来のパラレルテスト用のＩＣテス
ト装置ではデバイス１個に対して１組のドライバ及びコ
ンパレータが用意されているため、１つパラレルテスト
すべきデバイス数を増やせば、ドライバ及びコンパレー
タを１組増設しなければならない。このことは、ドライ
バ及びコンパレータ１組のコストが高価なものであるこ
とを考慮すると、パラレルテストするデバイス数の増大
に対し、ＩＣテスタのコストの増大が著しく、さらに、
ＩＣテスタの装置規模も大きくなるという問題点があっ
た。又、例えばパラレルテスト用のデバイス数が９個の
場合について試算すると、各ドライバの信号線数が１８
本（アドレス１言号線、データ信号線等）、コンパレー
タの信号線数が１本必要とすると、総信号線数は （１８＋１）ｘ９＝１７１本 も必要となり、配線等も複雑になってしまう問題点があ
った。

この発明は、上記のような問題点を解消するためになさ
れたもので、パラレルテストするデバイス数の増加に対
しドライバ及びコンパレータの増加率を最小限に押える
ことにより、安価で、小規模なＩＣテスト装置を簡単な
構成で提供することを目的としている。

〔問題点を解決するための手段〕

この発明に係るＩＣテスト装置は、複数個のＩＣを規則
性のある形状に配置した基板と、前記ＩＣをテストする
ＩＣテスタとを備え、前記基板のＩＣと前記ＩＣテスタ
間の接続関係を前記規則性に従った指定に仕方により、
１単位、グループ単位、全体と選択できるようにし、前
記ＩＣテスタによるテストを前記基板上において１単位
、グループ単位、全体に行うものである。

〔作用〕

この発明においては、複数個のＩＣを前記規則性のある
形状で基板上に配置し、該基板上の所定単位ごとにＩＣ
テスタによるテストを順次行なうので、パラレルテスト
するＩＣの増加に比べてＩＣテスタの内部構成の増加量
は少なくてすむ。

〔実施例〕

第１図は、この発明によるＩＣテスト装置の一実施例を
示す構成図である。同図においてテストパターンゼネレ
ータ３．１Ｃテスタ４．デバイス用ソケット８ａ〜８１
は従来装置と同じなので説明は省略するが、デバイス７
ａ〜７ｉ（以下総称する場合、７とする。）は規則性の
ある形状として格子状にデバイステスト用ボード、１８
上に配置され、行及び列を指定することで一意にデバイ
ス７が選択可能なように構成されている。９はデバイス
テスト用ボード１８上の全デバイス７共通の入力信号用
ドライバ（以下「共通ドライバ」と言う。）、１０８〜
１０Ｃは選択された列に配置されているデバイス７の出
力信号を判定する列選択信号用コンパレータ（以下１列
コンパレータ」と言う。）で、列コンパレータ１０ａは
第１列のデバイス７ａ、７ｄ、７Ｑに接続されており、
また列コンパレータ１０ｂおよび１０Ｃは各々デバイス
７ｂ、７ｅ、７ｈと７ｃ、７ｆ、７ｉに接続されている
。又、ドライバは共通ドライバ９の他に、共通した行及
び列に配置されているデバイスを選択するためにドライ
バが各々用意されており、前者が行選択信号用ドライバ
（以下「行ドライバ」と言う。）、後者は列選択信号用
ドライバ（以下「列ドライバ」と言う。）である。１３
は全デバイス７の良または不良の結果を記憶する不良デ
バイス番号メモリ、１４は共通ドライバ９と、デバイス
テスト用ボード１８上にある全デバイス７を接続する全
デバイス入力信号線、１５は列単位でデバイス７と列コ
ンパレータ１０ａ〜１０ｃとを接続する列デバイス出力
信号線、１６は行単位でデバイス７と行ドライバ１１と
を接続する行デバイス選択信号線、１７は列単位でデバ
イス７と列ドライバ１２とを接続する列デバイス選択信
号線、１８は前述したように、行及び列単位でデバイス
７を選択するようにデバイス７を格子状に配置したプリ
ント基板から成るデバイステスト用ボードである。

第２図は第１図のＩＣテスト装置におけるタイミング図
の一例である。同図において、ＣＡＳＩ〜ＣＡＳ３は行
デバイス選択信号線１６の、各行のデバイス選択信号で
、例えばＣＡＳｌはデバイステスト用ボード１８の１行
目のデバイス７ａ。

７ｂ、７ｃに接続されている選択信号である。ＲＡＳ１
〜ＲＡＳ３は列デバイス選択信号線１７の、各列のデバ
イス選択信号で、例えばＲＡＳ２はデバイステスト用ボ
ード１８の２列目のデバイス７ｂ、７ｅ、７ｈに接続さ
れている選択信号である。

上記ＣＡＳ、ＲＡＳの末尾の番号が格子状に配置された
デバイス７の何行目または何列目を示している。ＷＥは
全デバイス入力信号線１４の一部でデバイス７への書込
み制御信号、丁■も全デバイス入力信号線１４の一部で
データ入力信号、Ｄｏｕ、１〜Ｄｏｕｔ３は各列のデバ
イス出力信号であり、Ｒデバイス７ｃ、７ｆ、７ｉの出
力信号（実際にはどれか１つになる。）であり、Ｄ　　
は列コンパＯｕｔル −タ１０ａに、Ｄ　　は列コンパレータ１０ｂ１１ｔ２ に、Ｄｏｕｔ３は列コンパレータ１０ｃに各々入力され
る。。

また、Ｔ１は全デバイス７へのデータ書込み時間、Ｔ２
は行毎による全デバイス７のデータ読みだし時間、Ｔ３
は１個のみのデバイス７へのデータ書込み時間、Ｔ４は
１個のみのデバイス７のデータ読み出し時間である。

以下第２図に基いて第１図に示す実施例の動作を説明す
る。まず時間Ｔ１中において、行デバイス選択信号線１
６９列デバイス選択信号線１７の全信号〈つまりＣＡＳ
１〜ＣＡＳ３．ＲＡＳ１〜ＲＡＳ３の全て）が発生し、
ＷＥがイネーブル状態になり、Ｄｉｏの信号内容を全デ
バイス７に書込む。

次に時間Ｔ２中においてまず、行デバイス選択信号ＣＡ
Ｓ１によって選択されたデバイス７ａ。

７ｂ、７Ｃのデータ値が各々Ｄｏ、ｔ１．Ｄｏｕｔ２゜
ＤＯｕｔ３の信号として各列コンパレータ１０ａ〜１０
Ｃに出力され、次にＣＡＳ２によって選択されたデバイ
ス７ｄ、７ｅ、７ｆのデータ値が、最後にＣＡＳ３によ
って選択されたデバイス７ｇ、７０ｔｌｔ１’　　０ｕ
ｔ２”　０（１ ｈ、７ｉのデータ値が各々ＤＤ ｔ３の信号として各列コンパレータ１０ａ〜１０Ｃへ出
力され、列コンパレータ１０８〜１０Ｃは各々の入力信
号とテストパターンゼネレータ３の期待値データを比較
することにより、ディバイスの良・不良を判定し、不良
デバイス番号メモリー３へ不良品番号を格納する。

一方、時間Ｔ３において１つの行デバイス選択信号ＣＡ
ＳＩと１つの列デバイス選択信号ＲＡＳ１により１つの
デバイス７ａのみに書き込みを行い、次に時間Ｔ　にお
いて時間Ｔ３と同様にσλ８１、ＲＡＳｌの発生により
デバイス７ａのデータ値の読込みを行うことにより、１
つのデバイス７ａに対してのテストも行える。他のデバ
イス７の個別テストについても同様である。

このように９個のデバイスに対しても１つの共通ドライ
バ９，３つの列コンパレータ１０ａ〜１０Ｃを用意する
だけでよく、又、信号線数もデバイス９個の場合、従来
装置においては、１９１本も必要であったが、この実施
例によれば全デバイス入力信号線が１８本２行デバイス
選択信号線が３本１列デバイス選択信号線が３本１列デ
バイス出力信号線数が３本であるから総数信号線数が２
７本であることを考えれば、基板の配線等の負担がかな
り少なくなる。

尚、この実施例では規則性のある形状として格子状にデ
バイスを配置したが、他の形状、例えば３次元立方状に
配置しても同様の原理で実現でき、パラレルテスト用の
デバイス数も列コンパレータを増やすことにより必要に
応じて簡単に増やすことができる。

〔発明の効果〕

以上説明したように、この発明によれば、パラレルテス
トにおけるデバイス数増加に対するドライバ及びコンパ
レータの増加率を低くすることにより、安価で小規模な
ＩＣテスト装置を簡単な構成で実現できるという効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＩＣテスト装置の構
成図、第２図は第１図におけるタイミング図、第３図は
従来技術におけるＩＣテスト装置の構成図である。 図において１ａ〜１ｄはドライバ、２８〜２ｄはコンパ
レータ、７ａ〜７１はデバイス、９は共通ドライバ、１
０は列コンパレータ、１１は行ドライバ、１２は列ドラ
イバ、１３は不良デバイス番号メモリである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ＩＣの良・不良を複数個同時に検出するＩＣテス
   ト装置において、複数個のＩＣを規則性のある形状に配
   置した基板と、前記ＩＣをテストするＩＣテスタとを備
   え、前記基板上のＩＣと前記ＩＣテスタ間の接続関係を
   前記規則性に従った指定の仕方により、１単位、グルー
   プ単位、全体と選択できるようにし、前記ＩＣテスタに
   よるテストを前記基板上において１単位、グループ単位
   、全体に行うことを特徴とするＩＣテスト装置。
2. （２）前記規則性のある形状は格子状であり、前記規則
   性に従った指定の仕方は行及び列を指定することであり
   、前記グループ単位は行又は列単位であることを特徴と
   する特許請求の範囲第１項記載のＩＣテスト装置。