JP2608956B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2608956B2 JP2608956B2 JP1151909A JP15190989A JP2608956B2 JP 2608956 B2 JP2608956 B2 JP 2608956B2 JP 1151909 A JP1151909 A JP 1151909A JP 15190989 A JP15190989 A JP 15190989A JP 2608956 B2 JP2608956 B2 JP 2608956B2
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- Japan
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- memory
- control logic
- semiconductor integrated
- test
- integrated circuit
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置の機能テスト回路に関す
るものである。
るものである。
従来の技術 半導体メモリー、特にMOS型・ダイナミック・ランダ
ム・アクセスメモリー（DRAM）は、その大容量化に伴
い、その応用が、コンピュータのメインフレームから、
テレビ，ビデオなどの民生分野へ広がり、その使われ方
も様々である。
ム・アクセスメモリー（DRAM）は、その大容量化に伴
い、その応用が、コンピュータのメインフレームから、
テレビ，ビデオなどの民生分野へ広がり、その使われ方
も様々である。
近年、機器のコストダウン、小型化を目指し、半導体
集積回路装置も大容量メモリーとコントロールロジック
とを一チップ化したものが現れてきた。
集積回路装置も大容量メモリーとコントロールロジック
とを一チップ化したものが現れてきた。
上記の様な半導体集積回路の機能テストに関して、従
来は、メモリー部とコントロールロジック部とをその半
導体集積回路自身の端子を通じて、外部制御により、電
気的に切り離し、メモリー部およびコントロールロジッ
ク部を、それぞれ専用のテスト装置で、機能検査してい
た。これらのテスト装置は、高度な精度、性能を要すた
め、非常に高価である。とりわけ、メモリー専用のテス
ト装置は、ロジック専用のテスト装置に比べて、半導体
集積回路とのインターフェースである信号発生器（ドラ
イバー）およびコンパレータの各ハードユニット数が少
なく安価であるが、反面、メモリーアドレス本数ｎに対
し、2n回以上の繰りかえしパターンが必要となり、ロジ
ックの検査の場合に比べて10倍から1000倍の時間がかか
っていた。このため、複数個の半導体集積回路を同時に
測定する技術で一個当りの時間短縮が行なわれている。
来は、メモリー部とコントロールロジック部とをその半
導体集積回路自身の端子を通じて、外部制御により、電
気的に切り離し、メモリー部およびコントロールロジッ
ク部を、それぞれ専用のテスト装置で、機能検査してい
た。これらのテスト装置は、高度な精度、性能を要すた
め、非常に高価である。とりわけ、メモリー専用のテス
ト装置は、ロジック専用のテスト装置に比べて、半導体
集積回路とのインターフェースである信号発生器（ドラ
イバー）およびコンパレータの各ハードユニット数が少
なく安価であるが、反面、メモリーアドレス本数ｎに対
し、2n回以上の繰りかえしパターンが必要となり、ロジ
ックの検査の場合に比べて10倍から1000倍の時間がかか
っていた。このため、複数個の半導体集積回路を同時に
測定する技術で一個当りの時間短縮が行なわれている。
このように、半導体集積回路装置の機能検査は、それ
ぞれ専用のテスト装置を必要とし、さらに機能検査工程
の時間も増え、半導体集積回路装置の生産コストの増大
につながっていた。
ぞれ専用のテスト装置を必要とし、さらに機能検査工程
の時間も増え、半導体集積回路装置の生産コストの増大
につながっていた。
発明が解決しようとする課題 従来、メモリー部とコントロールロジック部とを一チ
ップ化した半導体集積回路装置の機能検査は、高価な２
つのテスト装置を必要とし、機能検査の時間も増加し、
半導体集積回路装置の生産コストを増大させる問題点が
あった。
ップ化した半導体集積回路装置の機能検査は、高価な２
つのテスト装置を必要とし、機能検査の時間も増加し、
半導体集積回路装置の生産コストを増大させる問題点が
あった。
本発明は、２つのテスト装置を必要とせず、メモリー
専用テスト装置のみで、半導体集積回路装置のコントロ
ールロジックの機能検査を行なうテスト回路を提供する
ことを目的とする。
専用テスト装置のみで、半導体集積回路装置のコントロ
ールロジックの機能検査を行なうテスト回路を提供する
ことを目的とする。
課題を解決するための手段 この目的を達成するために、本発明の半導体集積回路
は、テスト時において、メモリー部内に第１メモリー領
域と第２メモリー領域を設定し、外部から与えられた信
号をコントロールロジック部を介さずに直接前記第１メ
モリー領域にテストパターンデータとして入力し、前記
テストパターンデータを前記第１メモリー領域から前記
コントロールロジック部に与え、前記コントロールロジ
ック部からの出力を前記第２メモリーに書き込み、前記
第２メモリー領域に書き込まれたデータを前記コントロ
ールロジック部を介さずに直接外部へ出力する手段をそ
なえている。
は、テスト時において、メモリー部内に第１メモリー領
域と第２メモリー領域を設定し、外部から与えられた信
号をコントロールロジック部を介さずに直接前記第１メ
モリー領域にテストパターンデータとして入力し、前記
テストパターンデータを前記第１メモリー領域から前記
コントロールロジック部に与え、前記コントロールロジ
ック部からの出力を前記第２メモリーに書き込み、前記
第２メモリー領域に書き込まれたデータを前記コントロ
ールロジック部を介さずに直接外部へ出力する手段をそ
なえている。
作用 この構成によって、被検査半導体集積回路装置の外部
より与えられるロジックの機能検査のためのテストパタ
ーンを、第１メモリーに書き込み、これを被テストコン
トロールロジック部に入力し、被テストコントロールロ
ジック部の出力結果を第２メモリーに書き込み、この第
２メモリーのデータを、さらに、外部へ出力することに
より、主メモリー部とコントロールロジック部とを一チ
ップ化した半導体集積回路装置のコントロールロジック
部の機能検査が主メモリー部のテスト装置のみで実現さ
れる。
より与えられるロジックの機能検査のためのテストパタ
ーンを、第１メモリーに書き込み、これを被テストコン
トロールロジック部に入力し、被テストコントロールロ
ジック部の出力結果を第２メモリーに書き込み、この第
２メモリーのデータを、さらに、外部へ出力することに
より、主メモリー部とコントロールロジック部とを一チ
ップ化した半導体集積回路装置のコントロールロジック
部の機能検査が主メモリー部のテスト装置のみで実現さ
れる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。
ら説明する。
第１図は、本発明の一実施例に用いた半導体集積回路
装置の内部回路構成ブロック図であり、外部より与えら
れるテストパターンを端子部Ａより第１メモリー１に書
き込み、そのデータを内部結線部Ｂより被テストコント
ロールロジック部３の入力に与え、コントロールロジッ
ク部３の出力結果を内部結線部Ｃより第２メモリー２に
書き込み、書き込んだデータを端子部Ｄより外部へ出力
する回路構成を成している。
装置の内部回路構成ブロック図であり、外部より与えら
れるテストパターンを端子部Ａより第１メモリー１に書
き込み、そのデータを内部結線部Ｂより被テストコント
ロールロジック部３の入力に与え、コントロールロジッ
ク部３の出力結果を内部結線部Ｃより第２メモリー２に
書き込み、書き込んだデータを端子部Ｄより外部へ出力
する回路構成を成している。
第２図は、この実施例の詳細な回路構成図であり、破
線砕で囲う半導体集積回路装置の通常動作とテスト時動
作を表すものである。１〜９は切換回路であり、SW
（Ａ）は入力切換回路、SW（Ｂ）は出力切換回路であ
る。10はメモリー部を表す。またＡ〜Ｖは信号経路を示
す。
線砕で囲う半導体集積回路装置の通常動作とテスト時動
作を表すものである。１〜９は切換回路であり、SW
（Ａ）は入力切換回路、SW（Ｂ）は出力切換回路であ
る。10はメモリー部を表す。またＡ〜Ｖは信号経路を示
す。
以上のように構成された本実施例の半導体集積回路装
置のテスト回路について、以下その動作を説明する。
置のテスト回路について、以下その動作を説明する。
第１図において、コントロールロジック部の機能検査
時、まず外部からの入力信号を第１メモリー１に入力す
る。これによりコントロールロジック部３をテストする
テストパターンを第１メモリー１に書き込む。
時、まず外部からの入力信号を第１メモリー１に入力す
る。これによりコントロールロジック部３をテストする
テストパターンを第１メモリー１に書き込む。
次に、書き込んだテストパターンをコントロールロジ
ック部３に与える。入力されたテストパターンの出力結
果は第２メモリー２へ書き込まれる。書き込まれたコン
トロールロジック部３の出力結果は、第２メモリー２か
ら直接外部へ出力される。
ック部３に与える。入力されたテストパターンの出力結
果は第２メモリー２へ書き込まれる。書き込まれたコン
トロールロジック部３の出力結果は、第２メモリー２か
ら直接外部へ出力される。
次に、第２図において、このテスト回路の動作につい
て通常の動作と比較しながら説明する。
て通常の動作と比較しながら説明する。
テスト時において、まず、被検査半導体集積回路装置
の外部から入力する信号Ｂを、切換え制御信号Ｐと共
に、入力切換回路７に与え、この入力切換回路７の出力
を出力切換回路13におけるアドレス切換制御信号Ｕによ
り、出力信号Ｊを得、さらに出力切換回路12により、第
1,第２メモリー領域にコントロールロジック部３の機能
検査のためのテストパターンを外部より直接与える。
の外部から入力する信号Ｂを、切換え制御信号Ｐと共
に、入力切換回路７に与え、この入力切換回路７の出力
を出力切換回路13におけるアドレス切換制御信号Ｕによ
り、出力信号Ｊを得、さらに出力切換回路12により、第
1,第２メモリー領域にコントロールロジック部３の機能
検査のためのテストパターンを外部より直接与える。
書き込んだテストパターンを、切換回路14,5,6におけ
るアドレス切換制御信号Ｖおよび切換制御信号Ｐの切換
えにより、Ｆ−Ｈ−Ｒ−Ｎの各結線を通して、コントロ
ールロジック部３に与える。
るアドレス切換制御信号Ｖおよび切換制御信号Ｐの切換
えにより、Ｆ−Ｈ−Ｒ−Ｎの各結線を通して、コントロ
ールロジック部３に与える。
この出力結果は、切換回路８、13,12における切換制
御信号Ｐおよびアドレス切換制御信号Ｕの切換により、
Ｍ−Ｌ−Ｊ−Ｅの各結線を通して第２メモリー領域へ書
き込まれる。
御信号Ｐおよびアドレス切換制御信号Ｕの切換により、
Ｍ−Ｌ−Ｊ−Ｅの各結線を通して第２メモリー領域へ書
き込まれる。
第２メモリー領域に書き込まれたデータは、切換回路
14,9におけるアドレス切換制御信号Ｖおよび切換制御信
号Ｐの切換えにより、Ｆ−Ｇの各結線を通して、外部出
力として、端子Ｃに出力される。
14,9におけるアドレス切換制御信号Ｖおよび切換制御信
号Ｐの切換えにより、Ｆ−Ｇの各結線を通して、外部出
力として、端子Ｃに出力される。
通常の動作状態では、第２図に示すように、外部から
与えられた信号は全てコントロールロジック部３に入力
され、コントロールロジック部３を介して、メモリーへ
信号が入力され、また、メモリーから出力される信号は
全てコントロールロジックを介して外部へ出力される。
与えられた信号は全てコントロールロジック部３に入力
され、コントロールロジック部３を介して、メモリーへ
信号が入力され、また、メモリーから出力される信号は
全てコントロールロジックを介して外部へ出力される。
以上のように本実施例によればコントロールロジック
部の機能検査を行なうテストパターンを第１メモリーに
書き込み、コントロールロジック部の入力信号の信号数
分、一度に同メモリーからコントロールロジック部に与
えることにより、メモリーテスト装置でのコントロール
ロジック部へのテストパターンの入力が実現し、更にコ
ントロールロジック部からの出力をメモリーへ書き込
み、メモリーから外部へ出力させることにより、メモリ
ーテスト装置での出力結果のコンパレートが実現でき
る。
部の機能検査を行なうテストパターンを第１メモリーに
書き込み、コントロールロジック部の入力信号の信号数
分、一度に同メモリーからコントロールロジック部に与
えることにより、メモリーテスト装置でのコントロール
ロジック部へのテストパターンの入力が実現し、更にコ
ントロールロジック部からの出力をメモリーへ書き込
み、メモリーから外部へ出力させることにより、メモリ
ーテスト装置での出力結果のコンパレートが実現でき
る。
発明の効果 本発明によれば、被検査半導体集積回路装置の外部よ
り与えられるテストパターンを書き込む第１メモリーと
この第１メモリーのデータを、機能検査用コントロール
ロジックの入力に与える手段と、このコントロールロジ
ックの出力結果を書き込む第２メモリーと、同第２メモ
リーのデータを外部へ出力する手段とを有することによ
り、コントロールロジック部とメモリー部とを一チップ
化した半導体集積回路装置における内部の上記コントロ
ールロジック部の機能検査がメモリーテスト装置ででき
るという優れたテスト回路を実現することが可能であ
る。
り与えられるテストパターンを書き込む第１メモリーと
この第１メモリーのデータを、機能検査用コントロール
ロジックの入力に与える手段と、このコントロールロジ
ックの出力結果を書き込む第２メモリーと、同第２メモ
リーのデータを外部へ出力する手段とを有することによ
り、コントロールロジック部とメモリー部とを一チップ
化した半導体集積回路装置における内部の上記コントロ
ールロジック部の機能検査がメモリーテスト装置ででき
るという優れたテスト回路を実現することが可能であ
る。
第１図は本発明の一実施例テスト回路の構成ブロック
図、第２図は同実施例回路の詳細な回路構成図である。 １……第１メモリー、２……第２メモリー、３……コン
トロールロジック部。
図、第２図は同実施例回路の詳細な回路構成図である。 １……第１メモリー、２……第２メモリー、３……コン
トロールロジック部。
Claims (1)
- 【請求項１】メモリー部とコントロールロジック部とを
有し、通常動作状態では外部から与えられた信号が前記
コントロールロジック部を介して前記メモリー部へ入力
され、前記メモリー部から出力される信号が前記コント
ロールロジック部を介して外部へ出力されるよう構成さ
れた半導体集積回路において、テスト時において、前記
メモリー部内に第１メモリー領域と第２メモリー領域を
設定し、外部から与えられた信号を前記コントロールロ
ジック部を介さずに直接前記第１メモリー領域にテスト
パターンデータとして入力し、前記テストパターンデー
タを前記第１メモリー領域から前記コントロールロジッ
ク部に与え、前記コントロールロジック部からの出力を
前記第２メモリー領域に書き込み、前記第２メモリー領
域に書き込まれたデータを前記コントロールロジック部
を介さずに直接外部へ出力する手段をそなえたことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151909A JP2608956B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151909A JP2608956B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0317577A JPH0317577A (ja) | 1991-01-25 |
| JP2608956B2 true JP2608956B2 (ja) | 1997-05-14 |
Family
ID=15528846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151909A Expired - Fee Related JP2608956B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608956B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011077624A1 (ja) * | 2009-12-21 | 2011-06-30 | パナソニック株式会社 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4697501B2 (ja) * | 2000-07-25 | 2011-06-08 | ミネベア株式会社 | 整流翼 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789155A (en) * | 1980-11-25 | 1982-06-03 | Nec Corp | Integrated logical operation circuit |
| JPS6314445A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | 集積回路 |
| JP2508427B2 (ja) * | 1986-09-11 | 1996-06-19 | ソニー株式会社 | Ｉｃ回路 |
| JPH0693004B2 (ja) * | 1986-12-17 | 1994-11-16 | 株式会社ピーエフユー | 集積回路試験方式 |
-
1989
- 1989-06-14 JP JP1151909A patent/JP2608956B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011077624A1 (ja) * | 2009-12-21 | 2011-06-30 | パナソニック株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317577A (ja) | 1991-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |