JPS6011943A - テストプログラム検証方式 - Google Patents
テストプログラム検証方式Info
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- JPS6011943A JPS6011943A JP58119256A JP11925683A JPS6011943A JP S6011943 A JPS6011943 A JP S6011943A JP 58119256 A JP58119256 A JP 58119256A JP 11925683 A JP11925683 A JP 11925683A JP S6011943 A JPS6011943 A JP S6011943A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
- G06F11/3676—Test management for coverage analysis
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
マイクロプログラム制御のデータ処理装置において、テ
ストプログラムによアて読み出される制御語を見てテス
トプログラムの完成度を検証する方式に関す。
ストプログラムによアて読み出される制御語を見てテス
トプログラムの完成度を検証する方式に関す。
（ｂｌ 技術の背景
マイクロプログラム制御のデータ処理装置をテストプロ
グラムで検証する場合、該テストプログラムによって何
処迄検証できたかを判定することは、極めて困難なこと
である。
グラムで検証する場合、該テストプログラムによって何
処迄検証できたかを判定することは、極めて困難なこと
である。
そこで、テストプログラムを流すことによって、データ
処理装置内で使われている制御語の総てが読み出された
かどうかを調べることによって、テストプログラムの検
証率の向上を図る方法が考えられる。即ち、若し総ての
ナストプログラムを実行した段階において、データ処理
装置内で使用されていながら、未だ読み出されていない
制御語が有るとすれば、そのテストプログラムは完全な
テストプログラムでないという判断にもとづくものであ
る。
処理装置内で使われている制御語の総てが読み出された
かどうかを調べることによって、テストプログラムの検
証率の向上を図る方法が考えられる。即ち、若し総ての
ナストプログラムを実行した段階において、データ処理
装置内で使用されていながら、未だ読み出されていない
制御語が有るとすれば、そのテストプログラムは完全な
テストプログラムでないという判断にもとづくものであ
る。
その場合、未だ読み出されていない制御語が読み出され
るように、テストプログラムの改良、テスト項目の追加
等を行うことによって、テストプログラムの検証率を向
上させることになる。
るように、テストプログラムの改良、テスト項目の追加
等を行うことによって、テストプログラムの検証率を向
上させることになる。
一方、ヒストリーメモリ機能は、データ処理装置内にラ
ンダムアクセスメモリ （ヒストリーメモリ）を設け、
特定のコントロールフリップフロップとか、命令のアド
レスレジスタを、例えば３２〜６４ビット程度にまとめ
て、固定的に指定し、データ処理装置内のクロック信号
、或いは命令の終了信号等によって、常時その時の論理
値を、上記ヒストリーメモリに連続的に蓄積しておき、
障害発生時、或いはデバッグ時に、該ヒストリーメモリ
へのデータ蓄積を停止し、その時にＦ［されているヒス
トリーデータを外部装置、例えばサービスプロセッサー
から読み取り、該サービスプロセッサーで読み取ったデ
ータを編集して、ディスプレイ上に表示するものであり
、本発明はこのヒストリーメモリ機能がクロック速度で
特定のデータをヒストリーメモリに蓄積することに着目
して、テストプログラム実行時の制御語の読み出し状況
（即ち、アドレス分布）を、高速に、且つ自動的に該ヒ
ストリーメモリに格納して調べようとするものである。
ンダムアクセスメモリ （ヒストリーメモリ）を設け、
特定のコントロールフリップフロップとか、命令のアド
レスレジスタを、例えば３２〜６４ビット程度にまとめ
て、固定的に指定し、データ処理装置内のクロック信号
、或いは命令の終了信号等によって、常時その時の論理
値を、上記ヒストリーメモリに連続的に蓄積しておき、
障害発生時、或いはデバッグ時に、該ヒストリーメモリ
へのデータ蓄積を停止し、その時にＦ［されているヒス
トリーデータを外部装置、例えばサービスプロセッサー
から読み取り、該サービスプロセッサーで読み取ったデ
ータを編集して、ディスプレイ上に表示するものであり
、本発明はこのヒストリーメモリ機能がクロック速度で
特定のデータをヒストリーメモリに蓄積することに着目
して、テストプログラム実行時の制御語の読み出し状況
（即ち、アドレス分布）を、高速に、且つ自動的に該ヒ
ストリーメモリに格納して調べようとするものである。
（Ｃ１従来技術と問題点
マイクロプログラム・制御のデータ処理装置において、
従来とられていたナストプロゲラＪ１の検証方法は、テ
ストプログラムの実行によ−っ”ζ、制御記憶部から読
み出された制御語をラフ１ウエアによって読み取り、該
制御語のフラグビ、１〜に“。
従来とられていたナストプロゲラＪ１の検証方法は、テ
ストプログラムの実行によ−っ”ζ、制御記憶部から読
み出された制御語をラフ１ウエアによって読み取り、該
制御語のフラグビ、１〜に“。
１”を立てるようにして、該データ処理装置が使用して
いる制御語の総てのフラグヒツトか“ｌ”になっている
かどうかを見ることによって、該テストプログラムの完
成度をチェックする方法であった。
いる制御語の総てのフラグヒツトか“ｌ”になっている
かどうかを見ることによって、該テストプログラムの完
成度をチェックする方法であった。
この方法では、対象とするデータ処理装置の機種に対応
して、ナストプログラムを検証する為の上記ラフｌ−ウ
ェアを作成する必要があり、その開発期間が多くなる問
題があった。
して、ナストプログラムを検証する為の上記ラフｌ−ウ
ェアを作成する必要があり、その開発期間が多くなる問
題があった。
（ｄｌ 発明の目的
本発明は上記従来の欠点にｍｅ７Ｊ、元々データ処理装
置に備わっているヒストリーメモリ機能を用いて、テス
トプログラムの実行に伴う制御語の読み出し結果を蓄積
することによって、テストプログラムの完成度を検証す
る方法を提供することを目的とするものである。
置に備わっているヒストリーメモリ機能を用いて、テス
トプログラムの実行に伴う制御語の読み出し結果を蓄積
することによって、テストプログラムの完成度を検証す
る方法を提供することを目的とするものである。
（ｅｌ 発明の構成
そしてこの目的は、本発明によればマイクロプログラム
を格納している制御記憶部と、該制御記憶部をアクセス
するアドレスレジスタと、該制御記憶部から読み出した
制御語を保持する制御記憶データレジスタと、ヒストリ
ー情報を記録するヒストリー記憶部と、該ヒストり一記
憶部をアクセスするヒストリーアドレスレジスタと、該
ヒストリー記憶部への書き込みデータを保持するヒス］
・リー書き込みデータレジスタとを備えたデータ処理装
置において、テストプログラムにより読み出された上記
制御語のアドレスを１対１対応で、該ヒストり一記憶部
に書き込むように制御する制御語検証装置を設ける方法
を提供することによって達成され、データ処理装置の少
なくとも制御記憶のサイクルタイムで、制御語の読み出
しチェ・ツクができるので、ナストプログラムの検証を
高速にできる利点がある。
を格納している制御記憶部と、該制御記憶部をアクセス
するアドレスレジスタと、該制御記憶部から読み出した
制御語を保持する制御記憶データレジスタと、ヒストリ
ー情報を記録するヒストリー記憶部と、該ヒストり一記
憶部をアクセスするヒストリーアドレスレジスタと、該
ヒストリー記憶部への書き込みデータを保持するヒス］
・リー書き込みデータレジスタとを備えたデータ処理装
置において、テストプログラムにより読み出された上記
制御語のアドレスを１対１対応で、該ヒストり一記憶部
に書き込むように制御する制御語検証装置を設ける方法
を提供することによって達成され、データ処理装置の少
なくとも制御記憶のサイクルタイムで、制御語の読み出
しチェ・ツクができるので、ナストプログラムの検証を
高速にできる利点がある。
（ｆｌ 発明の実施例
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブ１ｍ＋ ７り図示した図
であり、第２図は本発明を実施した場合のヒストソーメ
モリのデータ内容を説明する図である。
であり、第２図は本発明を実施した場合のヒストソーメ
モリのデータ内容を説明する図である。
第１図において、１は制御語１ａ部（Ｃ５） 、 ２は
制御記憶アドレスレジスタ（Ｃ５ＡＩυ、３は制御記ｊ
ｌｊチー ）；’ レジスタ（Ｃ５ＤＲ） 、 ４はヒ
ス１リ−記１ａｓ （Ｉｔｓ） 、 ５はヒストリー記
憶部ア１ルスレシスタ（ＩＩＩｓＡＲ） ＋ ６ ハヒ
ス） ’Ｊ −記１．！、ＲＢ書キ込ミレジスタ（ＩＩ
Ｉ Ｓ讐Ｒ）、７はマルチプレクサ−（Ｍ ｒ” Ｘ
）でヒストリー情報を取り出すか５本発明の検証情報を
取り出すかを切り替える機能を有する。８〜１３が本発
明に関連する論理回路である。そして８はヒストリーア
ドレス切り替え回路で、ヒストリーアドレスか、制御語
１、ａアドレスのいずれかを選択し、ヒストリー記憶部
アｌルスレジスタ （１１１ＳＡＲ） ５にストアする
ように制御される。９はヒストり一部き込みデータ切り
替え回路で、ヒストリー情報か、制御記憶アドレスをデ
コードしたデータのいずれかを選択し、ヒストリー記憶
部書き込みレジスタ（ＩＩＩＳＷＩ？ ） Ｇにストア
するように制御される。１０は制御記憶アドレスレジス
タ（Ｃ３ＡＲ）２のＴ位ビットをデコードしているデコ
ーダで、現状のヒストリー記憶部を用いて本発明を実施
する場合に必要となるものである。１１はデコーダＩＯ
の出力をストアするレジスタ（Ｃ５ＡＲＩ ） 、 １
２は制御記憶アドレスレジスタ（Ｃ３ＡＩＩ） ２の上
位ビットをストアするレジスタ（Ｃ３ＡＲ２） 、 １
３は本発明に関連する上記８〜１０を制御する制御語検
証装置である。
制御記憶アドレスレジスタ（Ｃ５ＡＩυ、３は制御記ｊ
ｌｊチー ）；’ レジスタ（Ｃ５ＤＲ） 、 ４はヒ
ス１リ−記１ａｓ （Ｉｔｓ） 、 ５はヒストリー記
憶部ア１ルスレシスタ（ＩＩＩｓＡＲ） ＋ ６ ハヒ
ス） ’Ｊ −記１．！、ＲＢ書キ込ミレジスタ（ＩＩ
Ｉ Ｓ讐Ｒ）、７はマルチプレクサ−（Ｍ ｒ” Ｘ
）でヒストリー情報を取り出すか５本発明の検証情報を
取り出すかを切り替える機能を有する。８〜１３が本発
明に関連する論理回路である。そして８はヒストリーア
ドレス切り替え回路で、ヒストリーアドレスか、制御語
１、ａアドレスのいずれかを選択し、ヒストリー記憶部
アｌルスレジスタ （１１１ＳＡＲ） ５にストアする
ように制御される。９はヒストり一部き込みデータ切り
替え回路で、ヒストリー情報か、制御記憶アドレスをデ
コードしたデータのいずれかを選択し、ヒストリー記憶
部書き込みレジスタ（ＩＩＩＳＷＩ？ ） Ｇにストア
するように制御される。１０は制御記憶アドレスレジス
タ（Ｃ３ＡＲ）２のＴ位ビットをデコードしているデコ
ーダで、現状のヒストリー記憶部を用いて本発明を実施
する場合に必要となるものである。１１はデコーダＩＯ
の出力をストアするレジスタ（Ｃ５ＡＲＩ ） 、 １
２は制御記憶アドレスレジスタ（Ｃ３ＡＩＩ） ２の上
位ビットをストアするレジスタ（Ｃ３ＡＲ２） 、 １
３は本発明に関連する上記８〜１０を制御する制御語検
証装置である。
先ず、制御記憶関連の動作について説明する。
命令の操作部が制御記憶アドレスレジスタ（ＣＳＡＲ）
２に七ノｌ−され、このアドレスに従って制御記１、α
部（ＣＳ） １がアクセスされると、該命令の実行に必
要な制御語が順次読め出され、制御記憶データレジスタ
（Ｃ３ＤＲ）にセントされて、当該演算が実行される。
２に七ノｌ−され、このアドレスに従って制御記１、α
部（ＣＳ） １がアクセスされると、該命令の実行に必
要な制御語が順次読め出され、制御記憶データレジスタ
（Ｃ３ＤＲ）にセントされて、当該演算が実行される。
一つの命令の実行に必要な制御語の総てを読み出す為に
、制御記憶データレジスタ（Ｃ３ＤＲ） ３の一部（Ｄ
で示す次の制御記憶アドレス）が制御記憶アドレスレジ
スタ（Ｃ３ＡＲ） ２にセットされるように動作する。
、制御記憶データレジスタ（Ｃ３ＤＲ） ３の一部（Ｄ
で示す次の制御記憶アドレス）が制御記憶アドレスレジ
スタ（Ｃ３ＡＲ） ２にセットされるように動作する。
ヒストリー記憶部（Ｉｔｓ） ４に関しては、通ｔπは
ヒストリーアドレスがヒストリーアドレス切り替え回路
８を通して、ヒストリー記憶部アドレスレジスタ（ＩＩ
ＩｓＡＲ） ５にセントされ、その時のヒストリー情報
がヒストリー書き込めデータ切り替え回路９を通して、
ヒストリル記憶部書き込みレジスタ（旧ＳＷＲ） ６に
セットされ、ヒストリー記憶部（Ｉｔｓ） ４がアクセ
スされて、ヒストり一記憶部アドレスレジスタ（ＩＩＩ
ｓＡＲ） ５の示ずアドレスにヒストリー記憶部書き込
みレジスタ（ＩＩＩｓＷＲ） ６が示すデータが蓄積さ
れる。この動作をクロック速度で繰り返すことにより、
ヒストリーデータが時系列データとして、ヒストり一記
憶部（ＩＩｓ） ４に記憶される。
ヒストリーアドレスがヒストリーアドレス切り替え回路
８を通して、ヒストリー記憶部アドレスレジスタ（ＩＩ
ＩｓＡＲ） ５にセントされ、その時のヒストリー情報
がヒストリー書き込めデータ切り替え回路９を通して、
ヒストリル記憶部書き込みレジスタ（旧ＳＷＲ） ６に
セットされ、ヒストリー記憶部（Ｉｔｓ） ４がアクセ
スされて、ヒストり一記憶部アドレスレジスタ（ＩＩＩ
ｓＡＲ） ５の示ずアドレスにヒストリー記憶部書き込
みレジスタ（ＩＩＩｓＷＲ） ６が示すデータが蓄積さ
れる。この動作をクロック速度で繰り返すことにより、
ヒストリーデータが時系列データとして、ヒストり一記
憶部（ＩＩｓ） ４に記憶される。
本発明は、テストプログラムを実行することによって、
必要となる制御記１、ａのアドレスの総てをヒストリー
記憶部（Ｈ３） ４に蓄積することによって、テストプ
ログラムの完成度を検証しようとするものである。
必要となる制御記１、ａのアドレスの総てをヒストリー
記憶部（Ｈ３） ４に蓄積することによって、テストプ
ログラムの完成度を検証しようとするものである。
その為に、本実施例では制御記憶アドレスレジスタ（Ｃ
５ＡＲ） ２の３〜１０ビツト目迄がレジスタ（Ｃ３Ａ
Ｒ２） １２にセットされ、制御語検証装置１３からの
制御信号によって、ヒストリーアドレス切り替え回路８
をレジスタ（Ｃ５ＡＲ２） １２に切り替えてヒストリ
ー記憶部アドレスレジスタ（ＨＩＳＡＲ） ５にセット
する。上記制御記憶アドレスレジスタ（Ｃ３ＡＲ） ２
の３〜１０ビツトのデータは、本データ処理装置のヒス
トリー記憶部（ＩＩｓ） ４のアドレス容量に合わせて
選んだものである。
５ＡＲ） ２の３〜１０ビツト目迄がレジスタ（Ｃ３Ａ
Ｒ２） １２にセットされ、制御語検証装置１３からの
制御信号によって、ヒストリーアドレス切り替え回路８
をレジスタ（Ｃ５ＡＲ２） １２に切り替えてヒストリ
ー記憶部アドレスレジスタ（ＨＩＳＡＲ） ５にセット
する。上記制御記憶アドレスレジスタ（Ｃ３ＡＲ） ２
の３〜１０ビツトのデータは、本データ処理装置のヒス
トリー記憶部（ＩＩｓ） ４のアドレス容量に合わせて
選んだものである。
従って、テストプログラムが実行されることによって、
制御記憶部（ＣＳ） １のアドレス３〜１０ビツトの総
てがアクセスされると、ヒストリー記憶部（ＩＩｓ）
４の総てのアドレスがアクセスされることになる。
制御記憶部（ＣＳ） １のアドレス３〜１０ビツトの総
てがアクセスされると、ヒストリー記憶部（ＩＩｓ）
４の総てのアドレスがアクセスされることになる。
この時、該ヒストリー記憶部（Ｉｔｓ） ４への書き込
めデータとして、制御記憶アドレスレジスタ（Ｃ５ＡＲ
） ２の０〜２の３ビツトをデコーダ１ｏでデコードし
て、第２図に示されるようなデータを用いる。このよう
なデータをレジスタ（Ｃ３Ａｌ？ｌ ） １１にセント
し、制御語検証装置１３がらの制御信号によって、ヒス
トリー書き込みデータ切り替え回路９を制御して、ヒス
トリー記１．ａ部着き込めレジスタ（ＩＩＩｓＷＲ）６
にセントし、ヒストリー記１σ部（１１ｓ）４に、前述
のヒストリー記１．ａ部ア１′シ・スレジスタ（ＩＩＩ
ｓＡＲ） ５のアドレスに文Ｊ応して蓄Ｉｆｆするよう
にする。
めデータとして、制御記憶アドレスレジスタ（Ｃ５ＡＲ
） ２の０〜２の３ビツトをデコーダ１ｏでデコードし
て、第２図に示されるようなデータを用いる。このよう
なデータをレジスタ（Ｃ３Ａｌ？ｌ ） １１にセント
し、制御語検証装置１３がらの制御信号によって、ヒス
トリー書き込みデータ切り替え回路９を制御して、ヒス
トリー記１．ａ部着き込めレジスタ（ＩＩＩｓＷＲ）６
にセントし、ヒストリー記１σ部（１１ｓ）４に、前述
のヒストリー記１．ａ部ア１′シ・スレジスタ（ＩＩＩ
ｓＡＲ） ５のアドレスに文Ｊ応して蓄Ｉｆｆするよう
にする。
この結果、テストプログラムを実行するごとによって、
制御記憶アドレスレジスタ（Ｃ３ＡＲ） ２が示す、制
御記憶部（ＣＳ） １の総てのア１ζルスが読み出され
、その３〜１０ビット目迄のデータが示すヒストリー記
憶部（Ｉｔｓ） ４のアト゛レスに刻し乙少なくともＯ
〜７ビソＩ・迄が論理” ｌ”となるデータが蓄積され
ることになる。若し、制御記↑、０部（ＣＳ） １の全
アドレスが使用されていたとすると、ヒストリー記憶部
（Ｉｔｓ） ４の全アドレスに対して０〜７ビツトに論
理“１”が書き込まれるごとになる。
制御記憶アドレスレジスタ（Ｃ３ＡＲ） ２が示す、制
御記憶部（ＣＳ） １の総てのア１ζルスが読み出され
、その３〜１０ビット目迄のデータが示すヒストリー記
憶部（Ｉｔｓ） ４のアト゛レスに刻し乙少なくともＯ
〜７ビソＩ・迄が論理” ｌ”となるデータが蓄積され
ることになる。若し、制御記↑、０部（ＣＳ） １の全
アドレスが使用されていたとすると、ヒストリー記憶部
（Ｉｔｓ） ４の全アドレスに対して０〜７ビツトに論
理“１”が書き込まれるごとになる。
この蓄積データをマルチプレクサ−（ＭＰＸ ） ７を
通して、外部装置、例えばサービスプロセツサ−に読み
出し、解析することによζ、該テストプログラムの完成
度を検証することができる。即ち、該データ処理装置が
使用している制御記憶アドレスに対して、論理“１”と
なっていないアドレスがあれば、該テストプログラムで
は未だテストしていない制御語が有ることになるので、
該制御語を使用するテストプログラムを追加する等の処
置が必要となる。
通して、外部装置、例えばサービスプロセツサ−に読み
出し、解析することによζ、該テストプログラムの完成
度を検証することができる。即ち、該データ処理装置が
使用している制御記憶アドレスに対して、論理“１”と
なっていないアドレスがあれば、該テストプログラムで
は未だテストしていない制御語が有ることになるので、
該制御語を使用するテストプログラムを追加する等の処
置が必要となる。
尚、本実施例においては、ヒストリー記憶部（１１Ｓ）
のアドレス容量に対し°ζ、制御記憶部（Ｃ５）のアド
レス容量が大きかった為、制御記憶アドレスレジスタ（
Ｃ３ＡＲ）の一部（本実施例では０〜２の３ビツト）を
デコードして、該アドレスがヒストリー記憶部（Ｉｔｓ
）の１ビツトに対応するようにしたが、この方法に限定
する必要のないことは云う迄もなく、テストプログラム
を実行して読み出された制御記憶アドレスに１対１対応
でヒストリ−記憶部に、例えば論理“１”を書き込むこ
とができれば良い。
のアドレス容量に対し°ζ、制御記憶部（Ｃ５）のアド
レス容量が大きかった為、制御記憶アドレスレジスタ（
Ｃ３ＡＲ）の一部（本実施例では０〜２の３ビツト）を
デコードして、該アドレスがヒストリー記憶部（Ｉｔｓ
）の１ビツトに対応するようにしたが、この方法に限定
する必要のないことは云う迄もなく、テストプログラム
を実行して読み出された制御記憶アドレスに１対１対応
でヒストリ−記憶部に、例えば論理“１”を書き込むこ
とができれば良い。
ｆｇ＋ 発明の効果
以上詳細に説明したように、本発明によれば、テストプ
ログラムを流すことによっ゛ζアクセスされた制御記憶
アドレスレジスタ（Ｃ３ＡＩ？）の内容の一部をヒスト
リー記憶部（Ｉｔｓ）のアドレスとし、残りをデータと
して、ヒストリー記１．ａ部（Ｉｔｓ）をアクセスする
ことにより、該データ処理装置が動作するのに必要な制
御語の総てを、ヒストリー記↑、ａ部（Ｉｔｓ）に蓄積
することができるので、該ヒストリー記憶部（Ｉｔｓ）
の内容を解析するごとにより、テストプログラムの検証
を、容易にｌ十つｉｌ’ｌｉ速に行うことができる効果
がある。
ログラムを流すことによっ゛ζアクセスされた制御記憶
アドレスレジスタ（Ｃ３ＡＩ？）の内容の一部をヒスト
リー記憶部（Ｉｔｓ）のアドレスとし、残りをデータと
して、ヒストリー記１．ａ部（Ｉｔｓ）をアクセスする
ことにより、該データ処理装置が動作するのに必要な制
御語の総てを、ヒストリー記↑、ａ部（Ｉｔｓ）に蓄積
することができるので、該ヒストリー記憶部（Ｉｔｓ）
の内容を解析するごとにより、テストプログラムの検証
を、容易にｌ十つｉｌ’ｌｉ速に行うことができる効果
がある。
第１図は本発明の一実施例をブに１ツク図で示した図、
第２図は本発明を実施した場合のヒストリー記憶部のデ
ータ内容を説明する図である。 図面において、１は制御記憶部（Ｃ３） 、 ２は制御
記憶アドレスレジスタ（ＣＳ八へυ、４はヒスＩ−リー
記憶部（Ｉｔｓ） 、 ５はヒストり一記憶部アドレス
レジスタ（ＩＩＩＳＡＲ） 、 ６はヒストリー記憶部
書き込みレジスタ（ＩＩＩｓＷＩ？ ） 、 ８はヒス
Ｉ−リーアドレス切り替え回路、９ばヒストリー書き込
みデータ切り替え回路、１０はデコーダ、１３は制御語
検証装置をそれぞれ示す。
第２図は本発明を実施した場合のヒストリー記憶部のデ
ータ内容を説明する図である。 図面において、１は制御記憶部（Ｃ３） 、 ２は制御
記憶アドレスレジスタ（ＣＳ八へυ、４はヒスＩ−リー
記憶部（Ｉｔｓ） 、 ５はヒストり一記憶部アドレス
レジスタ（ＩＩＩＳＡＲ） 、 ６はヒストリー記憶部
書き込みレジスタ（ＩＩＩｓＷＩ？ ） 、 ８はヒス
Ｉ−リーアドレス切り替え回路、９ばヒストリー書き込
みデータ切り替え回路、１０はデコーダ、１３は制御語
検証装置をそれぞれ示す。
Claims (1)
- マイクロプログラムを格納している制御記憶部と、該制
御記憶部をアクセスするアドレスレジスタと、該制御記
憶部から読み出した制御語を保持する制御記憶データレ
ジスタと、ヒストリー情報を記録するヒストリー記憶部
と、該ヒストリー記憶部をアクセスするヒストリーアド
レスレジスタと、該ヒストリー記憶部への書き込みデー
タを保持するヒストリー書き込みデータレジスタとを備
えたデータ処理装置において、テストプログラムにより
読み出された上記制御語のアドレスを１対１対応で、該
ヒストリー記憶部に書き込むように制御する制御語検証
装置を設けたことを特徴とするテストプログラム検証方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119256A JPS6011943A (ja) | 1983-06-30 | 1983-06-30 | テストプログラム検証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119256A JPS6011943A (ja) | 1983-06-30 | 1983-06-30 | テストプログラム検証方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6011943A true JPS6011943A (ja) | 1985-01-22 |
Family
ID=14756821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119256A Pending JPS6011943A (ja) | 1983-06-30 | 1983-06-30 | テストプログラム検証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011943A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231433A (ja) * | 1985-08-03 | 1987-02-10 | Nec Corp | マイクロプログラムの不走行ステツプ検出装置 |
| JPS62290944A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | マイクロプログラム評価方式 |
| JPH01120645A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | 情報処理装置 |
| JPH01140249A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 情報処理装置 |
-
1983
- 1983-06-30 JP JP58119256A patent/JPS6011943A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231433A (ja) * | 1985-08-03 | 1987-02-10 | Nec Corp | マイクロプログラムの不走行ステツプ検出装置 |
| JPS62290944A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | マイクロプログラム評価方式 |
| JPH01120645A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | 情報処理装置 |
| JPH01140249A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 情報処理装置 |
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