JPH02201550A - 被テストユニットの検証のための方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、−射的にはマイクロプロセッサベースの電
子システムのテストおよび障害追跡に関し、かつより特
定的には、メモリエミュレーション技術を用いるマイク
ロプロセッサベースの電子システムの核のテストおよび
障害追跡に関する。

発明の背景 消費占用および産業用製品の両方における複雑なマイク
ロプロセッサベースシステムの幅広い利用とともに、回
路の、特にそのようなシステムの咳の、故障テストおよ
び診断の自動化が極めて望ましくなった。そのようなシ
ステムのｔ亥は、マイクロプロセッサ（μＰ）それ自身
、およびマイクロプロセッサか正確に機能するためにｉ
Ｅ　６Ｍに＋［１，７ＪＴ。

作用することか必要である関連のエレメント、具体的に
はメモリ、クロック、アドレスバスおよびデータバスに
関連するということが当該技術においてよく理解されて
いる。テスト装置によって核のエレメントがエミュレー
ト（ｅｍｕｌａｔｅ）される、いわゆるエミュレーティ
ブテスタが機能テストに関して一般的となったが、それ
はそれらが、核が最小にさえ動作しない場合でも核の詳
細な診断を可能とするからである。

エミュレーティブテスタの１つの型は、ケイ・ニス・パ
ースカー（Ｋ、Ｓ、Ｂｈａｓｋａｒ）などに発行されか
つジョン・フルーグ・マニュファクチャリング・カンパ
ニー・インコーホレーテッド（Ｊｏｈｎ　　Ｆｌｕｋｅ
　　Ｍｆｇ、　　Ｃｏ、。

Ｉｎｃ、）に譲渡された、米国特許４，４５５゜６５４
において説明されたテスタによって例示される、マイク
ロプロセッサエミュレータである。

そのシステムにおいては、ＵＵＴ　　μＰを除去しかつ
テストシステムをＵＵＴのμＰソケットを介して接続す
ることによってＵＵＴへの接続がなされる。

別の型のエミュレーティブテスタはＲＯＭ　（またはメ
モリ）エミュレータである。ＲＯＭはＵＵＴデータおよ
びアドレスバスと直接交信し、かつＲＯＭソケットのピ
ン構成は比較的簡単であるのて、ＲＯＭエミュレーショ
ンは望ましいと考えられる。ＲＯＭエミュレータは７１
Ｐのソフトウェア設旧および動作検証における利用につ
いてよく知られているけれども、故障検出および診断の
ためにはごく最近用いられるようになったばかりであり
、なぜならばテスト装置をそれが受取るテスト結果と同
期させるために、典型的には同期信号が１ｊｊ用できな
いからである。１９８８年２月１９１１に出願された、
エム・エイチ・スコツト（Ｍ、　　Ｈ。

５ｃｏｔｔ）などの、米国特許出願第０７／１５８．２
２３号、［マイクロプロセッサベースの電子システムの
テストおよび障害追跡のためのメモリエミュレーション
の方法およびシステムＪ　（ＭＩＥＮＯＲＹ　ＥＭＬＩ
Ｉ、ＡＴＩＯＮ　ＭＥＴ！ＩＯＤ　ＡＮＤ　５ＹＳＴＩ
シＭ　ｒ’ＯＲＴＥＳＴＩＮＧ＾ＮＤ　Ｔｌ？０ＬＩｎ
１．ＥＳＨＯＯＴＩＮＧ　）１１ｃ’ＲＯＰＩ？Ｏｃｌ
’：５Ｓ０１？−ＤＡＳＥＤ　ｌＥＣＴＲ０ＮＩＣ５Ｙ
ＳＴＥ間Ｓ）において、この問題の解決法が開示され、
かつここに引用によって十分に援用される。そのテスト
システムは、μＰベースのメインフレームおよびインク
フェースボッド（ｐ　ｏ　ｄ）を含み、それはまたμＰ
とＵＵＴのメモリソケットとの両方に接続されるμＰベ
ースのシステムを含む。インクフェースボッドは、興味
のあるバスサイクルの間に微細分解能同期信号パルスを
供給するためにＵＵＴ　　μＰに接続される特別な論理
回路を含み、それは先行技術のμＰエミュレーションに
よって提供されるそれと同じぐらい効果的である十分な
障害追跡故障分離を提供し、なぜならばμＰから抽出さ
れた高分解能同期パルスはメモリソケットでアドレスお
よびデータバスからモニタされる信号を分離しかつ評尚
するために、μＰ接続からであるのと同じ容易さで用い
られることができるからである。また、その出願におい
て開示されたように、ＲＯＭエミュレーションはメモリ
エミュレーション（たとえば、いずれのメモリまたはメ
モリの一部のエミュレーション）に−膜化してもよ（、
なぜならばμＰベースのシステムにおける傾向は、ＲＡ
Ｍを増やし、一方ＲＯＭを減らし、さらにＲＡＭで代替
とすることによってＲＯＭを完全に除去することである
からである。

それゆえ、まだ生産されてはいないが、それにもかかイ
〕らず、電子マイクロプロセッサベースシステムアーキ
テクチャにおける現在の傾向に照らして予期できるシス
テムをテストするように、テストシステムが適切に一般
化されなければならない。

異なるテスト手順によって提供される機能性の確実性の
異なる程度を示す用語間の区別を理解することが重要で
あろう。ここで用いられる［検証Ｃｖｅ「１ｒｌｃａｔ
ｌｏｎ）　Ｊという用語は、行なわれるべき後の手順を
ｉｉＪ能とするのに十分である機能性の最小レベルを少
なくとも確かめることを示す。

「保証（または確証、妥当性検査ないし確認）　（ｖａ
　Ｉ　ｉ　ｄａｔ　ｔｏｎ）　Ｊという用語は、もし故
障が見い出されなければ、保証された全体の構成が十分
機能する（ｒｕｎｃＨｏｎａｌ）と考えられてもよいと
いうことを示す。［テスト（ｔｅｓＬ）Ｊという用語は
、すべての存在する故障が見い出されるであろうけれど
も必ずしも分離または識別されない手順を示すために用
いられる。ここで用いられる［診断（ｄｉａｇｒ＋。

５ｉｓ）Ｊは、すべての故障が見い出されかつ識別され
ることを示す。

ポルストラ（Ｐａ　Ｉ　ｓ　ｔ　ｒａ）などによる、同
時係属中の出願、「マイクロプロセッサベースのシステ
ムの診断を自動化するための核テストインタフェースお
よび方法（ＫＥＩ？Ｎ１シ１、Ｔ１ミ５ＴＩＮＧ　ＩＮ
Ｔ［：Ｒ１’ＡＣＥＡＮＤ　ＭＩＥＴｌｌＯＤ　ＦＯＲ
ＡＬｌ’ｒＯＭＡＴＩＮＣＤＩＡＧＮＯ８ＴＩＣ８０１
”　ＭＩＣＩ？ＯＰｌ？０ＣＥＳＳＯＲ−ＢＡＳＩ：Ｄ
　ＳＹＳＴＥＭＳ）Ｊがここに引用により十分に援用さ
れるが、そこに開示されるように、高度に自動化された
テストおよび診断システムおよび方法がメモリエミュレ
ーションを利用して提供された。しかしながら、そのよ
うな命令が実際に必要とされる前にそれらがメモリから
情報をフェッチすることをｉｉＪ能とする命令プリフェ
ッチ論理を用いる現代のマイクロプロセッサ（μＰ）を
用いるシステムのテストにおいて、困難さに出くわした
。この論理は、μＰが命令のフェッチと既にフェッチさ
れた命令の実行とを重ねることを引き起こし、より良い
バスの利用およびより速いプログラム実行速度を可能と
する。

命令プリフェッチ論理がμＰ内で改良された性能をもた
らす一方で、それはそのようなμＰを用いるμＰに基づ
くシステムのテストにおいて困難を引き起こし、なぜな
らば命令およびデータフェッチが予知できないオーダで
インタリーブされるからである。メモリアクセスの正確
なシーケンスはプログラム実行の間に決定され、かつμ
Ｐの実行速度、メモリアクセス時間およびＲＡＭリフレ
ッシュサイクルなどの非ＣＰＵ　トランザクションなど
の多数の要因によって影響されるかもしれない。メモリ
エミュレーションテストは主として所与の刺激へのシス
テムの応答の分析（ａｎａｌｙｓｉｓ）に基づくので、
普通、応答をそれを引き起こす刺激と関連づけ得ること
か必要である。そのとき、明らかに、命令プリフェッチ
論理は、テストに対して、かつそのような特徴を有する
μＰを用いるシステムのテスティングへのテスト装置の
能力の拡張に対して主な障害を提供する。

発明の目的 この発明の目的は、命令プリフェッチ論理を有するμＰ
ベースのシステムの核回路の検証のための方法を提供す
ることである。

この発明の別の目的は、十分なテストおよび診断手順の
一部として、μＰベースのシステムの核の検証のための
装置を提供することである。

この発明のさらなる目的は、核回路の自動検証を可能と
する、μＰベースのメモリエミュレーションテスト装置
のための向上を提供することである。

この発明のなおも別の目的は、命令プリフェッチ論理を
有するμＰを含む核回路の検証を１Ｍ能とするメモリエ
ミュレーションテストの間のメモリアクセスの分析の方
法を提供することである。

発明の開示 この発明は、メモリエミュレーションによってマイクロ
プロセッサベースのシステムの核のデータバスのテスト
および保証のための装置に向けられ、それはメモリアク
セスの分Ｄｒを行なうための装置も含む。

この発明はプリフェッチ論理を含むマイクロプロセッサ
を有する被テストユニット（ａ　ｕｎｌＬ　ｕｎｄｅｒ
　ｔｅｓｔ）の検証のための方法を含み、ユニットの核
回路をテストするためのエミュレーションメモリをＩ是
供するステップと、テストプログラムおよび対応するチ
ェックテーブルをエミュレーションメモリ内にロードす
るステップと、テストプログラムを実行するステップと
、プログラムの実行の間に各メモリアクセスのアドレス
をモニタするステップとを含む。アクセスされる各アド
レスは命令アクセスまたはデータアクセスとして識別さ
れる。各命令アクセスのアドレスが先行の命令アクセス
アドレスよりも大きいかどうか、６データアクセスのア
ドレスが先行のデータアクセスアドレスよりも大きいか
どうか、および各データアクセスのアドレスが最も最近
アクセスされた命令内の特定されたデータの位置に対応
するかどうかが、それから決められ、かつ決定するステ
ップの結果に基づいてプログラムが完ｒしたとき前記核
回路の検証を設定する。

この発明はまたプリフェッチ論理を含むマイクロプロセ
ッサをＨする彼テストユニットの検証のための装置をも
含み、前記披テストユニットの核回路をテストするため
のエミュレーンヨンメモリｆ段と、テストプログラムお
よび対応するチェックテーブルを前記エミュレーション
メモリにロードするための手段と、前記マイクロプロセ
ッサがテストプログラムを実行することを引き起こすた
めの手段とを含む。エミュレーションメモリ手段はプロ
グラムの実行の間に各メモリアクセスのアドレスをモニ
タするための手段を含む。この発明の装置はまた、少な
くとも命令アクセスおよびデータアクセスのうちの１つ
としてアクセスされた各アドレスを識別するための手段
と、谷命令アクセスの各アドレスを先行の命令アクセス
アドレスと、および各データアクセスの各アドレスを先
行のデータアクセスアドレスと比較するための比較１段
と、さらに各データアクセスのアドレスが最も最近アク
セスされた命令内で特定されたデータの位置に対応する
かどうかを決める手段とを含む。

さらなる手段が前記第１および第２の比較手段および前
記法めるための手段に応答して前記核回路の検証を確立
する。

この発明によって提供される分＃斤は、μＰの命令プリ
フェッチ論理の特徴のためにメモリアクセスシーケンス
が１計１され得ないときでも、μＰベースのシステムの
波回路の自動検証を可能とする。

この発明の上記および池の目的は、添付の図面と参照し
てこの発明の以下の詳細な説明から当業名には明らかと
なるであろう。

この発明を実施する最良のモード 概要 この発明の概要として、第１図を参照すると、ＵＵＴ１
４に接続されたテスト装置は、メインフレームプロセッ
サ１０を含み、それはコンパクトなハウジング内に配置
されかつキーボード２０゜プローブ３２およびデイスプ
レィ２２、インクフェースボッド１２、同期モジュール
アダプタ１５０およびＵＵＴ１４のメモリ構成に依存し
て少なくとも１つのメモリモジュール１００（２つが示
される）を含む同期モジュール１５０を含む。メモリモ
ジュール（単数または複数）は多重導体ケーブル９２お
よびＵＵＴメモリソケット７２に対応するプラグによっ
てＯＵＴに接続する。第２図は第１図において示される
システムの相互接続を略図的に示し、複数個のハウジン
グ内の装置の好ましい配列を示す。システムの素子の特
定の明確な表示が、オペレータの便宜のために好ましく
示されるが、示されるよりもより多いまたはより少ない
素子にパッケージされ得ることを理解するべきである。

たとえば、ボッドはメインフレームと同じハウジング内
に全体が含まれｆｌる。第２図において、メモリモジュ
ールはＵＵＴメモリのために電気的に代用され、それは
物理的起き換えかまたはＵＵＴメモリを不能化する下で
の並列接続によってであり、同期モジュールがＵＵＴ回
路内の適所に残されるμＰに接続されることもまた注目
される。

この発明に用いられる方法および装置は、エミュレーシ
ョンメモリによって検出されかつ獲得されたメモリアク
セスを分析しそのようなメモリアクセスのシーケンスが
機能的ｌｌＰと矛盾がないかどうかを決定し、なぜなら
ば機能的μＰさえも同じプログラムの異なる反復」−で
同じ態様でメモリをアクセスしないであろうからである
。こうしてメモリアクセスのシーケンスの「正しい」順
序はないであろう。メモリアクセスの典型的なシーケン
スさえも経験的に決められることはできず、かつμＰの
機能性を決めることは６１５値がないであろつＯ この発明の分析技術は２つの基本的な仮定を作る： １、）　命令はそれが実行される前にフェッチされなく
てはならず、さらに ２、）　　命令フェッチはシーケンシャルな順序でなさ
れるであろう。

これらの仮定の第１のものから、検証のための基■が確
立され、データはそれを要求する命令より先にフェッチ
されないであろう。それゆえ、検証のための別の基準は
、データがシーケンシャルな順序でアクセスされるとい
うことであり、上記の第２の仮定と一致する。

それゆえ、この発明の分析技術は、命令アクセスがシー
ケンシャルな順序であるということ、データアクセスが
シーケンシャルな順序であるということ、およびデータ
アクセスシーケンスが命令アクセスシーケンスと一致す
るということを見るためにチエツクすることとして要約
され得る。これは下記により詳細に説明されるであろう
が、実際問題として、この発明に従えば、非常に簡単な
実現化例、基本的にはメモリアクセスを前のメモリアク
セスまたはデータアクセスとの一致のためにチエツクす
ること、によって達成されるであろうことに注目するこ
とが重要である。もし特定のメモリアクセスがどちらと
も一致しなければ、誤りが報告される。

詳細な説明 上記のこの発明の短い１ｊ１要を念頭に置いて、システ
ムの動作が、この発明を構成する向上部の動作を理解す
るための背景として再検討されるであろう。

テストシステムは、バステストプリミティブ、データ刺
激プリミティブおよびアドレス刺激プリミティブを含む
複数個の新規の手順を含み、それは個々に下記に要約さ
れるであろう。これらのプリミティブの各々はμＰベー
スのシステムの（亥の特定の部分をテストするだめのユ
ーティリティを有し、かつこの発明に従うシーケンスで
１１１用されるとき、これまで利用されてきたよりも、
より速い速度でかつより大きなオペレータの便利さを伴
ってより高い程度の自動化されたテストおよび診断を可
能とする。

バステス！・プリミティブがテスト装置のメインフレー
ム内のプログラムによって実行される。バステストプリ
ミティブの主要機能は、μＰが核内で基本的な読出およ
び書込動作を行なうことができるかどうかを決めること
でありかつ単一の読出しおよび書込みだけで成ることが
できる。もし成功であれば、μＰが少なくともメモリ、
この場合はエミュレーションメモリにアクセスすること
ができ、データバスを介してビットパターンを受取りか
つそのビットパターンをアドレスバス上に置き、そこで
それがボッドによって受取られかつモニタされることか
できるということが知られるであろう。しかしながら、
テスト装置がシグネチャの発生によってデータおよびア
ドレスバスの診断を行なうので、好ましい実施例におい
て、バステストプリミティブは、ブートメモリに対応す
るデータおよびアドレスバスの部分を動作させる（ａＸ
ｃｒｃｉｓｅ）ように設計されたプログラムとして実現
される。単一の動作または動作のシーケンスとして実現
されても、バステストプリミティブがデータおよびアド
レスバスを含む線について、またはこれらの線またはそ
れらの線の一部分上に置かれることができるビットの組
合わせに関してさえも徹底的（ｅｘｌ＋ａｕｓ　Ｌ　ｉ
νｅ）ではなく、かつこうして前進／非前進（ｇｏ／　
ｎｏ　ｇｏ　）テストとして迅速に機能できることが重
要である。

データ刺激プリミティブは、バステストプリミティブよ
りもμＰの動作性のより低いレベルで実現され、特定的
には、）ｔ　Ｐを繰返してリセットすることによってで
あり、その機能はバステストプリミティブの実行に先立
ってテストされているであろう。リセットで、μＰがブ
ートメモリ内の第１の位置にアクセスし、かつそこにス
トアされたビットパターンを検索する。データ刺激はプ
ログラムではないが、しかし各リセットごとにブートメ
モリの第１の位置内のビットパターンを変更することに
よって実行される。この機能はいわゆるベクトル化され
たリセットおよびエグゼキュート・オン・リセット型の
マイクロプロセッサの両方に対して共通であることに注
ｌ］することが重要である。いずれの型のμＰても、メ
モリから検索されたビットパターンがデータバスで通信
されかつアドレスバス上に現われるであろう。リセット
の間に、ブートメモリの第１の位置の初期読出しの間に
同期パルスがｌｔ　Ｐによって発生され、それは同期モ
ジュールによって捕捉され、ボッドへ通信されかつデー
タバス上に現われる信号を評価するために用いられ、そ
れはデータバス線シグネチャを収集するためのブロービ
ング（ｐｒｏｂｉｎｇ）または非ブロービングテストの
いずれかによってである。

後者は、チップ選択線をモニタしながら、ビットパター
ンの徹底的なデータ刺激シーケンスを用いるバステスト
に類似の手順によってなされる。データ刺激シーケンス
は、それが一連の本質的に任意のパターンからなるとい
う意味において徹底的であるが、それらは、それ１こも
かか才）らず、データバスの各線上に特Ｈのシグネチャ
が発生されるであろうように選択される。バステストプ
リミティブの説明でメモリブートスペースに対して言及
されたように、チップ選択線（それはアドレスバス上の
高位ビットの論理関数である）が、ブートスペース位置
を介して循環するときもし１つまたはそれ以上の高位ビ
ットが予期されるようにＯでないときのみ、誤りを反映
し、かつもし１つまたはそれ以上の高位バス線が接地に
連結されていてさえ、前進／非前進テストが通過させら
れるであろう。同じように、予期されるようなチップ選
択信号の存在または不存在が、データ刺激シーケンスを
行なう間に、高位線の１つがラッチされるかどうかを反
映するであろう（たとえば、接地に短絡される）。もし
このテストが通過させられると、データバスの線が別の
データバス線に結ばれた、結線欠陥のみが、残るであろ
う。これはブロービングまたは、好ましくはアドレスバ
スのテストの後に自動診断によって後に診断されること
ができ、それはデータバスの検証によって可能とされた
。

検証（同時係属中のポルストラ（：Ｐｏ１ｓｔｒａ）な
どの出願において開示されるように）、保証（同時係属
中のホワイト（Ｗｈｉｔｅ）などの出願において開示さ
れるように）、データバスのテストまたは診断の後、ア
ドレスバスのテストがデータ刺激プリミティブに対して
と同じ刺激シーケンスを用いて行なイつれてもよい。し
かしながら、これらのビットパターンを用いて読出／書
込命令のプログラムされたシーケンスを行なうこと、お
よびプローブでか、または好ましくは、それからラッチ
されたまたは結ばれた線が推論される分析メモリ内でか
のいずれかでシグネチャを収集することによって、これ
はなされる。上記で指摘されたように、アドレス線の徹
底的なテストが刺激シーケンスにおいて限られた数のビ
ットパターンのみを用いて行なわれてもよい。−旦アド
レスバス線がこうして十分に診断されると、データ線の
十分な診断が可能であろうし、なぜならばデータバス線
上に現われるいかなる欠陥もまたアドレスバス線上に反
映されるであろうからである。アドレスバス線が十分に
診断されたので、気付かれるいかなる障害も特定のバス
へ分離されるであろう。

エグゼキュート・オン・リセットプロセッサに対して、
アドレス刺激プリミティブを行なうだめのプログラムか
１ｉｔ−の命令であり＜、＜＋ることを言及することが
役に立つ。ベクトル化されたリセットプロセッサに対し
て、それは第１の命令のアドレスに対するブート位置ア
ドレスを調べるが、アドレス刺激プリミティブは典型的
には全く命令を必要とせず、所望のビットパターンがリ
セットベクトル位置でエミュレーションメモリ内に単に
置かれる。

全体のシステムおよび方法の状況において上記で要約さ
れたプリミティブの要点を繰返すと、μＰベースのシス
テムの核のテストを行なうことが所望であるとき、エミ
ュレーションメモリが電気的にテストされるべきユニッ
トのメモリの代わりをし、かつ同期モジュールが導体１
４０（第３図）によってμＰのタイミング情報および強
制ピンに接続される。テスト手順が開始されるとき、成
るチエツクがなされて一ド記に詳細に列挙されるであろ
うように、核のエレメントにパワーが供給されることを
確かめる。それからリセットオーバドライブチエツクが
行なわれて、ボッドが実際にμＰのリセットを開始し得
るかどうかが決められ、かつ同期モジュールによってモ
ニタされてリセット線が最初に活性状態になりそれから
非活性状態になるかどうかが決められる。μＰの実際の
リセットはこのステップにおいてチエツクされず、しか
しそうすることができるべきである信号がμＰの適当な
ビンに存在するだけである。

次に、同期モジュールが評価されるμＰのクロック信号
を捕捉する。もしμＰクロック信号がボッドによって受
取られなければ、付加的なチエツクがクロックになされ
て、それが遅いかまたは短緒されたか、および強制線上
の信号のＴ期されない値のためなのかを決める。

この点において、μＰそれ自体上ではテストは行なわれ
なかったが、しかし十分に信号が検証されてそのような
テストが今行なわれてもよいことを決める。これらのテ
ストの最も基本、μＰリセット、かりセット線をオーバ
ドライブしかつアドレスデコーダ８０からのブートメモ
リ位置に対応するチップ選択線上のチップ選択信号を捜
すことによって今なされる。もし成功であれば、ブート
メモリの第１の位置をアクセスするためにアドレスバス
の低位の線上の正しい信号をチエツクする目的のために
μＰが再びリセットされるであろう。

この手順は今、バステストのシーケンス、および上記で
略述されたようにデータおよびアドレス刺激プリミティ
ブのシーケンスを進めるために核の十分な機能性を検証
したであろう。もし今までに行なわれたテストのいずれ
かが欠陥を示せば、μＰからのリセットよりも複雑また
は高いレベルの機能を必要とせずに、特定の核の故障が
明白に示されたであろう。上記で略述されたバステスト
は、それの第１の（かつおそらく唯一の）サイクルにお
いて、核の残余、読出しおよび書込動作を十分にテスト
しかつ診断するために必要な唯一のさらなる機能を検証
するであろう。同期モジュールによって発生された高分
解能同期パルスのために、興味のあるバスサイクルが分
離されることができ、かつバスの評価が線を動作させる
ことを課された刺激パターンに応答して発生されたシグ
ネチャに従って行なわれ得ることもまた考慮されるべき
である。たとえば、ポルストラなどの出願において開示
されたように、１２ビツトパターンのみが、バスを十分
に診断するために各線ごとに独特のシグネチャを発生す
るためにバス内の３２の線を動作させるために刺激プリ
ミティブにおいて必要であるので、テスト速度のかなり
の増加が達成され得る。

この発明に従いかつ再び第３図を参照すると、導体１４
０がリセット線および他の線に接続され、その上でＵＵ
Ｔ　　μＰの動作状態（状態ビン）を反映する信号が現
イ）れるであろう。たとえば、８０３８６プロセツサ上
で、これらの線はＨＯＬＤ。

ＨＬＤＡ　（応答保持）　、ＡＤＳ、ＲＥＡＤＹ、ＣＬ
Ｋ２、およびＲＥＳＥＴ線であろう。これらの信号は線
１４０を介してバッファ１５２によって受取られ、かつ
バスサイクルステートマシン２００への入力としてケー
ブル９０を介してボッドへ伝送されるであろう。バスサ
イクルステートマシン２００はこれらの信号に対してメ
インフレーム１０の制御の下に論理演算を行ない、それ
へ応答して同期信号を発生する同期パルス発生ステート
マシン２０２を制御するための制御信号を発生するであ
ろう。この同期信号はメインフレーム１０へ送られ、そ
れはそこから制御信号を発生し、それは示される、ボッ
ドの様々な部分へ、とりわけアナライザＲＡＭ＆２へ戻
される。

この発明に従って、第４図および第５図を参照すると、
アドレス追跡を分析するための機構が以下のように核回
路の検証を提供する。命令およびデータアドレスが単調
に増加する順序で配列される、第４図のそれのような、
テストプログラムがエミュレーションメモリ内にロード
される。これらのコードは１６進法において与えられる
。命令位置がシーケンス００００．０００３．０００６
および０００９で与えられる。対応するデータ位置は、
それぞれ、０１００．０２００．０４００およびジャン
プ命令０００９である。このプログラムに対応して、チ
ェックテーブルが第５図に示されるように設定される。

チェックテーブル内の各エントリは１つのメモリアクセ
スを説明し、かつ命令アドレス、データアドレスおよび
データサイズを規定し、こうしてデータアクセスおよび
命令の間の依存状態関係を説明し、それはデータアクセ
スが起こることを引き起こす。データアクセスのみがチ
ェックテーブル内のエントリを自゛し、なぜならば命令
フェッチのシーケンスが、プログラムが知られているの
で、検証アルゴリズムによって推論されるからである。

メモリアクセスの実際のアドレストレースが第６図に示
される。μＰがリセットされるとき、位置ｏｏｏｏでの
命令を捜すことによってそれは機能し始めるであろうが
、この例において、それは位置０１００でのデータに対
するロード動作を行なうための命令である。次のサイク
ル上で、それは位置０００１での命令を捜すであろう、
などである。別の命令は位置０００３まで供給されない
（第４図）ので、それはステップ０００２を介して進む
であろう。別の命令が位置０００３で（７：在し、かつ
前にフェッチされた命令が実行されていないので、ステ
ップ３（第６図）は実行がアドレス０１００でのデータ
アクセスの実行によって始まることを引き起こすであろ
う。第６図に示されるように、アドレス０１００でのデ
ータのフェッチはステップ１ないし３のいずれにも適当
であったであろう。ステップ４から始まって、プロセス
が類似の態様で任意の回数だけ繰返される。ステップ１
２において、ジャンプ命令を含むアドレス０００９がア
クセスされる。このジャンプはアドレス０００９に向け
られ、かつ割込まれるまで実行されるであろうループを
形成する。ジャンプの実行は第６図に示されるように次
の２．３の続くステップのいずれでも適当であろう。注
意するべき大事な点は、メモリアクセスが、前にアクセ
スされた命令アドレスまたは前にアクセスされた命令に
よって特定されるアドレスのいずれかに対し適当でなけ
ればならないことである。もしどちらでもなければ、誤
りが報告される。

第７図の全体の流れ図が示され、いくらかより詳細にこ
のシーケンスをたどる。この発明の主要データ構成、チ
ェックテーブル、検証を可能にするための機能がいかに
実行されるべきかを示した。

分析を容易にするために好ましくは維持される他のデー
タ構成は以下のようなものである。

「アクセスシーケンス数」は、アドレスシーケンスのど
のステップが考えられているかを示す変数である。０で
始まって、連続するアドレスが分析されるに従ってそれ
は直線的に増加する。

「命令フェッチポインタ」はチェックテーブル内を指し
かつ命令がフェッチされるに従って増分される。命令フ
ェッチポ・インクによって示されるアドレスおよび続く
アドレスかフェッチされなかったと仮定され、−ｈ゛ポ
インタ先行するアドレスがフェッチされたと仮定する。

「データアクセスポインタ」もまたチェックテーブル内
を指し、かつ同じ態様でシーケンシャルに増分される。

同じ仮定が、それがフェッチされたと仮定されたデータ
アドレスをフェッチされないと仮定されたそれらから分
割するであろうという点を除いて、命令フェッチポイン
タに関して適用される。

「アクセスタイプフラグ」は分υ？のいかなる特定の段
においてもどの型のメモリアクセスが予期されるかを示
す。ｉＩＪ能性があるのは、ｌＮ５Ｔ−命令フェッチ、
ＤＡＴＡ−データアクセスおよびＪ　ＵＭＰ−ジャンプ
によって引き起こされる非シーケンシャルな命令フェッ
チである。これらのフラグのうちの１つまたはそれ以上
が分析の各ステップでセットされる。もしＩ　ＮＳＴお
よびＤＡＴＡの両方がセットされれば、命令またはデー
タフｊ−ツチのいずれかが適当に受入れられるであろう
。

もしｌＮ５Ｔのみがセットされれば、命令フェッチが受
入れられるであろう。ＤＡＴＡおよびＪＵＭＰは決して
同時にセットされない。

「次の命令アドレス」は次の命令フェッチが起こること
を予Ｉ工１１１されるアドレスを特定し、かつｌＮ５Ｔ
フラグがセットされるときのみ用いられる。

「次のデータアドレス」は次の予測されるデータフェッ
チまたはジャンプターゲットのアドレスを特定し、かつ
ＪＵＭＰまたはＤ　Ａ　１”　Ａフラグのいずれかがセ
ットされるとき用いられる。

「次のデータサイズ」はＤＡＴＡフラグがセットされる
ときに用いられ、かつ次のデータアクセスの間にアクセ
スされることをｒ測されるバイトの数を特定する。

第７図に戻ると、検証プロセスの第１ステツプはシステ
ムを初期化することである（７０１）。

第８図から、このステップかフラグをクリアしく８０１
）かつＤＡＴＡ　（８０３）またはＪＵＭＰ　（８０４
）フラグのいずれかをデータサイズ値に応答してリセッ
トする（８０２）ことが理解される。もしＤ　Ａ　ＴＡ
フラグがセットされれば、次の命令アドレスおよび次の
データサイズがチェックテーブルからセットされるであ
ろう（８０５）。

もしＪ　ＵＭＰフラグかセットされれば、次のデータア
ドレスがチェックテーブルからセットされる（８０６）
。これらのチェックテーブルエントリかアクセスされ、
データアクセスポインタ（８０７）および命令フェッチ
ポインタ（８０８）が増分される。

次のステップ（第７図）はアクセスシーケンス数をＯに
セットすることである（７０２）。それから実際のアド
レスかアクセスシーケンス数に等１７いようにセットさ
れる（７０３）。次に、実際のアドレス値が命令フェッ
チであり得るかが決められるであろう（７０４）。第９
図を参照すると、ｌＮ５Ｔフラグがチエツクされる（９
０１）。もしセットでなければ、次の命令は命令であり
得す、かつ第７図の続くステップＣ７０５）が行なわれ
るであろう。もしフラグがセットされれば、実際のアド
レス値が次の命令アドレス値と比較されるであろうしＣ
９０２）、もし等しければ、プロセスはプロセス命令フ
ェッチステップ（第１２図）に分岐し、それは命令フェ
ッチポインタ（１２０１）および次の命令アドレス（１
２０２）を増分し、かつ更新状態手続（第１５図）を行
なう（１２０３）。そうでなければ、プロセスが続き、
ｉＴ能なデータアクセスとしてアクセスを評価する。

第１０図は第９図のそれに類似の手順を示し、第１にＤ
ＡＴＡフラグ（１００１）をかつそれから実際のアドレ
スと次のデータアドレス値の等しいことをチエツクしく
１００２）、おそらく示されるように第１３図に示され
るプロセスデータアクセスへ分岐する。

プロセスデータアクセスステップ（７０８）は次のデー
タアドレス値を増分し、かつ次のデータサイズ値を減分
する（１３０１）。フェッチされたデータは大きな数の
多分隣接するバイトかもしれないので、予測される次の
アドレスは次に高いアドレスにおいてであろうし、一方
データサイズを減分することは第１３図の次のステップ
（１３０２）においてデータフェッチか完了するときを
検出する手段を提１共し、それは次のデータサイズ値を
テストしてそれが０に等しいかどうかを決める。この特
徴はまた、サイズにかかわりなく、データフェッチのた
めのチェックテーブル内の単一のエントリのみを可能と
する。もし次のデータサイズがＯに等しければ（１３０
２）、データアクセスポインタはチェックテーブルにお
いて増分され（１３０３）、状態か１５図において示さ
れるように更新され（１３０４）、かつプロセスか第７
図に示される手順に戻る。もしそうでなければ、データ
フラグを除くすべてのフラグがクリアされ（１３０５）
、なぜならば続くフェッチがより多いデータのものでな
ければならずかつデータフェッチは次のデータサイズを
再び減分しかつ次のデータサイズが０に減じられるまで
ループを繰返すことによって続けられるであろうからで
ある。

もし分岐が起こらなければ、分析は実際のアドレスを評
価して、それが第１１図において示されるジャンプター
ゲットかどうかを決めることによって続く。これは再び
第９図および第１０図に類似であり、第１にＪ　ＵＭＰ
フラグの状態を評価しく１１０１）Ｌかしそれから実際
のアドレスをチエツクしてそれが次のデータアドレス値
に等しいかどうかを決める（１３０２）。ＤＡＴＡおよ
びＪ　ＵＭＰフラグか決して同時にセットされないので
、次のデータアドレスに等しい実際のアドレスか、もし
ＤＡＴＡフラグかセットされていたら（第１０図）デー
タアクセスの処理の結果となったであろうし、かつＪＵ
ＭＰＵＭＰフラグトされていると既に決められているの
で（第１１図）、Ｈ効ジャンプか必然的に特定されかつ
分析が第１４図に示されるように進むであろう。

もし適切なジャンプが識別されれば、それは第１４図に
示されるように処理されるであろう（２０９）。データ
アクセスポインタがチェックテーブル内で進められ（１
４ｏ　１　）かつ次の命令アドレスが次のデータアドレ
スに等しくセットされる（１４０２）。ジャンプが有効
であると決められたのでこれかなされ、実際のアドレス
値は次のデータアドレス値に等しいと決められ、かつジ
ャンプ命令は実際そのアドレスにおいてであろうし、こ
うして分離してそのアドレスをストアする必要性を排除
し、かつジャンプ命令は命令フェッチによってフェッチ
されてもよい（１４（’）３）。

この点において、すべての可能な型のメモリアクセスが
十分に評価され、かつもしアクセスが命令フェッチ、デ
ータフェッチまたはジャンプとして妥当であると考えら
れなければ、故障が第７図に示されるように報告される
に違いない。

上記に示された更新状態手順か第１５図に示される。こ
の手順は命令フェッチ（第１２図）またはデータアクセ
ス（第１３図）の処理で引き起こされるであろう。この
手順は、テストされている特定のμＰのブリフエツチリ
ミッＩ・に関してこれらの動作の完了で正しくフラグお
よびポインタがセットされることを保証する。すべての
フラグが第１にクリアされ（１５０１）かつポインタの
相関的なアドレスが同等のためにチエツクされる（１５
０２）。もしポインタが等しくなければ、次の命令アド
レスがチエツクされて、それが命令フェッチポインタを
越えたプリフェッチリミット内であるかどうかを決める
（１５０３）。いずれの場合も、ｌＮ５Ｔフラグがセッ
トされる（１５０４）。もしプリフェッチリミット内で
はなく、またはｌＮ５Ｔフラグのセツティングの後に、
評価がなされて次の予測されるデータアクセスが次の予
測される命令フェッチに対応するかどうかを決め（１５
０５）、特定的には、それは命令アクセスポインタかデ
ータアクセスポインタよりも大きい（たとえば、チェッ
クテーブルの後のエントリで）かどうかである。そうで
なければ、分析プロセスが続き得る。そうであれば、不
完全なメモリアクセスが示され、かつ次のデータアドレ
スおよびデータサイズがチェックテーブルからリセット
され（１５０６）かつＪＵＭＰ　（１５０９）またはデ
ータ（１５０８）フラグが適当にセットされてプロセス
が続くときアクセスを完了する。

最後に、いかなるプロセスステップ（ｍ１２図ないし第
１４図）の後の分析手順の継続が、分析か完了したかど
うかを決めるためにチエツクしく７１０）かつ、テスト
プログラムが好ましくはジャンプによって始められるル
ープ内で終了するので、オペレータの意志でなされる。

手順終了に先立って、アクセスシーケンス数が増分され
かつプロセスが繰返される（７１１）。

上記で述べられたこの発明の詳細な説明に従って、μＰ
ベースのシステムの該回路の自動検証のための装置およ
び方法か提供され、それはμＰの命令プリフェッチに起
因してそのようなメモリアクセスのＰ想不可能性を十分
に補うメモリアクセスの分析に基づく。この発明によっ
て提供される分析は、予期される型のメモリアクセスの
認識を容易にするためにポインタおよびフラグと共に使
用するためにテストプログラムおよび対応するチェック
テーブルを用いる。

こうしてこの発明の詳細な説明したが、多くの麦化およ
び修正が、この発明の精神および範囲から逸脱すること
なしに、当業青には明らかであろうことが理解されるで
あろう。上記に述べられた詳細な説明は制限ではなく例
として意図され、この発明の範囲は前掲の特許請求の範
囲によってのみ制限される。

【図面の簡単な説明】

第１図はこの発明を組入れるテスト装置の図である。 第２図はこの発明の簡易ブロック図である。 第３図は第２図に示される全体のシステムの詳細ブロッ
ク図である。 第４図はＺ８０　　μＰに対して適合されるこの発明に
従うサンプルテストプログラムを示す図である。 第５図はこの発明に従いかつ第４図のプログラムに対応
する典型的なチェックテーブルを示す図である。 第６図は第４図および第５図のプログラムおよびチェッ
クテーブルの例に従うアドレス追跡を示す図である。 第７図はこの発明に従う全体の流れ図である。 第８図は第７図の初期化ステップの詳細なフロー図であ
る。 第９図は第７図の「実際のアドレスが命令フェッチであ
り得るか」ステップの詳細な流れ図である。 第１０図は第７図の［実際のアドレスがデータアクセス
であり得るか」の詳細な流れ図である。 第１１図は第７図の「実際のアドレスがジャンプターゲ
ットであり得るか」ステップの詳細な流れ図である。 第１２図は第７図の「プロセス命令フェッチ」ステップ
の詳細な流れ図である。 第１３図は第７図の「プロセスデータアクセス」ステッ
プの詳細な流れ図である。 第１４図は第７図の「プロセスジャンプ」ステップの詳
細な流れ図である。 第１５図は第７図の「更新状態」ステップの詳細な流れ
図である。 図において、１０はメインフレームプロセッサであり、
１２はインクフェースボッドであり、２０はキーボード
であり、３２はプローブであり、１５０は同期アダプタ
モジュールであり、１００はメモリモジュールである。 特許出願人　ジョン・フルーク・マニュファクチヤリン
グ・カンパニー・インコ １、事件の表示 平成１年特許願第３０４５１５号 ２、発明の名称 被テストユニットの検証のための方法および装置３、補
正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国、ワシントン州、エベリットシ
ーウェイ−ブールバード、６９２０ 名　称　ジョン・フルーグ・マニュファクチャリングφ
カンパニー拳インコーボレーテッド 代表者　ジョージーエム・ウィン ４、代理人 住　所　大阪市北区南森町２丁目１番２９号　住友銀行
南森町ビル６、補正の対象 願書の４．特許出願人の代表者の欄、図面全図、委任状
および訳文 ７、補正の内容 別紙の通り。なお、図面は内容には変更なし。 以上

Claims (11)

【特許請求の範囲】
1. （１）プリフェッチ論理を含むマイクロプロセッサを有
   する被テストユニットの検証のための方法であつて、 前記被テストユニットの核回路をテストするためのエミ
   ュレーションメモリを設けるステップと、テストプログ
   ラムおよび対応するチェックテーブルを前記エミュレー
   ションメモリ内にロードするステップと、 前記マイクロプロセッサが前記テストプログラムを実行
   することを引き起こすステップと、前記テストプログラ
   ムの実行の間に各メモリアクセスのアドレスをモニタす
   るステップと、少なくとも命令アクセスおよびデータア
   クセスのうちの１つとしてアクセスされた各アドレスを
   識別するステップと、 各命令アクセスのアドレスが先行の命令アクセスアドレ
   スよりも大きいかどうかを決めるステップと、 各データアクセスのアドレスが先行のデータアクセスア
   ドレスよりも大きいかどうかを決めるステップと、 各データアクセスのアドレスが最も最近アクセスされた
   命令内で特定されたデータの位置に対応するかどうかを
   決めるステップと、 前記決めるステップの結果に基づいて前記核回路の検証
   を確立するステップとを含む、方法。
2. （２）プリフェッチ論理を含むマイクロプロセッサを有
   する被テストユニットの検証のための方法であって、 前記被テストユニットの核回路をテストするためのエミ
   ュレーションメモリを設けるステップと、テストプログ
   ラムおよび対応するチェックテーブルを前記エミュレー
   ションメモリ内にロードするステップと、 前記マイクロプロセッサが前記テストプログラムを実行
   することを引き起こすステップと、前記テストプログラ
   ムの実行の間に各メモリアクセスのアドレスをモニタす
   るステップと、少なくとも命令アクセスまたはデータア
   クセスのうちの１つとしてアクセスされた各アドレスを
   識別するステップと、 各命令アクセスのアドレスが先行の命令アクセスアドレ
   スよりも大きいかどうかを決めるステップと、 各データアクセスのアドレスが先行のデータアクセスア
   ドレスよりも大きいかどうかを決めるステップと、 各データアクセスのアドレスが最も最近アクセスされた
   命令内で特定化されたデータの位置に対応するかどうか
   を決めるステップと、 前記決めるステップのうちのいずれの１つ内でも特定さ
   れた状態が合わなければ、前記核回路の検証を妨げるス
   テップとを含む、方法。
3. （３）命令アクセスまたはデータアクセスがそれぞれ可
   能かどうかを示すために、前記命令アクセスおよびデー
   タアクセスのうちの前記少なくとも１つに対応するフラ
   グを供給するステップを含む、請求項１に記載の方法。
4. （４）前記テストプログラムと一致するデータアクセス
   アドレスおよび命令アドレスに対応する前記チェックテ
   ーブル内でデータが供給される、請求項１に記載の方法
   。
5. （５）前記チェックテーブル内の前記データは前記テス
   トプログラムに対応するデータサイズ情報をさらに備え
   る、請求項４に記載の方法。
6. （６）少なくとも１つの前記決めるステップが、 前記対応するフラグがセットされているかどうかを決め
   るステップと、 アクセスされたアドレスが前記チェックテーブル内のア
   ドレスに対応するかどうかを決めるステップとを含む、
   請求項３に記載の方法。
7. （７）プリフェッチ論理を含むマイクロプロセッサを有
   する被テストユニットの検証のための装置であって、前
   記被テストユニットの核回路をテストするためのエミュ
   レーションメモリ手段を含み、 テストプログラムおよび対応するチェックテーブルを前
   記エミュレーションメモリ内にロードするための手段と
   、 前記マイクロプロセッサが前記テストプログラムを実行
   することを引き起こすための手段とを含み、 前記エミュレーションメモリ手段は前記テストプログラ
   ムの実行の間に各メモリアクセスのアドレスをモニタす
   るための手段を含み、さらに、少なくとも命令アクセス
   およびデータアクセスのうちの１つとしてアクセスされ
   た各アドレスを識別するための手段と、 各命令アクセスの各アドレスを先立つ命令アクセスアド
   レスと比較するための第１の比較手段と、各データアク
   セスの各アドレスを先行のデータアクセスアドレスと比
   較するための第２の比較手段と、 各データアクセスのアドレスが最も最近アクセスされた
   命令内で特定されたデータの位置に対応するかどうかを
   決めるための手段と、 前記第１および第２の比較手段および前記決定手段に応
   答して前記核回路の検証を確立するための手段とを含む
   、装置。
8. （８）命令アクセスまたはデータアクセスがそれぞれ可
   能であるかどうかを示すための、前記命令アクセスおよ
   びデータアクセスの前記少なくとも１つに対応するフラ
   グを含むための手段を含む、請求項７に記載の装置。
9. （９）前記チェックテーブルが、前記テストプログラム
   と一致するデータアクセスアドレスおよび命令アドレス
   に対応するデータを含む、請求項７に記載の装置。
10. （１０）前記チェックテーブルが前記テストプログラム
    に対応するデータサイズ情報をさらに含む、請求項９に
    記載の装置。
11. （１１）前記比較手段の少なくとも１つが前記フラグの
    対応する１つによって能動化される、請求項８に記載の
    方法。