WO1997011381A1 - Controleur de memoire - Google Patents

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WO1997011381A1
WO1997011381A1 PCT/JP1996/002731 JP9602731W WO9711381A1 WO 1997011381 A1 WO1997011381 A1 WO 1997011381A1 JP 9602731 W JP9602731 W JP 9602731W WO 9711381 A1 WO9711381 A1 WO 9711381A1
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WO
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signal
address
memory
fail
register
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Application number
PCT/JP1996/002731
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English (en)
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Inventor
Kouji Takahashi
Original Assignee
Advantest Corporation
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Publication date
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Priority claimed from JP8225232A external-priority patent/JPH1064297A/ja
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Priority to US08/836,764 priority patent/US5909448A/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935—Storing data, e.g. failure memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

Definitions

  • the present invention relates to a memory test apparatus for testing an integrated circuit memory (semiconductor integrated circuit memory, hereinafter referred to as IC memory), and more particularly to a memory test apparatus including a failure analysis memory for storing test results of an IC memory. It is about the part of. Background art
  • Fig. 12 schematically shows the entire circuit configuration of a conventional general memory test device
  • Fig. 13 illustrates the inside of an IC memory to explain the analysis method for defect relief. Things.
  • the IC memory consists of a main storage element, the main element 17, and four alternative elements arranged around the main element 17 (in this example, on the lower and right sides). G, 18, 19, 20 and 21 are included.
  • the main element 17 has a total of 64 storage elements of 8 rows ⁇ 8 columns, and for simplicity of explanation, each row is denoted by A, B, C,. ⁇ ⁇ , H, respectively, each column is a, b, c, ⁇ ⁇ ⁇ , h, respectively.
  • the intersections Aa, Ab, Ac,..., Hh of the row and column of the main element 17 constitute elementary elements, respectively, and each element becomes a unit storage element of the IC memory.
  • the replacement elements 18, 19, 20 and 21 are prepared in advance in the IC chip for defect remedy, and each is constituted by a plurality of unit storage elements.
  • the number of force substitute elements that exemplify four substitute elements and the arrangement position in the IC chip can be arbitrarily selected.
  • a memory test apparatus including a failure analysis memory (final memory) 16 for storing finile information (data) is used.
  • a predetermined test pattern signal is generated by a timing generator 22, a no, a turn generator 23, and a waveform shaper 24, and applied to a memory under test (IC memory under test) MUT.
  • Write predetermined data to the memory under test MUT (hereinafter referred to as MUT).
  • the data written to the MUT is then read out and supplied to the logical comparator 14 as a response output signal.
  • the pattern generator 23 gives a test pattern signal to the MUT via the waveform shaper 24, and also gives an expected value pattern signal directly to the logical comparator 14. Further, the pattern generator 23 sends an address signal indicating the same address as the address signal added to the test pattern signal and the expected value pattern signal to the failure analysis memory 16.
  • the logical comparator 14 compares the response output signal read from the MUT with the expected value pattern signal output from the pattern generator 23, and detects whether or not a mismatch exists between the two signals. That is, when the response output signal does not match the expected value pattern signal, a failure signal (data) indicating the position of the defective cell (elementary element) of the main element 17 of the MUT is written to the failure analysis memory 16. Write final data The failure analysis memory address 1 6 writes the same address as mismatch force? Address MU T generated, the address signal, as described above, is provided directly to the pattern generator 2 three found failure analysis memory 1 6 .
  • the failure analysis memory 16 includes a memory having at least the same storage capacity as the MUT, and is initialized before starting a test. For example, initialization is performed by writing logic “0” to all addresses.
  • a fail signal is generated from the logical comparator 14 during the MUT test, a mark is given to the address of the memory in the failure analysis memory 16 specified by the address signal. For example, write logic "1".
  • the failure data stored in the failure analysis memory 16 is read out after the test is completed. For example, when the failure data is used for repairing a failure, a failure map is created, and the failure map is read out to the arithmetic unit 15 to be repaired. , Determine the column.
  • the same address of the MUT is read out multiple times in a series of tests.
  • a fail signal is generated multiple times for the address signal.
  • the mark is overwritten and only the information necessary for relief is stored.
  • the failure analysis memory 16 has at least the same storage capacity as the MUT, and each time a fail signal is generated, the failure analysis memory 16 is placed in the same position as the position (address) of the element that generated the fail signal. Perform the operation of writing "1". Therefore, the failure analysis memory 16 must have the same storage capacity as the MUT and operate at the same speed. For this reason, the failure analysis memory has been constructed using a memory element called a static RAM (SRAM) capable of operating at a higher speed than in the past.
  • SRAM static RAM
  • the SRAM is expensive and has a large capacity, it has not been manufactured.Therefore, there is a disadvantage that a large amount of the SRAM must be used to construct a failure analysis memory with a large storage capacity. is there.
  • a dynamic RAM (DRAM, a memory that can be written and read as needed that requires a memory retention operation) that is slow but operates at a low cost is used. Attempts have been made.
  • Fig. 1 shows a possible circuit configuration when using DRAM.
  • a switching circuit MP and a plurality of memory banks BK # 1, BK # 2, ⁇ # 3,..., BK # N are provided inside the failure analysis memory 16, and the switching circuit MP outputs a fail signal (fail data).
  • a fail signal (fail data).
  • memory banks BK # 1 to BK # N are switched in order and a fail signal is given, and these memory banks BK # 1, BK # 2, ⁇ # 3, '', ⁇ # ⁇ fail How to sort and store data? Conceivable.
  • This method is generally called interleaving, and by adopting this interleaving structure, each of the memory banks ⁇ # 1 to ⁇ # ⁇ can operate at 1/1 of the operating speed of the MUT.
  • each memory bank ⁇ # 1 to ⁇ # ⁇ is given a random address at which a fail signal is generated and a fail signal power .
  • ⁇ ⁇ ⁇ # ⁇ all require the same memory capacity as the MUT.
  • ⁇ -phase interleaving is configured, ⁇ ⁇ ⁇ times the memory capacity of the MUT is required, and there is a disadvantage that the amount of memory elements used increases in proportion to the number of interleaving phases ⁇ .
  • a first object of the present invention is to provide a memory test device capable of reducing the amount of information read from a failure analysis memory to a calculation unit for repairing a failure and greatly shortening the time required for repair determination.
  • a second object of the present invention is to provide a memory test device that can reduce the memory capacity of each memory bank when the failure analysis memory is configured with an interleaved structure.
  • a third object of the present invention is to prohibit the writing of a fail signal of the same address that occurs the second time or later when a fail signal is generated from the same address in an adjacent test cycle, thereby harming the failure analysis memory. It is an object of the present invention to provide a memory test apparatus which does not require high-speed operation for each memory bank by reducing the frequency of the memory test.
  • the address of a defective element element is tested instead of the conventional failure analysis memory that stores a test result of presence / absence of a failure for all elements constituting the MUT.
  • a switching circuit for distributing the failure data to each memory bank is switched depending on the address where the failure has occurred.
  • a memory test apparatus adapted to perform control is provided.
  • the switching circuit is controlled in accordance with the value of the lower bit of the address at which the failure occurred, and the fail generation address stored in each memory bank is sorted according to the value of the lower bit of the address. .
  • the switching circuit is controlled in accordance with the value of the lower two bits of the final generation address, the data is written into each memory bank. Since the addresses are distributed and sorted into 1/4, the storage capacity of the memory link can be limited to 1/4 that of the MUT.
  • the inconvenience that occurs when the configuration according to the second aspect is adopted can also be solved.
  • the inter-cell interference test patterns include, for example, a galloping pattern, a ping-pong 'pattern, a notch' pattern, etc., which are considered to cause interference with the focused memory cell and the focused memory cell. For example, a test pattern that alternately performs harm and read on a memory cell to check the memory capacity of the memory cell of interest and whether it is destroyed.
  • the write inhibit means reduces the frequency of writing to the memory bank so that the memory link does not require high-speed operation.
  • a failure analysis memory can be configured with a small number of memory elements, and the memory element does not need to operate at high speed. Is obtained.
  • FIG. 1 is a block diagram showing a specific example of a fail cell used in a memory test device according to the present invention.
  • FIG. 2 is a block diagram showing a specific example of the fail cell array used in the memory test device according to the present invention.
  • FIG. 3 is a block diagram schematically showing the entire configuration of the first embodiment of the memory test apparatus according to the present invention.
  • FIG. 4 is a block diagram showing the entire configuration of a specific example of the failure analysis memory used in the second embodiment of the memory test apparatus according to the present invention.
  • FIG. 5 is a block diagram showing a specific example of the pipeline register of the failure analysis memory used in the memory test device according to the present invention.
  • FIG. 6 is a diagram for explaining the operation of the second embodiment of the memory test device according to the present invention.
  • FIG. 7 is a diagram for explaining the operation of the second embodiment of the memory test device according to the present invention.
  • FIG. 8 is a diagram for explaining the operation of the second embodiment of the memory test device according to the present invention.
  • FIG. 9 is a diagram for explaining the operation of the second embodiment of the memory test device according to the present invention.
  • FIG. 10 is a diagram for explaining an example of a test pattern for testing an IC memory.
  • FIG. 11 is a diagram for explaining an example of an inter-cell interference test pattern used for testing an IC memory.
  • FIG. 12 is a block diagram schematically showing an overall configuration of an example of a conventional memory test apparatus.
  • FIG. 13 is a diagram for explaining an example of a defect remedy method, and is a diagram illustrating an internal structure of an IC memory provided with a replacement element.
  • FIG. 14 is a block diagram showing a specific example of a failure analysis memory using DRAM. BEST MODE FOR CARRYING OUT THE INVENTION
  • the memory test device shown in FIG. 3 uses the fail cell array 2 instead of the failure analysis memory 16 in the conventional memory test device shown in FIG. Except for this point, the other configurations are the same.
  • the fail cell array 2 includes a fail signal output from the logical comparator 14, an address signal for taking in the fail signal supplied from the pattern generator 23, and a timing generator 22. And a reset signal from the system bus (not shown).
  • the fail cell array 2 that receives these signals accumulates information for creating a fail map as described below, and outputs the information to the arithmetic unit 15 as information necessary for determining whether or not rescue is possible.
  • the fail cell array 2 is composed of a plurality of fail cells 1.Each fail cell 1 has a terminal AIN for receiving the address signal for capturing a fail signal from the pattern generator, and a terminal AOUT for transmitting the address signal. A terminal FIN for receiving the fail signal, a terminal FOUT for transmitting the fail signal, a terminal CKIN for receiving the clock signal, and a terminal RIN for receiving the reset signal.
  • the first fail cell 1 on the leftmost side in the figure receives an address signal from the pattern generator 23 at the terminal AIN, and outputs a logical comparator to the terminal FIN.
  • the second fail cell 1 receives the output signal from the terminal A 0; T of the first fail cell at the terminal AIN, and the output signal from the terminal FQUT of the first fail cell 1 to the terminal FIN. Receive.
  • the third, fourth,... 'Fail cells 1 are respectively connected to the terminal AIN and the terminal FIN, and the output signal from the terminal A 0 UT of the preceding fail cell 1 and the terminal F 01; Receive output signals respectively. Further, the terminals CK IN and the terminals R IN of all the fail cells 1 are connected in parallel.
  • the plurality of fail cells 1 constituting the fail cell array 2 are cascaded with the terminal AIN and the terminal A 0 UT, the terminal FIN and the terminal FOUT, and the address signal for capturing the file signal and the file are connected. And a file cell array 2 for sequentially transmitting signals. Note that all the fuel cells 1 are connected at the start of the test. A reset signal is received by RIN, and its state is initialized to the initial state where fail information is not retained.
  • the address signal from the pattern generator 23 the fail signal from the logical comparator 14 and the force of the first fail cell 1 terminal Supplied to AIN and FIN respectively.
  • the fail information is held internally by applying the address signal and the fail signal, and the state is held by the fail information. It only changes to the held state and does not send a fail signal to terminal FOUT.
  • the first fail cell 1 has already failed. Since the information is held, the address of the held fail information is compared with the address signal currently received at the terminal AIN. If both are not the same, send a fail signal to terminal FOUT and send an address signal to terminal AOUT.
  • the second fail cell 1 receives an address signal and a fail signal at its terminals AIN and FIN, respectively.
  • the second fail signal When the second fail signal is supplied from the first fail cell 1 to the second fail cell 1, the same as when the first fail signal is applied to the first fail cell 1. Since the second fail cell 1 is in the initial state, the fail information is held therein, the state is changed to the held state, and no fail signal is sent to the terminal FOUT.
  • the third defective element forces the MU T?
  • the first and second fail-cell 1 and the address of the fail information that each of the holding, the terminal AIN current their respective Compare with the received address signal and if both are the same For example, if the fail signal is not sent to the terminal FOUT, if both are not the same, a fail signal is sent to the terminal FOUT and an address signal is sent to the terminal AOUT. In this way, each time a defective element is detected in the MUT, each fail cell 1 determines whether or not to send a fail signal to the terminal FOUT, and is held in any of the fail cells 1.
  • the address signal which is different from the address of the fail information, is sequentially transmitted together with the fail signal to the next-stage fail cell 1, held in the initial state of the fail cell 1, and used as a failure information for creating a fail map of the MUT.
  • the data is stored in the cell array 2 and read into the operation unit 15 for the rescue decision.
  • Fail cell 1 consists of an address hold register 3, an address transfer register 4, an address comparator 5, a status hold register 6, a status transfer register 7, and a controller 8. ing.
  • Register 3 is composed of an n-bit synchronous D-type latch.
  • the register 3 receives the address signal for capturing the final signal received at the terminal AIN of the fail cell 1 and latches the logic signal 1 from the controller 8. At the time of, capture in synchronization with the clock signal received at the terminal CKIN of the fail cell 1 and send it to the address comparator 5.
  • Register 4 is composed of an n-bit D-type flip-flop (hereinafter referred to as “FF”). Synchronize with the clock signal received at cell 1 pin CKIN, and send it to fail cell 1 pin AOUT as an address signal for fail acquisition to the next stage.
  • FF D-type flip-flop
  • the address comparator 5 is composed of an n-bit digital comparator, receives the address signal for receiving the fail signal received at the terminal AIN of the fail cell 1 and the output signal of the address hold register 3, and outputs both signals. When the corresponding bit of each is the same, a signal of logic 1 is sent to the controller 8.
  • Status hold 'Register 6 is composed of JK type FF, receives the fail signal received at the terminal FIN of the fail cell 1 at the J terminal, the K terminal is always fixed to logic 0, and is received at the terminal CKIN of the fail cell 1 Clock signal to be received at the CK terminal, and sends the status signal of the fail cell 1 to the controller 8.
  • the status transfer register 7 is composed of a D-type FF, receives the next-stage fail signal from the controller 8 at the D terminal, and receives the clock signal received at the fail cell 1 terminal CKIN at the CK terminal. , Send to the terminal FOUT of the fail cell 1 as a fail signal to the next stage.
  • the controller 8 is configured by an AND gate 8B, receives the fail signal received at the terminal FIN of the fail cell 1 and the status signal from the status hold 'register 6', and latches the address enable 'register 3 to the register enable signal. To the status transfer 'register 7 for the next stage.
  • the reset signal received at the terminal RIN of the fail cell 1 is sent to the R terminals of the address hold-register 3, the address transfer register 4, the status hold register 6, and the status transfer 'register 7, respectively.
  • the fail cell 1 configured as described above operates as follows.
  • Reset signal initializes address hold 'register 3, address transfer register 4, status hold' register 6, and status transfer register 7 to the initial state of logic 0.
  • the address transfer 1-register 4 sends a fail address signal for fail capturing to the terminal AOUT as a fail capturing address signal for the next stage in synchronization with the clock signal.
  • the AND gate 8A in the controller 8 is logic 0 and the address hold register 3 is It is not enabled and does not change when a clock signal is received on the CK pin.
  • the AND gate 8B receives the output signal of the address comparator 5, and when the output signal is different from the address signal and the output signal of the address hold register 3 and the output signal of the address comparator 5 is J logic 0,
  • the state of the fail cell 1 is initialized to the initial state by the reset signal.
  • the address signal for fetching the file is held in the internal address hold register 3, and the state of the fail cell 1 changes to the held state.
  • the address signal for fail fetch is compared with the held address, and if they are different, a fail signal for the next stage is transmitted. No signal is sent.
  • bit width of the address signal of the fail cell 1 is described.
  • the extra bit width of the bit width of the fail signal 1 address signal Address signal is prohibited, for example, it is fixed to logic 0 and used. This allows the bit width of the address signal to be used even in a MUT different from the bit width of the address signal of the fail cell 1. You can do a test.
  • AFM generally indicates a failure analysis memory used in the second embodiment of the memory test apparatus according to the present invention.
  • the failure analysis memory AFM is provided with the following: a pipeline register 10; a switching circuit 11; a buffer memory 12A to 12D; and a failure data output from these buffer memories 12A to 12D.
  • c constituted by a (Hue I le signal) and the memory bank BK # 1 ⁇ ⁇ ⁇ 4 for storing a fail occurs
  • Adoresu Adoresu
  • the failure analysis memory AFM is configured such that the switching position of the switching circuit 11 is controlled by, for example, the value of the signal BT of the lower two bits in the address signal in which the failure has occurred.
  • the switching circuit 11 stores the fail data and the address signal indicating the generation address of the failure in the buffer memory 12A. And access the memory bank BK # 1 by the address signal, and damage the fail bank to the memory bank ⁇ ⁇ 1.
  • the change circuit 11 supplies the buffer memory 12D with fail data and an address signal indicating the address where the fail has occurred, and writes the fail data to an address in the memory bank BK # 4 for instructing the address signal.
  • the lower two bits of the address signal are stored in the memory bank BK # 1.
  • the fail data in the case of the signal BT force s “0, 0” is written to the fail occurrence address, and the fail data generated in the address having any other value is not written. Therefore, the fail data force s is written to each of the memory banks BK # 1 to BK # 4 when the last two digits of the address signal are the same, and the storage capacity of each of the memory banks BK # 1 to BK # 4 is MUT. The storage capacity of 14 times the capacity is enough.
  • the pipeline register 10 when a funily occurs close to the same address, the pipeline register 10 performs an operation of prohibiting the damage of the fail data of the same address generated after the second time.
  • FIG. 5 shows an example of a circuit configuration of the pipeline register 10 for this purpose.
  • the registers 10 B1 to 10 B4 form a four-stage pipeline, and the registers 10 B4, 10 B3, 10 B 2, and 10 B 1 in each stage are arranged in the first fuel cycle.
  • the address and fail data from the occurrence of the file to the fourth failure are stored.
  • the first stage register 10A stores an address signal indicating an address at which a new failure has occurred and a fail data s'.
  • the clocks CLK synchronized with the end of the test cycle are supplied to the clock input terminals CK of the registers 1OA and 10B1 to 10B4. Therefore, the address signals and the fail data stored in the registers 10B1 to 10B4 are sequentially sent backward by one stage in synchronization with the clock CLK.
  • An address signal is taken out from each output side of the register 10 B1 10 B4 of each stage constituting the pipeline, and is inputted to one input terminal A of the address comparator 10 C1 10 C4.
  • the address signal stored in the first stage register 1OA is applied to the other input terminal B of the address comparator 10C110C4. Therefore, each address comparator 10 C1 10 C4 compares the address at which a new fail has occurred with the address of the last four fail occurrences.
  • each address comparator 1 0 C1 1 0 C4 is supplied to a gate 10 E through an OR gate 10 D.
  • Address comparator: I0C1 10 C4 outputs logic "1" if the address signals input to input terminals A and B match.
  • the gate 10 E is controlled to the closed state. You.
  • the address at which a new fail occurs matches the address of the past four times, it is prevented from being taken into the pipeline, and when the next fail occurs in register 10A, the fail occurs. It is rewritten by the generated address signal and disappears. Note that in Fig. 5, the force s and the number of stages of the pipeline are described in the case where the pipeline has a four-stage structure, and can be freely selected without being limited to four stages.
  • the address signal and the fail data output from the pipeline register 10 are sorted by the switching circuit 11 in accordance with the value of the lower two bits of the address signal BT, and distributed to the buffer memories 12A to 12D. Written to B K-1 BK # 4.
  • the number of stages required for the first-in / first-out memory constituting the buffer memories 12A and 12D will be considered. If it is (disposed equivalent of a memory cell in M UT) power s creation fail map shown in FIG. 6, the address column of the AO and A4 are written can harm the memory bank BK * 1. Also, the columns at addresses A1 and A5 are damaged by the memory block BK # 2. The columns at addresses A2 and A6 are written to memory block BK # 3. The columns at addresses A3 and ⁇ 7 are written to memory block ⁇ ⁇ -4. As shown in FIG. 7, as shown in FIG. 7, the addresses AO to A63 are shifted by +1 and scanned in the X direction, and the logic 0 is damaged (WO), and as shown in FIG.
  • the memory banks BK # 1 to BK # 4 have addresses AO, BK # 4 as shown in FIG. Al, A2, is incorporated can A3 force s harm, the next A4, A5, A6, inclusive can harm the order of A7 is performed.
  • the address power is given to the buffer memory 12A in the order of AO, A4, A8,.
  • the address signal and the fail data pass through 12D without being stored, and are written to the respective memory links BK # 1 to BK4. Therefore, if only this test pattern is executed, the buffer memories 12A to 12D are not necessarily required.
  • a test pattern such as that shown in Fig. 10 damages 0 to the MUT and performs reading.
  • the addresses are accessed in the order of AO, A8, A16, A32, A40 ⁇ A54.
  • the failure data is stored in the memory block BK # You have to concentrate on 1 and get hurt.
  • the eight memories from AO to A56 are used.
  • the fail data and the address signal are stored in the buffer memory 12A, and the next read after access to A56 is at the addresses Al to A57. Therefore, the fail data and the address signal of these addresses Al to A57 are data that should be harmed to the memory bank BK # 2, so that if the buffer memory 12B has an eight-stage buffer capacity, the memory link
  • the data to be written to BK # 2 is stored in buffer memory 12 # and can be written.
  • address A9 is set as a target address, and centering on the target address A9, for example,
  • a logic 1 is written to address A9 in test cycle (1), a logic 1 is read from address A9 in test cycle (2), and a logic 0 is written to address A10 in test cycle (3).
  • Logic 1 is read from address A9 in cycle (4), and this test pattern is used.
  • the target address A9 is accessed 6 times. The read operation is performed five times during this operation, and a logical comparison is performed during this read operation, and it is asked whether or not a failure occurs.
  • the amount of information read out to the arithmetic unit 15 for rescue is equal to the number of elements of the MUT. While the same number is read regardless of the quality of each element, when the fail cell array according to the present invention is used, only the number of defective elements of the MUT is sufficient, and the amount of information can be greatly reduced. . In addition, it is possible to reduce the time required to read the fail map creation data for determining whether rescue is possible into the arithmetic unit and to improve the test throughput, consequently reducing the MUT test cost. Has a significant effect.
  • each of the memory blocks BK # 1 to BK # N is defined.
  • the address to access is limited to a certain range in advance. Therefore, the amount of memory elements used for each memory bank BK # 1 to BK # N can be limited to 1ZN when the number of interleaves is N, and the amount of memory elements used is greatly reduced. be able to.
  • the switching control of the switching circuit 11 is controlled by the value of the lower two bits of the fail generation address.
  • the number of bits may be 3 bits or 4 bits, and may be 2 bits. There is no restriction. The point is determined by the number of memory banks.

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Description

明 細 害 メモリ試験装置 技術分野
この発明は、 集積回路化されたメモリ （半導体集積回路メモリ、 以下 I Cメモ リと称す） を試験するメモリ試験装置に関し、 特に、 I Cメモリの試験結果を記 憶する不良解析メモリを含むメモリ試験装置の部分に関するものである。 背景技術
I Cメモリの記憶容量が増加するに伴い、 I Cチップ面積の増加及びパターン の高密度化など力'必要となり、 微小欠陥に起因する I Cメモリの歩留りの低下が 起こることが多くなつている。 この歩留りの低下を防止するため、 不良エレメン トを代替ェレメントで置き換える種々の不良救済処置が取られている。
図 1 2は従来の一般的なメモリ試験装置の全体の回路構成を概略的に示し、 ま た、 図 1 3は不良救済のための解析方法を説明するために I Cメモリの内部を図 解したものである。 図 1 3に示すように、 I Cメモリは主要記憶部分である主ェ レメン ト 1 7と、 この主エレメント 1 7の周囲に （この例では下側と右側に） 配 置された 4つの代替エレメン ト 1 8、 1 9、 2 0、 2 1とを含む。 主エレメン ト 1 7は、 この例では、 8行 X 8列の合計 6 4個の記憶素子を有し、 説明を簡単に するために、 図示するように、 各行は A， B , C , · · ·， Hでそれぞれ指示し 、 各列は a， b， c， · · ·， hでそれぞれ指示する。 主エレメント 1 7の行と 列の交点 A a， A b , A c , · · ·， H hはそれぞれ素エレメン トを構成し、 各 素ェレメントは I Cメモリの単位記憶素子となる。
代替エレメント 1 8、 1 9、 2 0、 2 1は不良救済のために予め I Cチップ内 に用意されており、 それぞれ複数個の単位記憶素子により構成されている。 この 例では 4つの代替エレメン トを例示する力 代替エレメントの個数や I Cチップ 内での配置位置は任意に選択できるものである。
図 1 3に示す I Cメモリを後述する図 1 4のメモリ試験装置で試験した結果、 例えば図 1 3に斜線で示すように、 不良個所が素エレメント B b、 素エレメント B e、 素エレメント D f 、 及び素エレメント F eの 4箇所であったとすると、 素 エレメン ト B bと素エレメント B eを含む行 B、 素エレメント D f を含む列 f 、 及び素エレメント F eを含む行 Fを主エレメン ト 1 7力、ら切り離し、 主エレメン ト 1 7内に不良の素エレメントをゼロにする。
次に、 行 Bを代替エレメント 1 8で置き換え、 行 Fを代替エレメント 1 9で置 き換え、 列 f を代替エレメント 2 0で置き換える。 このように代替エレメントを 不良の素エレメントを含む行及び 又は列と置き換えて使用することにより、 主 エレメント 1 7に不良の素エレメントカ存在する I Cメモリであっても、 全ァド レスが使用可能な I Cメモリに救済することができるのである。
このように、 I Cメモリの不良救済のためには、 フェイルマップと呼ばれる 「 不良の素エレメン卜がどこのアドレスにあるのかを指示する情報」 が必要であり
、 図 1 2に示すようにフニィル情報 （データ） を記憶する不良解析メモリ （フニ ィルメモリ） 1 6を備えたメモリ試験装置が使用されている。
このメモリ試験装置は タイミング発生器 2 2、 ノ、'ターン発生器 2 3、 及び波 形整形器 2 4により所定の試験パターン信号を発生し、 被試験メモリ （被試験 I Cメモリ） M U Tに印加して所定のデータを被試験メモリ M U T (以下、 M U T と称す） に書き込む。 M U Tに書き込まれたデータはその後読み出され、 応答出 力信号として論理比較器 1 4に供給される c
パターン発生器 2 3は波形整形器 2 4を介して M U Tに試験パターン信号を与 えると共に、 論理比較器 1 4には直接、 期待値パターン信号を与える。 さらに、 パターン発生器 2 3は、 試験パターン信号及び期待値パターン信号に付加されて いるアドレス信号と同じァドレスを指すァドレス信号を不良解析メモリ 1 6に与 んる。
論理比較器 1 4は、 MU Tから読み出された応答出力信号とパターン発生器 2 3が出力する期待値パターン信号とを比較し、 両信号間に不一致が存在するか否 かを検出する。 つまり、 応答出力信号が期待値パターン信号と一致しないときに は、 M U Tの主エレメント 1 7の不良セル （素エレメント） の位置を指示するフ エイル信号 （データ） を不良解析メモリ 1 6に書き込む。 フニィルデータを書き 込む不良解析メモリ 1 6のアドレスは不一致力 ?発生した MU Tのアドレスと同じ アドレスであり、 そのアドレス信号は、 上述したように、 パターン発生器 2 3か ら不良解析メモリ 1 6に直接与えられる。
不良解析メモリ 1 6は、 MU Tと少なくとも同一の記憶容量のメモリを備えて おり、 試験を開始する前に初期化される。 例えば、 全アドレスに論理 「0」 を書 き込むことにより初期化する。 MU Tの試験中に論理比較器 1 4からフェイル信 号か発生されると、 不良解析メモリ 1 6内のメモリの、 上記アドレス信号によつ て指定されたアドレスにマークを付ける。 例えば、 論理 「1」 を書き込む。 このようにして一連の試験中に発生した Μじ Τの不良ァドレスの情報を不良解 析メモリ 1 6に蓄積する。 不良解析メモリ 1 6に蓄積されたフニィルデータは、 試験終了後読み出され、 例えば不良救済のために利用する場合にはフニイルマッ プを作成し、 このフェイルマップを演算部 1 5に読み出して救済する行、 列を決 定する。
一方、 常用されている試験方法、 例えばマ一チング法、 ギャロッビング法など においては、 一連の試験の中で MU Tの同一のァドレスに対して複数回の読み出 し試験が行われるので、 同一のァドレス信号に対してフェイル信号が複数回発生 される。 し力 し、 同一のアドレスの不良に対しては、 マークを重ね書きして救済 に必要な情報のみを蓄積する。
上述したように、 不良解析メモリ 1 6は MU Tと少なくとも同一の記憶容量を 持ち、 フェイル信号が発生する毎に、 そのフェイル信号を発生した素エレメン ト の位置 （アドレス） と同じ位置にに論理 「1」 を書き込む動作を行なう。 従って 、 不良解析メモリ 1 6は MU Tと少なくとも同一の記憶容量を持つ他に、 同一速 度で動作しなければならない。 このため従来より高速動作が^ I能なスタティック 型の R AM ( S R AM) と呼ばれるメモリ素子を用いて不良解析メモリを構成し ていた。 し力 しな力 ら、 S R AMは高価な上、 容量の大きい素子力 s製造されてい ないため、 多量の S R AMを用いて記憶容量が大きい不良解析メモリを構成しな ければならないという不都合がある。
このため、 動作速度が遅いが安価に入手できるダイナミック型の R AM (D R AM、 記憶保持動作を必要とする随時書き込み読み出し可能なメモリ） を用いる 試みがなされている。 次に、 DRAMを用いる場合に考えられる回路構成を図 1 に示す。
不良解析メモリ 16の内部に切換え回路 MPと、 複数のメモリバンク BK# 1 ， BK# 2, ΒΚ#3， · · ·， BK#Nとを設け、 切換え回路 MPはフェイル 信号 （フェイルデータ） 力 ?発生する毎にメモリバンク BK# 1〜BK#Nを順番 に切換えてフェイル信号を与え、 これら複数のメモリバンク BK# 1 , BK#2 ， ΒΚ#3， · · ', ΒΚ#Νにフェイルデータを振り分けて格納する方法力？考 えられる。 この方法は一般にインターリーブと呼ばれ、 このインタ一リーブ構造 を採用することにより各メモリバンク ΒΚ# 1〜ΒΚ#Νは MUTの動作速度の 1 / Νの動作速度で動作すればよいことになる。
ところで、 図 14に示したインターリーブ構造を採用する場合、 各メモリバン ク ΒΚ# 1〜ΒΚ#Νにはフェイル信号を発生したァドレスとフェイル信号力 ?無 作為に与えられるため、 各メモリバンク ΒΚ# 1〜Β Κ#Νは全て MUTと同一 のメモリ容量を必要とする。 この結果、 Ν相のインターリーブを構成する場合に は MUTの Ν倍のメモリ容量を必要とし、 ィンターリーブの相数 Νに比例してメ モリ素子の使用量が大きくなるという欠点がある。
一方、 救済に必要な情報であるフェイルマップを不良解析メモリ 16から演算 部 15に読み出すときに、 救済の可否を決定するのに必要な情報を得るために Μ UTを構成する素エレメント全ての個数と等しい数のデータを読み出す必要があ り、 多くの時間を必要としている。 このため、 救済決定までの時間が長くかかり 、 作業性が悪という欠点があつた。 発明の開示
この発明の第 1の目的は、 不良救済のために不良解析メモリから演算部へ読み 出す情報量を削減して、 救済決定までの時間を大幅に短縮できるメモリ試験装置 を提供することである。
この発明の第 2の目的は、 不良解析メモリをインターリ一ブ構造によって構成 する場合、 各メモリバンクのメモリ容量を少なくすることができるメモリ試験装 置を提供することである この発明の第 3の目的は、 近接した試験サイクルにおいて、 同一アドレスから フェイル信号が発生した場合に、 2回目以後に発生した同一ァドレスのフェイル 信号の書き込みを禁止し、 不良解析メモリへの害き込み頻度を低減させて、 各メ モリバンクに高速動作を要求しないようにしたメモリ試験装置を提供することで ある。
この発明の第 1の面によれば、 M U Tを構成する全ての素ェレメントに対して 不良の有無の試験結果を記憶する従来の不良解析メモリの代わりに、 不良の有る 素エレメントのァドレスのみを試験結果として記憶するフェイルセルを縦続接続 したフニィルセルアレイを使用することによって、 救済のために演算部へ読み出 す情報量を削減し、 救済決定までの時間を大幅に短縮したメモリ試験装置力 s提供 される。
また、 この発明の第 2の面によれば、 インタ一リーブ構造によって不良解析メ モリを構成する場合、 フニイルデ一タを各メモリバンクに振り分ける切換え回路 を、 フェイルが発生したァドレスに依存して切換え制御を行なわせるようにした メモリ試験装置が-提供される。
つまり、 フェイルが発生したアドレスの下位ビッ トの値に対応させて切換え回 路を制御し、 各メモリバンクに格納するフェイル発生ァドレスをァドレスの下位 ビッ トの値に従って仕分けする構成としたものである。
従って、 この発明の第 2の面による構成を採用することにより、 例えば、 フニ ィル発生ァドレスの下位 2ビッ トの値に対応させて切換え回路を制御したとする と、 各メモリバンクに書き込まれるアドレスは 1ノ 4ずつに分散して仕分けされ るため、 メモリノ ンクの記憶容量は M U Tのそれの； 1 / 4に制限することができ る。
この発明の第 3の面によれば、 上記第 2の面による構成を採用した場合に発生 する不都合をも解消できる。
つまり、 上述したようにフェイル発生アドレスの下位ビッ トの値に対応させて 切換え回路の切換動作を制御させた場合に、 近接したテストサイクルで同一アド レスがアクセスされ、 この同一アドレスでフェイル力 ^発生したとすると、 同一の メモリバンクに続けてフェイルデ一夕を書き込まなければならなくなる。 このような状況はセル間干渉テストパターンによるテストを実行した場合に発 生する。 セル間干渉テストパターンには、 例えば、 ギャロッビング .パターン、 ピンポン 'パターン、 ノ タフライ 'パターン等カ 在し、 注目したメモリセルを 中心として、 この注目したメモリセルとそのメモリセルに干渉を与えると考えら れるメモリセルに対して、 例えば、 交互に害き込みと読み出しを実行し、 注目し たメモリセルの記憶力、 '破壊されるか否かを見るテストパターンである。
このセル間干渉テストパターンによるテストを実行した場合に、 注目したメモ リセルが-不良であった場合には、 近接したテストサイクル毎に同一アドレスでフ エイルが発生する。 従って、 フェイルが発生したアドレスの下位ビッ トの値に対 応させてフニィルデータを格納するメモリバンクを特定した場合に、 同一ァドレ スで続けてフェイル力 s発生すると、 同一のメモリバンクに連続してフェイルデ一 タを書き込まなければならない状況が発生する。 その結果、 メモリバンクに高速 動作か'要求されてしまうことになる。
この不都合を解消するために、 この発明の第 3の面によれば、 近接したテス ト サイクルにおいて同一ァドレスでフェイルが発生した場合に、 2回目以後に発生 した同一ァドレスのフェイルデータの書き込みを禁止する手段が設けられ、 この 書き込み禁止手段によってメモリバンクへの書き込み頻度を低減させ、 メモリノ ンクに高速動作を要求しないようにしている。
従って、 この発明の第 2及び第 3の面によれば、 少ないメモリ素子によって不 良解析メモリを構成できることと、 そのメモリ素子は高速動作が要求されないこ と力 ら、 安価なメモリ素子を用いることができるという利点が得られる。 図面の簡単な説明
図 1は、 この発明によるメモリ試験装置に使用されたフェイルセルの一具体例 を示すブロック図である。
図 2は、 この発明によるメモリ試験装置に使用されたフェイルセルアレイの一 具体例を示すプロック図である。
図 3は、 この発明によるメモリ試験装置の第 1の実施例の全 成を概略的に 示すブロック図である。 図 4は、 この発明によるメモリ試験装置の第 2の実施例に使用された不良解析 メモリの一具体例の全^成を示すプロック図である。
図 5は、 この発明によるメモリ試験装置に使用された不良解析メモリのパイプ ラインレジスタの一具体例を示すブロック図である。
図 6は、 この発明によるメモリ試験装置の第 2実施例の動作を説明するための 図である。
図 7は、 この発明によるメモリ試験装置の第 2実施例の動作を説明するための 図である。
図 8は、 この発明によるメモリ試験装置の第 2実施例の動作を説明するための 図である。
図 9は、 この発明によるメモリ試験装置の第 2実施例の動作を説明するための 図である。
図 1 0は、 I Cメモリを試験するためのテストパターンの一例を説明するため の図である。
図 1 1は、 I Cメモリの試験に使用されるセル間干渉テストパターンの一例を 説明するための図である。
図 1 2は、 従来のメモリ試験装置の一例の全体構成を概略的に示すブ πック図 である。
図 1 3は、 不良救済方法の一例を説明するための図であり、 代替エレメン トを 用意した I Cメモリの内部構造を例示する図である。
図 1 4は、 D R AMを使用した不良解析メモリの一具体例を示すブロック図で ある。 発明を実施するための最良の形態
まず、 図 3を参照してこの発明によるメモリ試験装置の第 1の実施例について 説明する。 なお、 説明を簡単にするために、 図 3中の図 1 2と対応する部分には 同一の符号を付けて示し、 必要のない限りそれらの説明を省略する。
図 3に示すメモリ試験装置は、 図 1 2に示した従来のメモリ試験装置において 不良解析メモリ 1 6の代わりにフェイルセルアレイ 2を使用したものであり、 こ の点を除く と他の構成は同じである。 フェイルセルアレイ 2は、 不良解析メモリ 1 6と同様に、 論理比較器 1 4から出力されるフェイル信号と、 パターン発生器 2 3から供給されるフェイル信号取り込み用のァドレス信号と、 タイミング発生 器 2 2から供給されるクロック信号と、 図には示されていないが、 システムバス からのリセッ ト信号とを受信する。 これらの信号を受信したフェイルセルアレイ 2はフェイルマップ作成のための情報を以下に述べるように蓄積し、 演算部 1 5 へ、 救済の可否を決定するのに必要な情報として、 出力する。
次に、 このフェイルセルアレイ 2の一具体例について図 2を参照して詳細に説 明する。
フェイルセルアレイ 2は複数個のフェイルセル 1から構成され、 各フェイルセ ル 1は、 パターン発生器からのフェイル信号取り込み用の上記ァドレス信号を受 信する端子 A I Nと、 上記アドレス信号を送出する端子 A O U Tと、 上記フェイ ル信号を受信する端子 F I Nと、 上記フェイル信号を送出する端子 F O U Tと、 上記クロック信号を受信する端子 C K I Nと、 上記リセッ ト信号を受信する端子 R I Nとを備えている。
これら複数個のフェイルセル 1のうち、 図において一番左側の第 1のフェイル セル 1は、 端子 A I Nに、 パターン発生器 2 3力 らのァドレス信号を受信し、 端 子 F I Nに、 論理比較器 1 4からのフニィル信号を受信する c
第 2のフェイルセル 1は、 端子 A I Nに、 第 1のフェイルセル】の端子 A 0 ； Tからの出力信号を受信し、 端子 F I Nに、 第 1のフェイルセル 1の端子 F Q U Tからの出力信号を受信する。
以下、 第 3、 第 4、 · · 'の各フェイルセル 1は、 それぞれの端子 A I Nと端 子 F I Nに、 前段のフェイルセル 1の端子 A 0 U Tからの出力信号と端子 F 01； Tからの出力信号をそれぞれ受信する。 また、 全てのフェイルセル 1の端子 C K I Nと端子 R I Nはそれぞれ並列に接続されている。
このように、 フェイルセルアレイ 2を構成する複数個のフェイルセル 1は、 互 いに端子 A I Nと端子 A 0 U T、 端子 F I Nと端子 F O U Tを縦続接続してフエ ィル信号取り込み用のアドレス信号とフヱイル信号とを順次に伝達するフヱイル セルアレイ 2を構成する。 なお、 全てのフニィルセル 1は、 試験の開始時に端子 R I Nにリセッ ト信号を受信し、 その状態を、 フェイル情報は保持されていない 初期状態に初期化される。
試験中に、 MU Tに第 1回目の不良エレメント力 s検出されると、 パターン発生 器 2 3からのアドレス信号と、 論理比較器 1 4からのフェイル信号と力 第 1の フェイルセル 1の端子 A I Nと F I Nとに、 それぞれ供給される。 このとき、 こ の第 1のフェイルセル 1はフェイル情報を保持していない初期状態にあるので、 これらアドレス信号とフェイル信号の印加によりフェイル情報を内部に保持し、 その状態を、 フェイル情報が保持されている保持済み状態に変化させるだけで、 端子 F O U Tにフェイル信号を送らない。
その後の試験中に、 MU Tに第 2回目の不良エレメン ト力検出され、 アドレス 信号とフェイル信号とが第 1のフェイルセル 1に供給されると、 この第 1のフエ ィルセル 1は、 既にフェイル情報力保持されている保持済み状態にあるので、 そ の保持しているフェイル情報のァドレスと、 現在端子 A I Nに受信しているアド レス信号とを比較し、 両者が同一であれば、 端子 F O U Tにフニィル信号を送ら ないが、 両者が同一でない場合には、 端子 F O U Tにフェイル信号を送り、 かつ 端子 A O U Tにァドレス信号を送る。
よって、 第 1のフェイルセル 1がその端子 F O U Tにフェイル信号を送出しな いときには、 第 2のフェイルセル 1以降は何も状態を変えないが、 第 1のフニイ ルセル 1がその端子 F O U Tにフェイル信号を送出したときには、 第 2のフェイ ルセル 1は、 その端子 A I Nと F I Nにァドレス信号とフェイル信号をそれぞれ 受信する。
この第 2回目のフェイル信号が、 第 1のフェイルセル 1から第 2のフェイルセ ル 1に供給されると、 第 1回目のフェイル信号が第 1のフェイルセル 1に印加さ れたときと同様に、 第 2のフェイルセル 1は初期状態にあるので、 このフェイル 情報を内部に保持し、 その状態を、 保持済み状態に変化させ、 端子 F O U Tにフ エイル信号を送出しない。
その後、 MU Tに第 3回目の不良エレメント力 ?検出されると、 第 1及び第 2の フェイルセル 1は、 それぞれの保持しているフェイル情報のアドレスと、 現在そ れぞれの端子 A I Nに受信しているアドレス信号とを比較し、 両者が同一であれ ば、 端子 F O U Tにフェイル信号を送らない力 両者が同一でない場合には、 端 子 F O U Tにフェイル信号を送り、 かつ端子 A O U Tにァドレス信号を送る。 このようにして、 MU Tに不良エレメン トが検出される毎に、 それぞれのフエ ィルセル 1で、 フェイル信号を端子 F O U Tに送るか否かの判断をし、 いずれの フェイルセル 1に保持されているフェイル情報のァドレスとも相違するァドレス 信号は、 順次、 フェイル信号と共に次段のフェイルセル 1へ伝送され、 初期状態 にあるフェイルセル 1に保持され、 MU Tのフェイルマップを作成する惰報とし てフェイルセルアレイ 2に蓄積され、 救済決定のために、 演算部 1 5に読み込ま れる。
次に、 図 1を参照してフニィルセル 1の一具体例について詳細に説明する。 フェイルセ】レ 1は、 ァドレスホールド · レジスタ 3と、 アドレストランスファ 一 · レジスタ 4と、 ァドレスコンパレータ 5と、 ステータスホールド · レジスタ 6と、 ステータストランスファー ' レジスタ 7と、 コント口一ラ 8とから構成さ れている。
ァドレスホールド . レジスタ 3は、 nビッ トの同期型 D型ラツチにより構成さ れ、 フェイルセル 1の端子 A I Nで受信したフニィル信号取り込み用のァドレス 信号を、 コントローラ 8からのラッチィネーブル信号力論理 1のときに、 フェイ ルセル 1の端子 C K I Nで受信するクロック信号に同期して取り込み、 アドレス コンパレータ 5へ送る。
ァドレスランスファー . レジスタ 4は、 nビッ トの D型フリ ップフロッブ （以 下、 F Fと称す） により構成され、 フェイルセル 1の端子 A I Nで受信したフニ ィ）レ信号取り込み用のァドレス信号を、 フェイルセル 1の端子 C K I Nで受信す るクロック信号に同期して取り込み、 フェイルセル 1の端子 A O U Tに、 次の段 へのフェイル取り込み用のァドレス信号として送る。
アドレスコンパレータ 5は、 nビッ トのディジタルコンパレータにより構成さ れ、 フェイルセル 1の端子 A I Nで受信したフェイル信号取り込み用のァドレス 信号と、 アドレスホールド ' レジスタ 3の出力信号とを受信して、 両信号の対応 するそれぞれのビッ トが同一であるときに、 論理 1の信号をコントロ一ラ 8へ送 る。 ステータスホールド ' レジスタ 6は、 J K型 F Fにより構成され、 フェイルセ ル 1の端子 F I Nで受信したフェイル信号を J端子で受信し、 K端子は常に論理 0に固定され、 フェイルセル 1の端子 C K I Nで受信するクロック信号を C K端 子で受信し、 フェイルセル 1の状態信号をコン トローラ 8へ送る。
ステータストランスファ一 ' レジスタ 7は、 D型 F Fにより構成され、 コン ト ローラ 8からの次段用フェイル信号を D端子で受信し、 フェイルセル 1の端子 C K I Nで受信するクロック信号を C K端子で受信し、 フェイルセル 1の端子 F O U Tに、 次の段へのフェイル信号として送る。
コントローラ 8は、 A N Dゲート 8 Bにより構成され、 フェイルセル 1の端子 F I Nで受信したフェイル信号と、 ステータスホールド ' レジスタ 6からの状態 信号とを受信して、 アドレスホールド ' レジスタ 3にラッチイネ一ブル信号を送 り、 ステータス トランスファー ' レジスタ 7に次段用のフェイル信号を送る。 フェイルセル 1の端子 R I Nで受信したリセッ ト信号は、 ァドレスホールド - レジスタ 3、 ァドレス トランスファー · レジスタ 4、 ステータスホールド · レジ スタ 6、 及びステータス トランスファー ' レジスタ 7の R端子にそれぞれ送られ る。
上記のように構成されたフェイルセル 1は次のように動作する。
1 . リセッ ト信号によ り、 アドレスホールド ' レジスタ 3、 アドレス トランス ファー · レジスタ 4、 ステータスホールド ' レジスタ 6、 及びステータス トラン スファー . レジスタ 7を論理 0の初期状態に初期化する。 ァドレストランスファ 一 - レジスタ 4は、 クロック信号に同期してフェイル取り込み用のァドレス信号 を、 端子 A O U Tに次段用のフェイル取り込み用のァドレス信号として送る。
2 . ステータスホールド ' レジスタ 6力 s論理 0で初期状態のときに、 フニィル 信号を受信すると、 ステータスホールド · レジスタ 6はクロック信号に同期して 論理 1で保持済み状態に変化する。 同時に、 コン トローラ 8内の A N Dゲート 8 Aは論理 1 となり、 アドレスホールド ' レジスタ 3がイネ一ブルされ、 フェイル 取り込み用のァドレス信号がクロック信号に同期してァドレスホールド · レジス タ 3に取り込まれる。 一方、 A N Dゲート 8 Bはステータスホールド ' レジスタ 6から論理 0の信号を受信しているので論理 0となり、 その出力を受信している ステータストランスファー ' レジスタ 7の D端子は論理 0であるから、 ステ一夕 ストランスファー ' レジスタ 7は、 クロック信号を C K端子に受信しても論理 0 のままであり、 フェイルセル 1の端子 F O U Tに次段用のフェイル信号を送出し ない。
3 . ステータスホールド ' レジスタ 6が論理 1で保持済み状態のときに、 フエ ィル信号を受信すると、 コントロ一ラ 8内の A N Dゲ一ト 8 Aは論理 0であり、 アドレスホールド ' レジスタ 3がイネ一ブルされず、 クロック信号を C K端子に 受信しても変化しない。 一方、 A N Dゲート 8 Bは、 アドレスコンパレータ 5の 出力信号を受信して、 ァドレス信号とアドレスホールド■ レジスタ 3の出力信号 と力、'異なり、 かつアドレスコンパレータ 5の出力信号力 J論理 0のときには、 論理 1を出力し、 その出力を受信しているステータス トランスファ一 · レジスタ 7は 、 C K端子に受信するクロック信号に同期して論理 1 となり、 フェイルセル 1の 端子 F O U Tに次段用のフェイル信号を送出する。 し力 し、 八>：0ゲ一ト 8 8は 、 アドレス信号とアドレスホールド ' レジスタ 3の出力信号とが同じで、 かつァ ドレスコンパレータ 5の出力信号力 s論理 1のときには、 論理 0を出力し、 その出 力を受信しているステータス トランスファー ' レジスタ 7は、 C K端子にクロッ ク信号を受信しても論理 0のままであり、 フェイルセル 1の端子 F O U Tに次段 用のフェイル信号を送出しない。
即ち、 フェイルセル 1は、 その状態が、 リセッ ト信号により初期状態に初期化 される。 初期状態のときにフヱイル信号を受信すると、 フニィル取り込み用のァ ドレス信号を内部のァドレスホールド · レジスタ 3に保持し、 フェイルセル 1の 状態は保持済み状態に変化する。 この保持済み状態のときにフェイル信号を受信 すると、 フェイル取り込み用のアドレス信号と保持済みアドレスとを比較し、 相 違すれば次段用のフェィル信号を送出し、 同一ならば次段用のフェイル信号を送 出しない。
以上はフェイルセル 1のァドレス信号のビッ ト幅全てに有効なデータ力 '伝達さ れているものとして説明したが、 請求の範囲第 3項の発明では、 フェイルセル 1 のアドレス信号のビッ ト幅より狭いアドレス信号のビッ ト幅の. M U Tを試験する ときに、 フェイルセル 1のアドレス信号のビッ ト幅のうち剰余となるビッ ト幅分 のアドレス信号を禁止して、 例えば論理 0に固定して、 使用するように構成して おり、 これによつてアドレス信号のビッ ト幅力 フェイルセル 1のアドレス信号 のビッ ト幅と異なる M U Tでも試験をすることができる。
次に、 この発明によるメモリ試験装置の第 2の実施例において使用される不良 解析メモリの一具体例について図 4を参照して詳細に説明する。
図 4において、 A F Mはこの発明によるメモリ試験装置の第 2の実施例におい て使用される不良解析メモリを総括的に示す。 この不良解析メモリ A F Mは、 ノ、' ィプラインレジスタ 1 0と、 切換え回路 1 1 と、 ノ ツファメモリ 1 2 A〜 1 2 D と、 これらバッファメモリ 1 2 A〜 1 2 Dから出力されるフェイルデータ （フエ ィル信号） をフェイル発生ァドレスに格納するメモリバンク B K # 1 〜 Β Κ 4 とによって構成される c
この発明による不良解析メモリ A F Mでは、 フェイルが発生したァドレス信号 の中の、 例えば、 下位 2ビッ トの信号 B Tの値により切換え回路 1 1の切換え位 置を制御するように構成されている。
フェイル発生アドレスの下位 2ビッ トの信号 B T力、 例えば 「0 ， 0」 であつ た場合には、 切換え回路 1 1はバッファメモリ 1 2 Aにフェイルデータとそのフ エイルの発生ァドレスを表わすァドレス信号を供給し、 そのァドレス信号によつ てメモリバンク B K # 1 をアクセスし、 フェイルデ一夕をメモリバンク Β Κ 1 に害き込む。
フェイル発生アドレスの下位 2ビッ 卜の信号 Β Τ力 f 「0 ， 1」 の場合には、 切 換え回路 1 1はバッファメモリ 1 2 Bにフェイルデータとそのフェイルの発生ァ ドレスを表わすアドレス信号を供給する。 従って、 この場合にはバッファメモリ 1 2 Bを通じてメモリバンク B K # 2にフェイルデータとアドレス信号を与え、 そのァドレス信号によって指示されたァドレスにフェイルデータを格納する。 フェイル発生アドレスの下位 2ビッ トの信号 Β Τが 「1 ， 0」 の場合には、 切 換え回路 1 1はバッファメモリ 1 2 Cにフェイルデータとそのフェイルの発生ァ ドレスを表わすァドレス信号を与え、 そのフェイルデータをそのァドレス信号が 指示するメモリバンク Β Κ = 3内のァドレスに書き込む。
フェイル発生アドレスの下位 2ビッ トの信号 Β Τ力' 「1 ， 1」 の場合には、 切 換え回路 1 1はバッファメモリ 12 Dにフェイルデータとそのフェイルの発生ァ ドレスを表わすァドレス信号とを与え、 そのフェイルデータをそのァドレス信号 力指示するメモリバンク BK# 4内のァドレスに書き込む。
このように、 切換え回路 1 1の切換動作をアドレス信号の下位 2ビッ トの信号 BTの値に対応付けして実行させることにより、 メモリバンク BK# 1にはァド レス信号の下位 2ビッ トの信号 BT力 s 「0， 0」 の場合のフェイルデータがその フェイル発生ァドレスに書き込まれ、 その他の値を持つァドレスで発生したフエ ィルデータは書き込まれない。 従って、 各メモリバンク BK# 1〜BK# 4には それぞれァドレス信号の下 2桁が同一の場合のフェイルデータ力 s書き込まれるの で、 各メモリバンク BK# 1〜BK# 4の記憶容量は MUTの記憶容量の 1 4 の容量力'有ればよいことになる。
この発明ではさらに、 同一ァドレスにフニイルが近接して発生した場合には、 パイプラインレジスタ 1 0によって 2回目以後に発生する同一ァドレスのフェイ ルデータは害き込みを禁止する動作を行なわせる。
図 5にこのためのパイプラインレジスタ 1 0の回路構成の一例を示す。 図 5に 示す例では、 レジスタ 1 0 B1 〜 1 0 B4 により、 4段のパイプラインを構成し 、 各段のレジスタ 10 B4 ， 1 0 B3 , 1 0B2 , 10 B 1 の順に 1回目のフエ ィル発生から 4回目のフェイル発生までのァドレスとフェイルデータを記憶させ る。 初段のレジスタ 10 Aには新たにフェイルが発生したァドレスを表わすァド レス信号とフェイルデータ力 s '格納される。 これら各レジスタ 1 OAと 10B1 〜 1 0 B4 までのそれぞれのクロック入力端子 CKにはテストサイクルの終了に同 期したクロック CLKが与えられる。 従って、 各レジスタ 1 0B1 〜 1 0B4 に 格納した各アドレス信号及びフェイルデータはクロック C L Kに同期して順次 1 段ずつ後方に送られる。
なお、 クロック C L Kはフェイルデータの中の何れかのビッ トに論理 1 (フエ ィルカ ?存在すること） カ 在した場合に、 その論理 1信号をオア （OR) ゲート 1 O Fで取り出し、 この論理 1信号によってゲート 1 0 Gを開に制御し、 このゲ —ト 1 0 Gを通じてクロック CLKを取り出す。 よって、 クロック CLKはフエ ィルが発生したテストサイクルにおいてだけゲート 10 Gを通過し、 レジスタ 1 OAとパイプラインとに供給される。
パイプラインを構成する各段のレジスタ 1 0 B1 10 B4 の各出力側からァ ドレス信号を取り出し、 アドレス比較器 1 0 C1 10 C4 の各一方の入力端子 Aに入力する。 アドレス比較器 1 0 C1 1 0 C4 の各他方の入力端子 Bには初 段のレジスタ 1 OAに格納したァドレス信号を与える。 従って、 各ァドレス比較 器 1 0 C1 1 0 C4 では新たにフェイルが発生したアドレスと、 過去 4回分の フェイル発生ァドレスとを比較する。
各ァドレス比較器 1 0 C1 1 0 C4 の比較出力はオアゲート 1 0 Dを通じて ゲート 1 0 Eに与えられる。 ァドレス比較器: I 0 C1 1 0 C4 は、 入力端子 A と Bに入力したアドレス信号が一致した場合には、 論理 「1」 を出力する。 この 論理 「1」 信号をオアゲート 1 0Dを通じてゲート 1 0 Eに与えることにより、 アドレス比較器 1 0 Cl 10 C4 の何れか一つでも一致が発生すると、 ゲート 1 0 Eは閉の状態に制御される。 この結果、 新たにフェイルが発生したアドレス が過去 4回分のァドレスと一致する場合には、 パイプラインに取り込むことを阻 止され、 レジスタ 1 0 A内で次のフェイルが発生した時点で、 フェイルが発生し たアドレス信号に書き換えられて消滅する。 なお、 図 5ではパイプラインを 4段 構造とした場合について説明した力 s、 パイブラィンの段数は 4段に限ることなく 自由に選定することができる。
パイプラインレジスタ 1 0から出力されるァドレス信号とフェイルデータは切 換え回路 1 1でアドレス信号の下位 2ビッ トの信号 BTの値に応じて仕分けされ てバッファメモリ 12 A 12Dに振り分けられ、 メモリバンク B K- 1 B K # 4に書き込まれる。
ここで、 ノ ッファメモリ 12A 12Dを構成するファーストイン · ファース トアウトメモリに必要な段数について考察する。 図 6に示すフェイルマップ （M UTにおけるメモリセルの配置と等価） 力 s作成された場合には、 アドレスが AO と A4 の列はメモリバンク BK* 1に害き込まれる。 また、 アドレス A1 と A5 の列はメモリブロック BK# 2に害き込まれる。 アドレス A2 と A6 の列はメモ リブロック B K# 3に書き込まれる。 アドレス A3 と Α7 の列はメモリブロック Β Κ- 4に書き込まれる。 テストパターンとして図 7に示すように、 ァドレス AO 〜A63までを + 1ずつ ずらして X方向に走査して論理 0を害き込み （WO) 、 図 8に示すように、 その 害き込んだ論理 0をアドレス AO 〜A63まで順次読み出 （RO) した場合に、 全 てのァドレスでフェイル力発生したとすると、 各メモリバンク BK# 1〜BK# 4には図 9に示すようにアドレス AO ， Al ， A2 ， A3 力 s害き込まれ、 次には A4 ， A5 ， A6 , A7 の順に害き込みが行なわれる。 この場合、 例えばバッフ ァメモリ 12 Aには AO ， A4 ， A8 ， · · 'の順にアドレス力与えられるから 、 その取り込み周期は被試験メモリの読み出し速度の 1Z4の速度であり、 各バ ッファメモリ 12 A〜 12 Dにはァドレス信号及びフェイルデータは蓄積される ことなく通過し、 各メモリ ノ ンク BK# 1〜BK 4に書き込まれる。 従って、 このテストパターンを実行するだけであればバッファメモリ 12 A〜 12 Dは必 ずしも必要としない。
一方、 図 1 0に示すようなテストパターンで MUTに 0を害き込み、 読み出し を行なう場合もある。 このテストパターンはアドレスを AO ， A8 ， A16, A32 ， A40 · · ♦ A54の順にアクセスするので、 この場合に、 全てのアドレスでフエ ィルが発生したとすると、 そのフェイルデータはメモリブロック BK# 1に集中 して害き込まなくてはならなくなる。
このため、 ノ ッファメモリ 12 Aとして、 例えば AO 〜A56までの 8個のフニ ィルデータとァドレスを保持できるように 8段のファーストイン . ファーストア ゥトメモリを用いたとすれば、 AO 〜A56までの 8個のフェイルデータ及びァド レス信号はバッファメモリ 1 2 Aに蓄えられ、 A56までアクセスした後の次の読 み出しは、 アドレス Al 〜A57になる。 よって、 これらのアドレス Al 〜A57の フェイルデータ及びァドレス信号はメモリバンク BK# 2に害き込むべきデータ であるから、 ノ ッファメモリ 12 Bが 8段のバッファ容量を持っていれば、 メモ リ ノ ンク B K# 2に書き込むデータはバッファメモリ 12 Βに蓄えられ、 書き込 みを行なうことができる。 次に、 メモリバンク ΒΚ# 1， ΒΚ# 2に害き込むベ きデータ力発生した場合には、 それまでの時間内にメモリバンク ΒΚ* 1と ΒΚ # 2に書き込みが完了し、 ノ ッファメモリ 12 Α， 12 Βは空の状態になる。 こ のようにバッファメモリ 12 Α〜 120カ 3^ 1丁のァドレスの Υ方向のセルの数 に相当する段数を持つことにより、 図 1 0に示したテストパターンに対してデー タの取り込み動作を実行することができる。
図 6に示したメモリセルの配置 （フェイルマップ） において、 例えば図 1 1に 示すようにアドレス A9 を注目アドレスとし、 この注目アドレス A9 を中心とし て、 例えば、
テストサイクル （ 1 ) ， (2) (3) (4) ， (5) ， (6) 害き込み Z読み出し W1 , R 1 W0 R 1， WO, R 1 アドレス A9 , A9 A10, A9 ， A8， A9
(7) ， (8) (9) (1 0)
W0, R 1 W0 R 1
A1 A9 A17, A9
とするテストパターンがある。
このテストパターンはテストサイクル （1 ) でアドレス A9 に論理 1を書き込 み、 テストサイクル （2) でァドレス A9 から論理 1を読み出し、 テストサイク ル （3) でアドレス A10に論理 0を書き込み、 テストサイクル （4) でアドレス A9 から論理 1を読み出し、 · · · とするテストパターンである。 この 1 0回の テストサイクルにおいて、 注目アドレス A9 は 6回アクセスされている。 その中 で 5回は読み出し動作を行なっており、 この読み出し動作時に論理比較が行なわ れ、 フェイルが発生するか否かが問われる c
ここで、 注目アドレス A9 に不良セル力 s存在したとすると、 テストサイクル （ 2) , (4) , (6) ， (8) , (1 0) においてフェイルが発生することにな る。 フェイル発生ァドレス A9 が連続して図 5に示したパイプラインレジスタ 1 0に入力されたとすると、 テストサイクル （ 1 ) で発生したフェイルデータとァ ドレス信号だけ力 sパイプラインに残され、 他のテストサイクル （4) ， (6) ， (8) ， (1 0) で発生したフェイルデータとアドレス信号はパイプラインへの 取り込みを阻止される。
従って、 同一アドレスでフェイルが連続して発生した場合には、 パイプライン レジスタ 1 0でフェイルの発生回数を圧縮するから、 メモリバンク BK# 1〜B K# 4への取り込みに高速性が要求されることはない。 なお、 上述では同一アドレスにおけるフェイルの発生が連続した場合について 説明したが、 同一ァドレスにおけるフェイルの発生の間に他のァドレスのフェイ ルが発生する場合も考えられる。 パイプラインレジスタ 1 0の段数を図 5に示し たように 4段とした場合に、 注目アドレス A9 の後に、 例えば A10, A8 ， Al ， A17でフェイル力、'発生すると、 注目アドレス A9 はパイプラインの終段のレジ ス夕 1 0 B4 から出力されてしまレ、、 ァドレスの比較の対象から外れてしまうこ とになる。 このため、 次に注目アドレス A9 でフェイルが発生した場合には、 注 目ァドレス A9 は再びパイブラインレジスタ 1 0に取り込まれることになる。 注 目アドレス A9 力 ?再びパイプラインレジスタ 1 0に取り込まれたとしても、 先に 取り込んだ注目ァドレス A9 との間には少なくとも 4個の他のァドレスのフェイ ルデ一タカ 在するから、 同一メモリブロックへの書き込みが連続することはな レ
以上説明したように、 この発明の第 1の面によれば、 救済のために演算部 1 5 へ読み出す情報量は、 従来の不良解析メモリを使用した場合には、 MUTのエレ メントの数と同一の個数をそれぞれのエレメントの良否にかかわらず読み出すの に対して、 この発明によるフェイルセルアレイを使用した場合には、 MUTの不 良エレメン トの個数のみで良く、 大幅な情報量の削減が行える。 また、 救済の可 否を決定するためのフェイルマツプの作成データを演算部に読み込む時間を短縮 することができ、 試験のスループッ トを向上させることができるので、 MUTの 試験コストを低減できるという顕著な効果がある。
また、 この発明の第 2の面によれば、 フェイルが発生したアドレスの下位ビッ トの値によって書き込むメモリブロック BK 1〜B 1 # を規定したから、 各 メモリブロック BK# 1〜BK#Nをアクセスするァドレスは予めある範囲に制 限される。 従って、 各メモリバンク BK# 1〜BK#Nに用いるメモリ素子の量 は、 インタ一リーブ数を Nとした場合、 1ZNに制限することができるため、 メ モリ素子の使用量を大幅に少なくすることができる。
さらに、 この発明の第 3の面によれば、 同一アドレスで連続してフェイル力 ?発 生しても、 1回目以降に発生したフェイルはパイプラインレジスタ 1 0によって 取り込みを阻止される。 よって、 同一アドレスのフェイルが連続して同一のメモ に書き込まれるような状況 （高速害き込みが要求される状況） 力 s発生す るのを回避することができる。 それ故、 特別に高速動作するメモリ素子をメモリ バンクに用いなくて済むため、 不良解析メモリを容易に、 しかも安価に作ること ができるという顕著な効果が得られる。
なお、 上述の実施例では切換え回路 1 1の切換え制御をフェイル発生アドレス の下位 2ビッ トの値で制御したが、 そのビッ ト数は 3ビッ トでも 4ビッ トでもよ く、 2ビッ トに制限されるものではない。 要はメモリバンクの数によって決めら れる。

Claims

請 求 の 範 囲
1 . 被試験メモリにパターン発生器から出力される試験パターン信号を与え、 こ の被試験メモリ力、らの応答出力と上記パターン発生器から出力される期待値パタ ーン信号とを論理比較器で比較し、 両信号間に不一致があるか否かを検出し、 不 一致が発生した場合には、 上記バタ一ン発生器から上記被試験メモリ及ひ 良解 析メモリに与えられるアドレス信号によって、 その不一致が発生した上記被試験 メモリのァドレスと同じ不良解析メモリのァドレスに、 上記論理比較器から出力 される、 不一致が発生したメモリセルを指示するためのフェイル信号を書き込む ように構成されているメモリ試験装置において、
上記パターン発生器から上記ァドレス信号を受信し、 かつ上記論理比較器から 上記フヱイル信号を受信して、 演算部へフェイルマツプ情報を送るフェイルセル アレイを設けたことを特徴とするメモリ試験装置。
2 . 上記フェイルセルアレイは、 アドレスホールド ' レジスタと、 アドレストラ ンスファー ' レジスタと、 アドレスコンパレータと、 ステータスホールド ' レジ スタと、 ステータス トランスファー - レジスタと、 コン トローラとから構成され ており、
上記アドレスホールド ' レジスタは、 上記アドレス信号、 上記コントローラか らの出力信号、 及びリセッ ト信号を受信し、 上記アドレスコンパレータへ出力信 号を送り、
上記アドレス トランスファ一 · レジスタは、 上記アドレス信号、 及び上記リセ ッ ト信号を受信し、 上記アドレス信号を次段で使用できるように送出し、 上記アドレスコンパレータは、 上記アドレス信号、 及び上記アドレスホールド - レジスタからの出力信号を受信し、 一致信号を上記コントローラへ送り、 上記ステータスホールド ' レジスタは、 上記フェイル信号、 及ぴ上記リセッ ト 信号を受信し、 状態信号を上記コントローラへ送り、
上記ステータストランスファー · レジスタは、 上記コントロ一ラからの出力信 号、 及びリセッ ト信号を受信し、 上記フェイル信号を次段で使用できるように送 出し、
上記コントローラは、 上記フェイル信号、 上記アドレスコンパレータからの出 力信号、 及び上記ステータスホールド · レジスタからの出力信号を受信し、 上記 アドレスホールド ' レジスタ、 上記ステータスホールド ' レジスタ、 及び上記ス テータストランスファー · レジスタへ信号を送る
ことを特徴とする請求の範囲第 1項に記載のメモリ試験装置。
3 . 上記パターン発生器と上記フニィルセルアレイとの間に、 上記アドレス信号 の一部分を禁止するマスク手段を設けたことを特徴とする請求の範囲第 1項に記 載のメモリ試験装置。
4 . 被試験メモリにパターン発生器から出力される試験パターン信号を与え、 こ の被試験メモリ力、らの応答出力と上記パタ一ン発生器から出力される期待値バタ ーン信号とを論理比較器で比較し、 両信号間に不一致があるか否かを検出し、 不 一致が発生した場合には、 上記パターン発生器から上記被試験メモリ及ぴ 良解 析メモリに与えられるアドレス信号によって、 その不一致力5'発生した上記被試験 メモリのァドレスと同じ不良解析メモリのァドレスに、 上記論理比較器から出力 される、 不一致が発生したメモリセルを指示するためのフェイル信号を書き込む ように構成されているメモリ試験装置において、
上記不良解析メモリの入力側に設けられ、 不一致が発生した上記被試験メモリ のアドレスを指示するアドレス信号の任意ビッ ト数の下位ビッ トの値に対応して 切換え位置が制御される切換え回路と、
この切換え回路で切り換えられて出力されるフェイル信号を、 不一致が発生し たァドレスと同じァドレスに書き込んで記憶する複数のメモリバンクと、 上記複数のメモリバンクに供給するフェイル信号及びァドレス信号の各信号路 に揷入され、 同一アドレスで、 かつ近接したテス トサイクルで発生したフニィル 信号及ぴアドレス信号の通過を 1つに制限するパイプラインレジスタと、 を具備することを特徴とするメモリ試験装置。
5 . 上記切換え回路と各メモリバンクとの間に、 ファーストイン . ファース トア ゥトメモリによって構成されたバッファメモリを挿入したことを特徴とする請求 の範囲第 4項に記載のメモリ試験装置。
6 . 上記切換え回路の前段側に上記パイプラインレジスタを配置したことを特徴 とする請求の範囲第 4項に記載のメモリ試験装置。
7 . 上記切換え回路の後段側に形成される複数の分岐路のそれぞれに、 上記パイ プラインレジスタを配置したことを特徴とする請求の範囲第 4項に記載のメモリ 試験装置。
8 . 上記パイプラインレジスタは、 複数のレジスタ力縦続接続されてパイプブラ ンを構成しており、 上記パイプラインレジスタは、 さらに、 このパイプラインの 各段に格納されたアドレス信号と、 新たに発生した不一致のアドレスとを比較す る複数のァドレス比較器と、 これらアドレス比較器の中から一致信号が出力され ることにより閉に制御されて、 新たに発生したフェイル信号及びァドレス信号が 上記パイプラインに取り込まれることを阻止するゲートとを備えていることを特 徴とする請求の範囲第 4項に記載のメモリ試験装置。
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