JP4183854B2 - メモリ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えば半導体集積回路（以後、ＩＣと称す）によって構成されるメモリ（以後、ＩＣメモリと称す）を始めとする各種の半導体メモリを試験するためのメモリ試験装置に関し、詳しく言うと、試験した半導体メモリの不良メモリセルの数を計数し、この半導体メモリの救済が可能か否かを判定する不良救済解析器を備えたメモリ試験装置の改良に関するものである。
【０００２】
【従来の技術】
近年、ＩＣメモリの記憶容量の増大に伴い、ＩＣチップ面積の増加及びパターンの高密度化などが必要となり、微小欠陥に起因するＩＣメモリの歩留まりの低下が起こることが多くなっている。この歩留まりの低下を防止するために、例えば、不良メモリセルを予備のメモリセル（スペアライン（spare line）、救済ライン（relief line）、或いは冗長回路（redundancy circuit）とも呼ばれる）と電気的に置き換えることができるＩＣメモリが製造されている。後述するように、この種のＩＣメモリはこの技術分野ではリダンダンシ（redundancy）構成のメモリと呼ばれており、このリダンダンシ構成のメモリの救済が可能か否かの判定は不良救済解析器によって行われる。
【０００３】
図２に従来の不良救済解析器を備えたメモリ試験装置の一例の概略の構成をブロック図で示す。周知のように、このメモリ試験装置は、タイミング発生器１０と、パターン発生器２０と、波形整形器３０と、論理比較器４０と、不良解析メモリ５０と、不良救済解析器６とによって構成されている。なお、以下においてはＩＣメモリを試験する場合について説明するが、ＩＣメモリ以外の他の種々の半導体メモリを試験する場合にも同様にして試験が行われる。
【０００４】
タイミング発生器１０はこのメモリ試験装置全体の基準となるクロックＣＬＫや各種のタイミング信号（図示せず）を発生する。このタイミング発生器１０から供給される基準クロックＣＬＫに基づいて（同期して）、パターン発生器２０は被試験ＩＣメモリ（以下、単に被試験メモリと称す）ＭＵＴに与えるアドレスデータＡＤＲＤ、試験パターンデータＰＴＮＤ及び制御データＣＮＴＬＤを発生する。これらデータ信号は波形整形器３０に入力され、ここでタイミング発生器１０から与えられるタイミング信号（図示せず）により、被試験メモリＭＵＴの試験に必要な実波形を持つアドレス信号ＡＤＲ、試験パターン信号ＰＴＮ及び制御信号ＣＮＴＬにそれぞれ変換された後、被試験メモリＭＵＴに印加される。
【０００５】
被試験メモリＭＵＴは波形整形器３０を通じて供給される制御信号ＣＮＴＬによりその書き込み及び読み出し動作が制御され、波形整形器３０から印加される試験パターン信号ＰＴＮの書き込みと、その書き込んだ試験パターン信号の読み出しが行われる。被試験メモリＭＵＴに書き込まれた試験パターン信号ＰＴＮはその後読み出され、この読み出された応答信号ＲＰＤは論理比較器４０に与えられ、ここで応答信号ＲＰＤはパターン発生器２０から与えられる期待値パターンデータ（信号）ＥＸＰと論理比較され、両信号間に不一致が存在するか否かが検出される。
【０００６】
論理比較器４０は、両信号が不一致であると、その応答信号ＲＰＤが読み出された被試験メモリＭＵＴのアドレスのメモリセルが不良であると判定し、そのことを示すフェイル（failure）信号ＦＡＩＬを発生する。このフェイル信号ＦＡＩＬが発生されると、通常は論理“１"信号（データ）がパターン発生器２０からのアドレスデータＡＤＲＤ（実際にはこのアドレスデータを物理的アドレスに変換したアドレス信号ＡＤＲ）によって指定される不良解析メモリ５０のメモリセルに記憶される。一般には、この論理“１"信号は被試験メモリＭＵＴの不良メモリセルのアドレスと同じ不良解析メモリ５０のアドレスに記憶される。
【０００７】
これに対し、応答信号ＲＰＤと期待値パターンデータＥＸＰとが一致すると、論理比較器４０は、その応答信号が読み出された被試験メモリＭＵＴのアドレスのメモリセルは正常であると判定し、そのことを示すパス（pass）信号を発生する。このパス信号は不良解析メモリ５０に格納されない。
このようにして一連の試験中に発生した被試験メモリＭＵＴの不良メモリセルの情報（論理“１"）を不良解析メモリ５０に記憶する。試験終了後、この不良解析メモリ５０に格納されたフェイルデータを不良救済解析器６に読み出して被試験メモリＭＵＴの不良解析を行う。
【０００８】
不良解析メモリ５０は、被試験メモリＭＵＴと同等の動作速度と記憶容量を持ち、被試験メモリＭＵＴに印加されるアドレス信号ＡＤＲと同じアドレス信号がこの不良解析メモリ５０に印加される。また、不良解析メモリ５０は試験開始前に初期化される。例えば、初期化によって不良解析メモリ５０の全アドレスに論理“０"のデータが書き込まれ、被試験メモリＭＵＴの試験によって論理比較器４０から不一致を表すフェイル信号ＦＡＩＬが発生される毎に、その不一致が発生した被試験メモリＭＵＴのメモリセルのアドレスと同じ不良解析メモリ５０のアドレスに、メモリセルの不良を表わす論理“１"のフェイルデータが書き込まれる。
【０００９】
不良救済解析器６は不良解析メモリ５０に記憶された不良メモリセルの総数と、行（横列：ロウ）アドレスライン及び列（縦列：カラム）アドレスラインの各アドレスライン上の不良メモリセルの数を別々に、かつ同時に計数し、各被試験メモリＭＵＴに設けられた救済ライン、即ち予備のメモリセル（スペアライン又は冗長回路）によって救済が可能か否かを解析する。このような救済ラインを設けたメモリは、上述したように、この技術分野ではリダンダンシ構成のメモリと呼ばれている。
【００１０】
ここで、リダンダンシ構成メモリについて簡単に説明する。図３はその一例の構成を概略的に示すもので、被試験メモリＭＵＴは、メモリセルが行及び列に配列されたメモリセルアレイ（主記憶部分）ＭＣＡに加えて、このメモリセルアレイＭＣＡの周辺に形成された行アドレス（row address）救済ラインＳＲと列アドレス（column address）救済ラインＳＣとを具備している。これらメモリセルアレイＭＣＡ、行アドレス救済ラインＳＲ及び列アドレス救済ラインＳＣは同一の半導体チップ内に形成される。この例では行及び列アドレス救済ラインＳＲ及びＳＣをメモリセルアレイＭＣＡの行及び列アドレス方向の一方の側辺に沿って２本ずつ形成した場合を示すが、救済ラインの数や配列位置は図示の例に限定されないことは言うまでもない。
【００１１】
被試験メモリＭＵＴの試験の結果、メモリセルアレイＭＣＡ内の例えばｉ番目の行アドレスラインＲｉ（ｉは整数）に３個の不良メモリセルＸ１、Ｘ２、Ｘ３が検出され、また、ｉ番目の列アドレスラインＣｉ（ｉは整数）に３個の不良メモリセルＹ１、Ｙ２、Ｙ３が検出されたとすると、行アドレスラインＲｉの電気接続を２本の行アドレス救済ラインＳＲの何れか一方に変更すれば、この不良のメモリセルが存在する行アドレスラインＲｉを救済することができる。同じく、列アドレスラインＣｉも２本の列アドレス救済ラインＳＣの何れか一方に電気接続を変更すれば、この不良のセルが存在する列アドレスラインＣｉを救済することができる。 このように、リダンダンシ構成メモリはメモリセルアレイＭＣＡ内の不良メモリセルを行及び列アドレス救済ラインによって救済するように構成されているから、行アドレスライン毎及び列アドレスライン毎の不良メモリセル数を計数し、救済ラインの本数と比べることにより、メモリセルアレイＭＣＡを救済できるか否かを判定することができる。
【００１２】
このため、従来の不良救済解析器６は、図４に示すように、メモリセルアレイＭＣＡ内の行アドレスライン毎及び列アドレスライン毎の不良メモリセルの数を行アドレス・フェイルカウンタ（ＲＦＣ：row address failure counter）３及び列アドレス・フェイルカウンタ（ＣＦＣ：column address failure counter）４で計数し、さらに、不良メモリセルの総数を総数フェイルカウンタ（ＴＦＣ：total failure counter）８１で計数し、これらの計数値から救済が可能か否かを判定している。
【００１３】
なお、行アドレス・フェイルカウンタ３及び列アドレス・フェイルカウンタ４は、実際には、不良解析メモリ５０から読み出される行アドレスライン毎及び列アドレスライン毎の不良メモリセルを表すフェイルデータの数をそれぞれ計数し、その計数値をそれらのフェイル格納メモリにそれぞれ格納し、総数フェイルカウンタ８１は、不良解析メモリ５０からフェイルデータが読み出される毎に、その発生回数を積算し、その積算値を総数フェイルカウンタ８１のフェイル総数格納メモリに記憶するように構成されている。
【００１４】
【発明が解決しようとする課題】
被試験メモリＭＵＴを救済できるか否かの不良救済解析器６における実際の解析は、図５に示すように、メモリセルアレイＭＣＡを数１０〜数１０００の救済ブロックＢに分割し、これら分割した各救済ブロックＢ毎に行われるので、総数フェイルカウンタ８１、行アドレス・フェイルカウンタ３及び列アドレス・フェイルカウンタ４における不良メモリセル数（フェイルデータ数）の計数は分割された救済ブロック毎に行なわれる。この場合、フェイルデータ数の計数は、各カウンタのフェイル格納メモリの記憶内容を読み出し、その読み出した値に対して不良解析メモリ５０の読み出しデータが“１"ならば（フェイルデータが読み出されると）＋１し、フェイルデータが読み出されないときにはそのままの値を再びそれぞれのフェイル格納メモリに書き込むことにより、行われる。よって、これらフェイルデータの計数値を格納するフェイル格納メモリは各救済ブロックＢ毎のフェイルデータ数の計数を行う前に必ず初期化しなければならない。
【００１５】
図５において、○が付けられた救済ブロックは不良メモリセルが１個も存在しなかった救済ブロックを示し、×が付けられた救済ブロックは不良メモリセルが１個以上存在する救済ブロックを示す。また、被試験メモリの不良救済解析は各救済ブロック毎に行われるから、各救済ブロックを指定するブロックアドレスが必要となる。図５において、救済ブロックＢに付された符号＃０、＃１、＃２、・・・、＃１Ｆはブロックアドレスを示す。各救済ブロック毎に計数された不良メモリセル数は、各ブロックアドレスと同じアドレスを有するブロックフェイルメモリＢＦＭのメモリセルに記憶される。
【００１６】
近年、被試験メモリの大容量化が進み、救済ブロックの個数及び大きさが増大する傾向にあり、これに伴って不良メモリセルの計数値を格納するフェイル格納メモリの容量も増大している。このため、これらフェイル格納メモリの初期化に時間が掛かり、被試験メモリの不良救済解析に要する時間が長くなってしまうと言う難点があった。よって、これらフェイル格納メモリのデータの初期化に必要な時間を短縮し、不良救済解析を高速化することが要請されている。
【００１７】
この発明の１つの目的は、リダンダンシ構成のメモリの不良救済解析を高速に実行することができる不良救済解析器を備えたメモリ試験装置を提供することである。
この発明の他の目的は、被試験メモリの不良メモリセルを表すフェイルデータの計数に先だってこのフェイルデータの計数値を格納するメモリの初期化を必要としない不良救済解析器を備えたメモリ試験装置を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明においては、被試験メモリの不良メモリセルを表すフェイルデータを格納する不良解析メモリと、この不良解析メモリに格納されたフェイルデータに基づいて試験済みメモリの不良救済解析を行う不良救済解析器とを具備するメモリ試験装置において、上記不良救済解析器が、上記不良解析メモリから読み出されたフェイルデータ数を格納するフェイル格納メモリと、このフェイル格納メモリの各アドレスから１回目に読み出された読み出しデータの値を０として出力する出力変更回路とを具備する半導体メモリ試験装置が提供される。
【００１９】
上記出力変更回路は、上記フェイル格納メモリの各アドレスから１回目にデータが読み出されるときに初期化信号を発生する初期化コントローラと、この初期化コントローラから初期化信号が到来しない場合には上記フェイル格納メモリの出力をそのまま出力すると共に、初期化信号が到来した場合には０を出力するデータコントローラとによって構成されている。
【００２０】
好ましい一実施例においては、上記不良解析メモリから読み出されたフェイルデータの数を格納するフェイル格納メモリは、上記不良解析メモリの行アドレスライン毎のフェイルデータ数を計数する行アドレス・フェイルカウンタに設けられた行フェイル格納メモリと、列アドレスライン毎のフェイルデータ数を計数する列アドレス・フェイルカウンタに設けられた列フェイル格納メモリと、フェイルデータの総数を計数する総数フェイルカウンタに設けられたフェイル総数格納メモリである。
【００２１】
また、上記出力変更回路は、上記行フェイル格納メモリをアクセスする行カウンタアドレス信号が０であるときには上記列アドレス・フェイルカウンタに初期化信号を印加し、上記列フェイル格納メモリをアクセスする列カウンタアドレス信号が０であるときには上記行アドレス・フェイルカウンタに初期化信号を印加し、上記行カウンタアドレス信号及び上記列カウンタアドレス信号が共に０であるときには上記総数フェイルカウンタに初期化信号を印加する初期化コントローラと、上記各フェイルカウンタにそれぞれ設けられ、上記初期化コントローラから初期化信号が印加されない場合には上記フェイル格納メモリから読み出された出力をそのまま出力すると共に、初期化信号が印加された場合には０を出力するデータコントローラとによって構成されている。
【００２２】
上記不良救済解析器は、入力される行アドレスデータ及び列アドレスデータに基づいて上記総数フェイルカウンタのフェイル総数格納メモリをアクセスする総数カウンタアドレス信号をフォーマットして出力するＴＦＣアドレスフォーマッタと、入力される行アドレスデータ及び上記総数カウンタアドレス信号に基づいて上記行アドレス・フェイルカウンタの行フェイル格納メモリをアクセスする行カウンタアドレス信号をフォーマットして出力するＲＦＣアドレスフォーマッタと、入力される列アドレスデータ及び上記総数カウンタアドレス信号に基づいて上記列アドレス・フェイルカウンタの列フェイル格納メモリをアクセスする列カウンタアドレス信号をフォーマットして出力するＣＦＣアドレスフォーマッタとをさらに含み、上記初期化コントローラは、上記ＲＦＣアドレスフォーマッタから供給される行カウンタアドレス信号及び上記ＣＦＣアドレスフォーマッタから供給される列カウンタアドレス信号に基づいて上記初期化信号を生成し、上記行アドレス・フェイルカウンタ、上記列アドレス・フェイルカウンタ及び上記総数フェイルカウンタはそれぞれ、上記データコントローラの出力に上記不良解析メモリの出力を加算し、その加算結果を上記行フェイル格納メモリ、上記列フェイル格納メモリ及び上記フェイル総数格納メモリに供給する加算器をそれぞれ含んでいる。
【００２３】
【発明の実施の形態】
以下、この発明の好ましい実施の形態について、その要部である不良解析メモリ及び不良救済解析器の構成を示す図１を参照して詳細に説明する。
不良解析メモリ５０は、図２に示したパターン発生器２０から供給されるアドレスデータ（論理アドレス）ＡＤＲＤを物理アドレス信号ＡＤＲに変換するためのＡＦＭアドレスフォーマッタ５２と、被試験メモリＭＵＴの不良メモリセルを表すフェイルデータを記憶するアドレスフェイルメモリ（ＡＦＭ）５と、このアドレスフェイルメモリ５の全アドレスを指定することができるアドレス信号を出力するＡＦＭアドレスポインタ５３と、このＡＦＭアドレスポインタ５３から出力されるアドレス信号とＡＦＭアドレスフォーマッタ５２から出力されるアドレス信号ＡＤＲとを切り替えてアドレスフェイルメモリ５に与えるマルチプレクサ５４と、アドレスフェイルメモリ５に対するフェイルデータの書き込み動作を制御するＡＮＤゲート５５とによって構成されている。
【００２４】
ＡＦＭアドレスフォーマッタ５２は、パターン発生器２０から供給される行アドレスデータＸｉ（ｉは整数）及び列アドレスデータＹｉ（ｉは整数）からアドレスフェイルメモリ５をアクセスするアドレス信号ＡＤＲ（図２の波形整形器３０から出力されるアドレス信号ＡＤＲと同じアドレス信号）をフォーマットし、マルチプレクサ５４に供給する。マルチプレクサ５４は、被試験メモリＭＵＴのテスト時には、ＡＦＭアドレスフォーマッタ５２から供給されるアドレス信号ＡＤＲをアドレスフェイルメモリ５のアドレス入力端子Ａｎに印加し、試験済みメモリの不良救済解析時には、ＡＦＭアドレスポインタ５３から供給されるアドレス信号をアドレスフェイルメモリ５のアドレス入力端子Ａｎに印加する。
【００２５】
ＡＮＤゲート５５の一方の入力端子には、図２の論理比較器４０からフェイル信号ＦＡＩＬが印加され、その他方の入力端子には書き込みタイミング信号ＷＲＩＴＥ１が印加される。フェイル信号ＦＡＩＬが印加され、書き込みタイミング信号ＷＲＩＴＥ１が印加されると、ＡＮＤゲート５５は、この書き込みタイミング信号のタイミングで、アドレスフェイルメモリ５のライトイネーブル端子ＷＥにライトイネーブル信号を出力し、データ入力端子Ｄｉに常時印加されているフェイルデータ“１"の書き込みを可能にする。その結果、アドレスフォーマッタ５２からのアドレス信号ＡＤＲによって指定されたアドレスフェイルメモリ５のアドレスに、フェイルデータ“１"が書き込まれる。よって、被試験メモリＭＵＴの不良メモリセルのアドレスと同じアドレスフェイルメモリ５のアドレスに、不良メモリセルの発生を表すフェイルデータ“１"が記憶されることになる。
【００２６】
このように、アドレスフェイルメモリ５は、論理比較器４０からフェイル信号ＦＡＩＬが出力される毎に、そのとき被試験メモリＭＵＴに与えられているアドレス信号ＡＤＲと同じアドレス信号によってアクセスされるので、被試験メモリＭＵＴの不良メモリセルのアドレスと同じアドレスフェイルメモリ５のアドレスに論理“１"のフェイルデータが書き込まれる。よって、試験が終了した時点では被試験メモリＭＵＴの不良メモリセルの全てのアドレスがアドレスフェイルメモリ５に、論理“１"のフェイルデータとして書き込まれることになる。
【００２７】
不良救済解析器６は、この不良救済解析器６において使用される行アドレスを発生する行アドレス発生器３２と、同じくこの不良救済解析器６において使用される列アドレスを発生する列アドレス発生器４２と、行アドレス発生器３２が全ての行のアドレスデータを発生したときにこれを検出して桁上げ信号を出力するキャリーセレクタ（桁上げ検出器）９と、被試験メモリの行アドレスライン毎の不良メモリセル数を計数する行アドレス・フェイルカウンタ（ＲＦＣ）３と、列アドレス毎の不良メモリセル数を計数する列アドレス・フェイルカウンタ（ＣＦＣ）４と、不良メモリセルの総数を計数する総数フェイルカウンタ（ＴＦＣ）８１と、行アドレス・フェイルカウンタ３をアクセスする行カウンタアドレス信号Ｂ−ＲＡＤＲを生成するＲＦＣアドレスフォーマッタ３３と、列アドレス・フェイルカウンタ４をアクセスする列カウンタアドレス信号Ｂ−ＣＡＤＲを生成するＣＦＣアドレスフォーマッタ４３と、総数フェイルカウンタ８１をアクセスする総数カウンタアドレス信号Ｂ−ＴＡＤＲを生成するＴＦＣアドレスフォーマッタ８２とを含む。
【００２８】
行アドレス・フェイルカウンタ３はアドレスフェイルメモリ５に格納された各行毎のフェイルデータの数を格納する行フェイル格納メモリ３５と、後述するデータコントローラ３４と、加算器３１とから構成されており、列アドレス・フェイルカウンタ４はアドレスフェイルメモリ５に格納された各列毎のフェイルデータの数を格納する列フェイル格納メモリ４５と、後述するデータコントローラ４４と、加算器４１とから構成されており、総数フェイルカウンタ８１はフェイルデータの総数を格納するフェイル総数格納メモリ８３と、後述するデータコントローラ８４と、加算器８５とから構成されている。
【００２９】
なお、行アドレス発生器３２、列アドレス発生器４２及びＡＦＭアドレスポインタ５３は基準クロックＣＬＫによって同期して動作する。
キャリーセレクタ９は行アドレス発生器３２が出力する行アドレスデータＲＡＤＲＤを構成する所定数のビットが全て“１"に達する毎に（最終行の行アドレスデータが出力される毎に）桁上げ信号を出力し、この桁上げ信号を列アドレス発生器４２の桁上げ信号入力端子Ｃｉに与える。列アドレス発生器４２は、桁上げ信号を受信する毎に、列アドレスを＋１ずつ増加（インクリメント）させ、それに対応した列アドレスデータＣＡＤＲＤを出力する。
【００３０】
ＴＦＣアドレスフォーマッタ８２は、行アドレス発生器３２が出力する行アドレスデータＲＡＤＲＤ及び列アドレス発生器４２が出力する列アドレスデータＣＡＤＲＤに基づいて、総数フェイルカウンタ８１のフェイル総数格納メモリ８３をアクセスする総数カウンタアドレス信号Ｂ−ＴＡＤＲをフォーマットして出力する。この総数カウンタアドレス信号Ｂ−ＴＡＤＲは、被試験メモリＭＵＴのメモリセルアレイＭＣＡの細分化された数１０〜数１０００の救済ブロックのうちの特定の１つの救済ブロックを指示するアドレス信号である。総数カウンタアドレス信号Ｂ−ＴＡＤＲはフェイル総数格納メモリ８３のアドレス入力端子Ａｎに供給され、特定の１つの救済ブロックを指定すると共に、ＲＦＣアドレスフォーマッタ３３及びＣＦＣアドレスフォーマッタ４３にも与えられる。
【００３１】
ＲＦＣアドレスフォーマッタ３３は、行アドレス発生器３２から出力される行アドレスデータＲＡＤＲＤとＴＦＣアドレスフォーマッタ８２から出力される総数カウンタアドレス信号Ｂ−ＴＡＤＲとに基づいて、行カウンタアドレス信号Ｂ−ＲＡＤＲをフォーマットして出力し、行アドレス・フェイルカウンタ３の行フェイル格納メモリ３５のアドレス入力端子Ａｎに印加する。この行カウンタアドレス信号Ｂ−ＲＡＤＲはどの救済ブロックのどの行かを指示するアドレス信号であり、救済ブロックアドレス信号（総数カウンタアドレス信号Ｂ−ＴＡＤＲ）と特定された救済ブロックの行アドレス信号（行カウンタアドレス信号Ｂ−ＲＡＤＲ）とよりなる。
【００３２】
ＣＦＣアドレスフォーマッタ４３は、列アドレス発生器４２から出力される列アドレスデータＣＡＤＲＤとＴＦＣアドレスフォーマッタ８２から出力される総数カウンタアドレス信号Ｂ−ＴＡＤＲとに基づいて、列カウンタアドレス信号Ｂ−ＣＡＤＲをフォーマットして出力し、列アドレス・フェイルカウンタ４の列フェイル格納メモリ４５のアドレス入力端子Ａｎに印加する。この列カウンタアドレス信号Ｂ−ＣＡＤＲはどの救済ブロックのどの列かを指示するアドレス信号であり、救済ブロックアドレス信号（総数カウンタアドレス信号Ｂ−ＴＡＤＲ）と特定された救済ブロックの列アドレス信号（列カウンタアドレス信号Ｂ−ＣＡＤＲ）とよりなる。
【００３３】
この発明においては、行フェイル格納メモリ、列フェイル格納メモリ及びフェイル総数格納メモリからそれぞれ読み出されるデータの値を、初回読み出し時のみ０として出力する出力変更回路を不良救済解析器６に設けた点を特徴とするものである。例示の実施例では、この出力変更回路は、ＲＦＣアドレスフォーマッタ３３から出力される行カウンタアドレス信号Ｂ−ＲＡＤＲとＣＦＣアドレスフォーマッタ４３から出力される列カウンタアドレス信号Ｂ−ＣＡＤＲとが入力され、これらアドレス信号に基づいて初期化信号を出力する初期化コントローラ７と、この初期化コントローラ７から出力される初期化信号がそれぞれ印加される行アドレス・フェイルカウンタ３のデータコントローラ３４と、列アドレス・フェイルカウンタ４のデータコントローラ４４と、総数フェイルカウンタ８１のデータコントローラ８４とによって構成されている。
【００３４】
この初期化コントローラ７は、この実施例では、行アドレス・フェイルカウンタ３のデータコントローラ３４に対しては、ＣＦＣアドレスフォーマッタ４３から出力される列カウンタアドレス信号Ｂ−ＣＡＤＲ中の、救済ブロックを特定する総数カウンタアドレス信号Ｂ−ＴＡＤＲを除く部分が０のときに、つまり、特定される救済ブロックに対する列カウンタアドレス信号を構成する所定数のビットが全て０であるときに（第１番目の列カウンタアドレス信号に相当する）、初期化信号を出力し、また、列アドレス・フェイルカウンタ４のデータコントローラ４４に対しては、ＲＦＣアドレスフォーマッタ３３から出力される行カウンタアドレス信号Ｂ−ＲＡＤＲ中の、救済ブロックを特定する総数カウンタアドレス信号Ｂ−ＴＡＤＲを除く部分が０のときに、つまり、特定される救済ブロックに対する行カウンタアドレス信号を構成する所定数のビットが全て０であるときに（第１番目の行カウンタアドレス信号に相当する）、初期化信号を出力し、さらに、総数フェイルカウンタ８１のデータコントローラ８４に対しては、データコントローラ３４及びデータコントローラ４４に対する初期化条件が共に成立したときに、即ち、列カウンタアドレス信号Ｂ−ＣＡＤＲ中の総数カウンタアドレス信号Ｂ−ＴＡＤＲを除く部分が０で、かつ行カウンタアドレス信号Ｂ−ＲＡＤＲ中の総数カウンタアドレス信号Ｂ−ＴＡＤＲを除く部分が０であるときに、初期化信号を出力するように構成されている。
【００３５】
一方、行アドレス・フェイルカウンタ３のデータコントローラ３４は、初期化コントローラ７から初期化信号が到来しない場合には行フェイル格納メモリ３５の出力をそのまま加算器３１に出力するが、初期化信号が到来した場合には０を加算器３１に出力するように構成されている。また、列アドレス・フェイルカウンタ４のデータコントローラ４４は、初期化コントローラ７から初期化信号が到来しない場合には列フェイル格納メモリ４５の出力をそのまま加算器４１に出力するが、初期化信号が到来した場合には０を加算器４１に出力するように構成されている。さらに、総数フェイルカウンタ８１のデータコントローラ８４は、初期化コントローラ７から初期化信号が到来しない場合にはフェイル総数格納メモリ８３の出力をそのまま加算器８５に出力するが、初期化信号が到来した場合には０を加算器８５に出力するように構成されている。
【００３６】
行アドレス・フェイルカウンタ３の加算器３１は、不良解析メモリ５０のアドレスフェイルメモリ５からフェイルデータ（“１"）が読み出されると、データコントローラ３４の出力値に＋１を加算し、この加算値を行フェイル格納メモリ３５のデータ入力端子Ｄｉに与える。アドレスフェイルメモリ５からフェイルデータが読み出されないときには、データコントローラ３４の出力値をそのまま行フェイル格納メモリ３５のデータ入力端子Ｄｉに与える。同様に、列アドレス・フェイルカウンタ４の加算器４１は、不良解析メモリ５０のアドレスフェイルメモリ５からフェイルデータが読み出されると、データコントローラ４４の出力値に＋１を加算し、この加算値を列フェイル格納メモリ４５のデータ入力端子Ｄｉに与え、アドレスフェイルメモリ５からフェイルデータが読み出されないときには、データコントローラ４４の出力値をそのまま列フェイル格納メモリ４５のデータ入力端子Ｄｉに与える。総数フェイルカウンタ８１の加算器８５は、不良解析メモリ５０のアドレスフェイルメモリ５からフェイルデータが読み出されると、データコントローラ８４の出力値に＋１を加算し、この加算値をフェイル総数格納メモリ８３のデータ入力端子Ｄｉに与え、アドレスフェイルメモリ５からフェイルデータが読み出されないときには、データコントローラ８４の出力値をそのままフェイル総数格納メモリ８３のデータ入力端子Ｄｉに与える。
【００３７】
これらメモリ３５、４５、８３のデータ入力端子Ｄｉにそれぞれ与えられた加算器３１、４１、８５の出力信号は、書き込みタイミング信号ＷＲＩＴＥ２が各メモリ３５、４５、８３のライトイネーブル端子ＷＥに印加されたときに、アドレス信号入力端子Ａｎに印加されたアドレス信号によって指定された救済ブロックの指定されたアドレスに格納される。
【００３８】
次に、上記構成の不良解析メモリ５０及び不良救済解析器６を備えたメモリ試験装置における不良救済解析動作について説明する。
まず、既に説明した被試験メモリＭＵＴの試験により、不良解析メモリ５０のアドレスフェイルメモリ５には被試験メモリＭＵＴの全ての不良メモリセルを表すフェイルデータ“１"が被試験メモリの不良メモリセルと同じアドレスのメモリセルに格納されている。このアドレスフェイルメモリ５からフェイルデータを読み出す前に、行アドレス発生器３２及び列アドレス発生器４２を初期化する。
【００３９】
不良救済解析動作が開始されると、初期化された行アドレス発生器３２及び列アドレス発生器４２は、全てのビットが０である第１番目の行アドレスデータ及び全てのビットが０である第１番目の列アドレスデータを発生する。初期化コントローラ７は、ＲＦＣアドレスフォーマッタ３３及びＣＦＣアドレスフォーマッタ４３から、全てのビットが０である行アドレス信号を含む行カウンタアドレス信号Ｂ−ＲＡＤＲ及び全てのビットが０である列アドレス信号を含む列カウンタアドレス信号Ｂ−ＣＡＤＲが入力されるから、初期化信号を各カウンタのデータコントローラ３４、４４及び８４に供給する。よって、これらデータコントローラ３４、４４及び８４は０を出力し、各加算器３１、４１、８５はこの０を各メモリ３５、４５、８３のデータ入力端子Ｄｉに与える。データ入力端子Ｄｉに与えられた０は書き込みイネーブル信号が印加されたときに、アドレス信号によって指定されたアドレスに格納される。従って、そのアドレスは初期化されたことになる。
【００４０】
同時に、これら行アドレス発生器３２及び列アドレス発生器４２と同期して動作する不良解析メモリ５０のＡＦＭアドレスポインタ５３から第１番目のアドレス信号が発生されるから、マルチプレクサ５４を通じてこのアドレス信号によりアドレスフェイルメモリ５がアクセスされ、フェイルデータの読み出しが開始される。アドレスフェイルメモリ５から読み出された出力信号は各カウンタ３、４及び８１の加算器３１、４１及び８５の一方の入力端子に供給される。
【００４１】
行アドレス発生器３２及びＡＦＭアドレスポインタ５３は、その後、アドレスを１つずつインクリメントさせて対応するアドレスデータ及びアドレス信号をそれぞれ順次に出力する。
アドレスフェイルメモリ５からフェイルデータ“１"が読み出されると、各加算器３１、４１、８５は、データコントローラ３４、４４、８４から出力されるデータ（初期化により０）に＋１を加算して各メモリ３５、４５、８３のデータ入力端子Ｄｉに与える。よって、行フェイル数、列フェイル数及びフェイル総数を計数して関連するメモリ３５、４５、８３に格納することができる。
【００４２】
具体的に説明すると、行カウンタアドレス信号及び列カウンタアドレス信号がメモリ３５及び４５のアドレス入力端子Ａｎにそれぞれ入力され、これらメモリ３５及び４５の特定の救済ブロックの行アドレス及び列アドレスがそれぞれ指定される毎に、これらメモリから、その指定された行アドレス及び列アドレスに記憶されているフェイルデータの計数数がそれぞれ読み出されて、対応するデータコントローラ３４及び４４に与えられる。初期化コントローラ７から初期化信号が印加されない限り、データコントローラ３４及び４４は読み出された計数値をそのまま対応する加算器３１及４１に与えるから、これら加算器３１及び４１は、アドレスフェイルメモリ５からフェイルデータ“１”が読み出される毎に、メモリ３５及び４５から読み出された値に＋１を加算し、これら加算値をメモリ３５及び４５のデータ入力端子Ｄｉにそれぞれ供給する。
【００４３】
総数フェイルカウンタ８１は総数カウンタアドレス信号によって指定されたメモリ８３の救済ブロックに、アドレスフェイルメモリ５からフェイルデータが読み出される毎に、＋１ずつ増加する加算値（フェイルデータの計数値）を格納することになる。
行アドレス発生器３２のアドレスが＋１ずつ順次に増加し、行アドレスデータＲＡＤＲを構成する所定数のビットが全て“１"になると、つまり、最終行のアドレスデータが出力されると、キャリーセレクタ９から桁上げ信号が出力されて列アドレス発生器４２の桁上げ端子Ｃｉに印加される。これによって列アドレス発生器４２は列アドレスを＋１増加させる。換言すると、列アドレス発生器４２はキャリーセレクタ９から桁上げ信号が出力されない限り、同じ列アドレスデータを出力し続ける。これに対し、行アドレス発生器３２は最終行のアドレスデータを出力すると、再び最初の行のアドレスに戻って順次にインクリメントしたアドレスデータを出力する。従って、解析動作の開始時には、列アドレス発生器４２は、行アドレス発生器３２から発生される行アドレスデータＲＡＤＲが全てのビットが０である第１番目の行アドレスから全てのビットが１である最終行の行アドレスまでインクリメントされる間、全てのビットが０である第１番目の列アドレスデータを発生し続けるから、行アドレス・フェイルカウンタ３の行フェイル格納メモリ３５は特定の救済ブロックの全ての行が初期化されることになる。一方、列アドレス・フェイルカウンタ４の列フェイル格納メモリ４５は、行アドレス発生器３２から発生される行アドレスが第１番目の行アドレス（全てのビットが０である）に戻る度に初期化コントローラ７から列アドレス・フェイルカウンタ４のデータコントローラ４４に初期化信号が印加されるから、各列が順次に初期化されることになる。
【００４４】
上記不良メモリセルの計数動作はフェイルメモリ５の全てのアドレスをアクセスするまで実行される。かくして、行フェイル数、列フェイル数及びフェイル総数を関連するメモリ３５、４５及び８３に格納することができる。
不良メモリセルの計数動作中、行アドレス・フェイルカウンタ３のデータコントローラ３４は、既に説明したように、初期化コントローラ７から初期化信号が印加されると、加算器３１に対して０を供給し、初期化コントローラ７が初期化信号を出力しないときには加算器３１に対して行フェイル格納メモリ３５から読み出されたデータをそのまま供給する。よって、加算器３１は、データコントローラ３４が０を出力した場合、アドレスフェイルメモリ５からフェイルデータが読み出されると、この０に＋１を加算した値１を行フェイル格納メモリ３５に書き込み、フェイルデータが読み出されなければ、入力された０をそのまま行フェイル格納メモリ３５に書き込む。このように、初期化コントローラ７が初期化信号を発生した場合には、行フェイル格納メモリ３５から読み出されるデータの値に関係なく、加算器３１に０が供給されるので、行フェイル格納メモリ３５は、次の救済ブロックに対する解析動作が開始されると、初期化されることになる。
【００４５】
列フェイル格納メモリ４５及びフェイル総数格納メモリ８３の場合も同様であり、これらメモリ４５及び８３は、次の救済ブロックに対する解析動作が開始されると、初期化コントローラ７から初期化信号が発生されるので、初期化されることになる。
なお、上記実施例では初期化コントローラ７と、データコントローラ３４、４４、８４とによって出力変更回路を構成し、行フェイル格納メモリ３５、列フェイル格納メモリ４５、フェイル総数格納メモリ８３からの読み出しデータの値を、初期化コントローラ７が初期化信号を発生した場合には０とみなすように構成したが、出力変更回路の構成は実施例の構成に限定されるものではない。例えば、第１番目の行アドレスデータ及び第１番目の列アドレスデータのビットが全て０でない場合には、第１番目の行アドレスデータ及び第１番目の列アドレスデータが発生されたときに初期化コントローラ７が初期化信号を発生するように構成することは言うまでもない。要するに、出力変更回路は、各救済ブロック毎に、行フェイル格納メモリ３５、列フェイル格納メモリ４５、フェイル総数格納メモリ８３の各アドレスから１回目に読み出された読み出しデータの値を０として出力するように構成されていればよい。
【００４６】
以上、この発明を図示した好ましい実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施例に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は、例示の実施例に限定されるものではなく、特許請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものである。
【００４７】
【発明の効果】
以上の説明で明白なように、この発明によれば、被試験メモリの不良メモリセルの計数値を格納する行フェイル格納メモリ、列フェイル格納メモリ及びフェイル総数格納メモリを、各救済ブロック毎に不良メモリセル数の計数を行う前に初期化する必要がないので、これらフェイル格納メモリを初期化する時間が不要となる。よって、被試験メモリの不良救済解析に要する時間を短縮することができ、不良救済解析を高速化することができると言う顕著な利点が得られる。
【図面の簡単な説明】
【図１】この発明によるメモリ試験装置の一実施例に使用された不良解析メモリ及び不良救済解析器の構成を示すブロック図である。
【図２】従来のメモリ試験装置の一例を示すブロック図である。
【図３】リダンダンシイ構成のメモリを説明するための図である。
【図４】図２に示した不良救済解析器における不良メモリセルの計数動作を説明するための図である。
【図５】図２に示した不良救済解析器における実際の解析方法を説明するための図である。
【符号の説明】
３：行アドレス・フェイルカウンタ
４：列アドレス・フェイルカウンタ
５：アドレスフェイルメモリ
６：不良救済解析器
７：初期化コントローラ
９：キャリーセレクタ
３１：加算器
３２：行アドレス発生器
３３：ＲＦＣアドレスフォーマッタ
３４：データコントローラ
３５：行フェイル格納メモリ
４１：加算器
４２：列アドレス発生器
４３：ＣＦＣアドレスフォーマッタ
４４：データコントローラ
４５：列フェイル格納メモリ
５０：不良解析メモリ
５２：ＡＦＭアドレスフォーマッタ
５３：ＡＦＭアドレスポインタ
５４：マルチプレクサ
５５：ＡＮＤゲート
８１：総数フェイルカウンタ
８２：ＴＦＣアドレスフォーマッタ
８３：フェイル総数格納メモリ
８４：データコントローラ
８５：加算器
【発明の属する技術分野】
この発明は、例えば半導体集積回路（以後、ＩＣと称す）によって構成されるメモリ（以後、ＩＣメモリと称す）を始めとする各種の半導体メモリを試験するためのメモリ試験装置に関し、詳しく言うと、試験した半導体メモリの不良メモリセルの数を計数し、この半導体メモリの救済が可能か否かを判定する不良救済解析器を備えたメモリ試験装置の改良に関するものである。
【０００２】
【従来の技術】
近年、ＩＣメモリの記憶容量の増大に伴い、ＩＣチップ面積の増加及びパターンの高密度化などが必要となり、微小欠陥に起因するＩＣメモリの歩留まりの低下が起こることが多くなっている。この歩留まりの低下を防止するために、例えば、不良メモリセルを予備のメモリセル（スペアライン（spare line）、救済ライン（relief line）、或いは冗長回路（redundancy circuit）とも呼ばれる）と電気的に置き換えることができるＩＣメモリが製造されている。後述するように、この種のＩＣメモリはこの技術分野ではリダンダンシ（redundancy）構成のメモリと呼ばれており、このリダンダンシ構成のメモリの救済が可能か否かの判定は不良救済解析器によって行われる。
【０００３】
図２に従来の不良救済解析器を備えたメモリ試験装置の一例の概略の構成をブロック図で示す。周知のように、このメモリ試験装置は、タイミング発生器１０と、パターン発生器２０と、波形整形器３０と、論理比較器４０と、不良解析メモリ５０と、不良救済解析器６とによって構成されている。なお、以下においてはＩＣメモリを試験する場合について説明するが、ＩＣメモリ以外の他の種々の半導体メモリを試験する場合にも同様にして試験が行われる。
【０００４】
タイミング発生器１０はこのメモリ試験装置全体の基準となるクロックＣＬＫや各種のタイミング信号（図示せず）を発生する。このタイミング発生器１０から供給される基準クロックＣＬＫに基づいて（同期して）、パターン発生器２０は被試験ＩＣメモリ（以下、単に被試験メモリと称す）ＭＵＴに与えるアドレスデータＡＤＲＤ、試験パターンデータＰＴＮＤ及び制御データＣＮＴＬＤを発生する。これらデータ信号は波形整形器３０に入力され、ここでタイミング発生器１０から与えられるタイミング信号（図示せず）により、被試験メモリＭＵＴの試験に必要な実波形を持つアドレス信号ＡＤＲ、試験パターン信号ＰＴＮ及び制御信号ＣＮＴＬにそれぞれ変換された後、被試験メモリＭＵＴに印加される。
【０００５】
被試験メモリＭＵＴは波形整形器３０を通じて供給される制御信号ＣＮＴＬによりその書き込み及び読み出し動作が制御され、波形整形器３０から印加される試験パターン信号ＰＴＮの書き込みと、その書き込んだ試験パターン信号の読み出しが行われる。被試験メモリＭＵＴに書き込まれた試験パターン信号ＰＴＮはその後読み出され、この読み出された応答信号ＲＰＤは論理比較器４０に与えられ、ここで応答信号ＲＰＤはパターン発生器２０から与えられる期待値パターンデータ（信号）ＥＸＰと論理比較され、両信号間に不一致が存在するか否かが検出される。
【０００６】
論理比較器４０は、両信号が不一致であると、その応答信号ＲＰＤが読み出された被試験メモリＭＵＴのアドレスのメモリセルが不良であると判定し、そのことを示すフェイル（failure）信号ＦＡＩＬを発生する。このフェイル信号ＦＡＩＬが発生されると、通常は論理“１"信号（データ）がパターン発生器２０からのアドレスデータＡＤＲＤ（実際にはこのアドレスデータを物理的アドレスに変換したアドレス信号ＡＤＲ）によって指定される不良解析メモリ５０のメモリセルに記憶される。一般には、この論理“１"信号は被試験メモリＭＵＴの不良メモリセルのアドレスと同じ不良解析メモリ５０のアドレスに記憶される。
【０００７】
これに対し、応答信号ＲＰＤと期待値パターンデータＥＸＰとが一致すると、論理比較器４０は、その応答信号が読み出された被試験メモリＭＵＴのアドレスのメモリセルは正常であると判定し、そのことを示すパス（pass）信号を発生する。このパス信号は不良解析メモリ５０に格納されない。
このようにして一連の試験中に発生した被試験メモリＭＵＴの不良メモリセルの情報（論理“１"）を不良解析メモリ５０に記憶する。試験終了後、この不良解析メモリ５０に格納されたフェイルデータを不良救済解析器６に読み出して被試験メモリＭＵＴの不良解析を行う。
【０００８】
不良解析メモリ５０は、被試験メモリＭＵＴと同等の動作速度と記憶容量を持ち、被試験メモリＭＵＴに印加されるアドレス信号ＡＤＲと同じアドレス信号がこの不良解析メモリ５０に印加される。また、不良解析メモリ５０は試験開始前に初期化される。例えば、初期化によって不良解析メモリ５０の全アドレスに論理“０"のデータが書き込まれ、被試験メモリＭＵＴの試験によって論理比較器４０から不一致を表すフェイル信号ＦＡＩＬが発生される毎に、その不一致が発生した被試験メモリＭＵＴのメモリセルのアドレスと同じ不良解析メモリ５０のアドレスに、メモリセルの不良を表わす論理“１"のフェイルデータが書き込まれる。
【０００９】
不良救済解析器６は不良解析メモリ５０に記憶された不良メモリセルの総数と、行（横列：ロウ）アドレスライン及び列（縦列：カラム）アドレスラインの各アドレスライン上の不良メモリセルの数を別々に、かつ同時に計数し、各被試験メモリＭＵＴに設けられた救済ライン、即ち予備のメモリセル（スペアライン又は冗長回路）によって救済が可能か否かを解析する。このような救済ラインを設けたメモリは、上述したように、この技術分野ではリダンダンシ構成のメモリと呼ばれている。
【００１０】
ここで、リダンダンシ構成メモリについて簡単に説明する。図３はその一例の構成を概略的に示すもので、被試験メモリＭＵＴは、メモリセルが行及び列に配列されたメモリセルアレイ（主記憶部分）ＭＣＡに加えて、このメモリセルアレイＭＣＡの周辺に形成された行アドレス（row address）救済ラインＳＲと列アドレス（column address）救済ラインＳＣとを具備している。これらメモリセルアレイＭＣＡ、行アドレス救済ラインＳＲ及び列アドレス救済ラインＳＣは同一の半導体チップ内に形成される。この例では行及び列アドレス救済ラインＳＲ及びＳＣをメモリセルアレイＭＣＡの行及び列アドレス方向の一方の側辺に沿って２本ずつ形成した場合を示すが、救済ラインの数や配列位置は図示の例に限定されないことは言うまでもない。
【００１１】
被試験メモリＭＵＴの試験の結果、メモリセルアレイＭＣＡ内の例えばｉ番目の行アドレスラインＲｉ（ｉは整数）に３個の不良メモリセルＸ１、Ｘ２、Ｘ３が検出され、また、ｉ番目の列アドレスラインＣｉ（ｉは整数）に３個の不良メモリセルＹ１、Ｙ２、Ｙ３が検出されたとすると、行アドレスラインＲｉの電気接続を２本の行アドレス救済ラインＳＲの何れか一方に変更すれば、この不良のメモリセルが存在する行アドレスラインＲｉを救済することができる。同じく、列アドレスラインＣｉも２本の列アドレス救済ラインＳＣの何れか一方に電気接続を変更すれば、この不良のセルが存在する列アドレスラインＣｉを救済することができる。 このように、リダンダンシ構成メモリはメモリセルアレイＭＣＡ内の不良メモリセルを行及び列アドレス救済ラインによって救済するように構成されているから、行アドレスライン毎及び列アドレスライン毎の不良メモリセル数を計数し、救済ラインの本数と比べることにより、メモリセルアレイＭＣＡを救済できるか否かを判定することができる。
【００１２】
このため、従来の不良救済解析器６は、図４に示すように、メモリセルアレイＭＣＡ内の行アドレスライン毎及び列アドレスライン毎の不良メモリセルの数を行アドレス・フェイルカウンタ（ＲＦＣ：row address failure counter）３及び列アドレス・フェイルカウンタ（ＣＦＣ：column address failure counter）４で計数し、さらに、不良メモリセルの総数を総数フェイルカウンタ（ＴＦＣ：total failure counter）８１で計数し、これらの計数値から救済が可能か否かを判定している。
【００１３】
なお、行アドレス・フェイルカウンタ３及び列アドレス・フェイルカウンタ４は、実際には、不良解析メモリ５０から読み出される行アドレスライン毎及び列アドレスライン毎の不良メモリセルを表すフェイルデータの数をそれぞれ計数し、その計数値をそれらのフェイル格納メモリにそれぞれ格納し、総数フェイルカウンタ８１は、不良解析メモリ５０からフェイルデータが読み出される毎に、その発生回数を積算し、その積算値を総数フェイルカウンタ８１のフェイル総数格納メモリに記憶するように構成されている。
【００１４】
【発明が解決しようとする課題】
被試験メモリＭＵＴを救済できるか否かの不良救済解析器６における実際の解析は、図５に示すように、メモリセルアレイＭＣＡを数１０〜数１０００の救済ブロックＢに分割し、これら分割した各救済ブロックＢ毎に行われるので、総数フェイルカウンタ８１、行アドレス・フェイルカウンタ３及び列アドレス・フェイルカウンタ４における不良メモリセル数（フェイルデータ数）の計数は分割された救済ブロック毎に行なわれる。この場合、フェイルデータ数の計数は、各カウンタのフェイル格納メモリの記憶内容を読み出し、その読み出した値に対して不良解析メモリ５０の読み出しデータが“１"ならば（フェイルデータが読み出されると）＋１し、フェイルデータが読み出されないときにはそのままの値を再びそれぞれのフェイル格納メモリに書き込むことにより、行われる。よって、これらフェイルデータの計数値を格納するフェイル格納メモリは各救済ブロックＢ毎のフェイルデータ数の計数を行う前に必ず初期化しなければならない。
【００１５】
図５において、○が付けられた救済ブロックは不良メモリセルが１個も存在しなかった救済ブロックを示し、×が付けられた救済ブロックは不良メモリセルが１個以上存在する救済ブロックを示す。また、被試験メモリの不良救済解析は各救済ブロック毎に行われるから、各救済ブロックを指定するブロックアドレスが必要となる。図５において、救済ブロックＢに付された符号＃０、＃１、＃２、・・・、＃１Ｆはブロックアドレスを示す。各救済ブロック毎に計数された不良メモリセル数は、各ブロックアドレスと同じアドレスを有するブロックフェイルメモリＢＦＭのメモリセルに記憶される。
【００１６】
近年、被試験メモリの大容量化が進み、救済ブロックの個数及び大きさが増大する傾向にあり、これに伴って不良メモリセルの計数値を格納するフェイル格納メモリの容量も増大している。このため、これらフェイル格納メモリの初期化に時間が掛かり、被試験メモリの不良救済解析に要する時間が長くなってしまうと言う難点があった。よって、これらフェイル格納メモリのデータの初期化に必要な時間を短縮し、不良救済解析を高速化することが要請されている。
【００１７】
この発明の１つの目的は、リダンダンシ構成のメモリの不良救済解析を高速に実行することができる不良救済解析器を備えたメモリ試験装置を提供することである。
この発明の他の目的は、被試験メモリの不良メモリセルを表すフェイルデータの計数に先だってこのフェイルデータの計数値を格納するメモリの初期化を必要としない不良救済解析器を備えたメモリ試験装置を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明においては、被試験メモリの不良メモリセルを表すフェイルデータを格納する不良解析メモリと、この不良解析メモリに格納されたフェイルデータに基づいて試験済みメモリの不良救済解析を行う不良救済解析器とを具備するメモリ試験装置において、上記不良救済解析器が、上記不良解析メモリから読み出されたフェイルデータ数を格納するフェイル格納メモリと、このフェイル格納メモリの各アドレスから１回目に読み出された読み出しデータの値を０として出力する出力変更回路とを具備する半導体メモリ試験装置が提供される。
【００１９】
上記出力変更回路は、上記フェイル格納メモリの各アドレスから１回目にデータが読み出されるときに初期化信号を発生する初期化コントローラと、この初期化コントローラから初期化信号が到来しない場合には上記フェイル格納メモリの出力をそのまま出力すると共に、初期化信号が到来した場合には０を出力するデータコントローラとによって構成されている。
【００２０】
好ましい一実施例においては、上記不良解析メモリから読み出されたフェイルデータの数を格納するフェイル格納メモリは、上記不良解析メモリの行アドレスライン毎のフェイルデータ数を計数する行アドレス・フェイルカウンタに設けられた行フェイル格納メモリと、列アドレスライン毎のフェイルデータ数を計数する列アドレス・フェイルカウンタに設けられた列フェイル格納メモリと、フェイルデータの総数を計数する総数フェイルカウンタに設けられたフェイル総数格納メモリである。
【００２１】
また、上記出力変更回路は、上記行フェイル格納メモリをアクセスする行カウンタアドレス信号が０であるときには上記列アドレス・フェイルカウンタに初期化信号を印加し、上記列フェイル格納メモリをアクセスする列カウンタアドレス信号が０であるときには上記行アドレス・フェイルカウンタに初期化信号を印加し、上記行カウンタアドレス信号及び上記列カウンタアドレス信号が共に０であるときには上記総数フェイルカウンタに初期化信号を印加する初期化コントローラと、上記各フェイルカウンタにそれぞれ設けられ、上記初期化コントローラから初期化信号が印加されない場合には上記フェイル格納メモリから読み出された出力をそのまま出力すると共に、初期化信号が印加された場合には０を出力するデータコントローラとによって構成されている。
【００２２】
上記不良救済解析器は、入力される行アドレスデータ及び列アドレスデータに基づいて上記総数フェイルカウンタのフェイル総数格納メモリをアクセスする総数カウンタアドレス信号をフォーマットして出力するＴＦＣアドレスフォーマッタと、入力される行アドレスデータ及び上記総数カウンタアドレス信号に基づいて上記行アドレス・フェイルカウンタの行フェイル格納メモリをアクセスする行カウンタアドレス信号をフォーマットして出力するＲＦＣアドレスフォーマッタと、入力される列アドレスデータ及び上記総数カウンタアドレス信号に基づいて上記列アドレス・フェイルカウンタの列フェイル格納メモリをアクセスする列カウンタアドレス信号をフォーマットして出力するＣＦＣアドレスフォーマッタとをさらに含み、上記初期化コントローラは、上記ＲＦＣアドレスフォーマッタから供給される行カウンタアドレス信号及び上記ＣＦＣアドレスフォーマッタから供給される列カウンタアドレス信号に基づいて上記初期化信号を生成し、上記行アドレス・フェイルカウンタ、上記列アドレス・フェイルカウンタ及び上記総数フェイルカウンタはそれぞれ、上記データコントローラの出力に上記不良解析メモリの出力を加算し、その加算結果を上記行フェイル格納メモリ、上記列フェイル格納メモリ及び上記フェイル総数格納メモリに供給する加算器をそれぞれ含んでいる。
【００２３】
【発明の実施の形態】
以下、この発明の好ましい実施の形態について、その要部である不良解析メモリ及び不良救済解析器の構成を示す図１を参照して詳細に説明する。
不良解析メモリ５０は、図２に示したパターン発生器２０から供給されるアドレスデータ（論理アドレス）ＡＤＲＤを物理アドレス信号ＡＤＲに変換するためのＡＦＭアドレスフォーマッタ５２と、被試験メモリＭＵＴの不良メモリセルを表すフェイルデータを記憶するアドレスフェイルメモリ（ＡＦＭ）５と、このアドレスフェイルメモリ５の全アドレスを指定することができるアドレス信号を出力するＡＦＭアドレスポインタ５３と、このＡＦＭアドレスポインタ５３から出力されるアドレス信号とＡＦＭアドレスフォーマッタ５２から出力されるアドレス信号ＡＤＲとを切り替えてアドレスフェイルメモリ５に与えるマルチプレクサ５４と、アドレスフェイルメモリ５に対するフェイルデータの書き込み動作を制御するＡＮＤゲート５５とによって構成されている。
【００２４】
ＡＦＭアドレスフォーマッタ５２は、パターン発生器２０から供給される行アドレスデータＸｉ（ｉは整数）及び列アドレスデータＹｉ（ｉは整数）からアドレスフェイルメモリ５をアクセスするアドレス信号ＡＤＲ（図２の波形整形器３０から出力されるアドレス信号ＡＤＲと同じアドレス信号）をフォーマットし、マルチプレクサ５４に供給する。マルチプレクサ５４は、被試験メモリＭＵＴのテスト時には、ＡＦＭアドレスフォーマッタ５２から供給されるアドレス信号ＡＤＲをアドレスフェイルメモリ５のアドレス入力端子Ａｎに印加し、試験済みメモリの不良救済解析時には、ＡＦＭアドレスポインタ５３から供給されるアドレス信号をアドレスフェイルメモリ５のアドレス入力端子Ａｎに印加する。
【００２５】
ＡＮＤゲート５５の一方の入力端子には、図２の論理比較器４０からフェイル信号ＦＡＩＬが印加され、その他方の入力端子には書き込みタイミング信号ＷＲＩＴＥ１が印加される。フェイル信号ＦＡＩＬが印加され、書き込みタイミング信号ＷＲＩＴＥ１が印加されると、ＡＮＤゲート５５は、この書き込みタイミング信号のタイミングで、アドレスフェイルメモリ５のライトイネーブル端子ＷＥにライトイネーブル信号を出力し、データ入力端子Ｄｉに常時印加されているフェイルデータ“１"の書き込みを可能にする。その結果、アドレスフォーマッタ５２からのアドレス信号ＡＤＲによって指定されたアドレスフェイルメモリ５のアドレスに、フェイルデータ“１"が書き込まれる。よって、被試験メモリＭＵＴの不良メモリセルのアドレスと同じアドレスフェイルメモリ５のアドレスに、不良メモリセルの発生を表すフェイルデータ“１"が記憶されることになる。
【００２６】
このように、アドレスフェイルメモリ５は、論理比較器４０からフェイル信号ＦＡＩＬが出力される毎に、そのとき被試験メモリＭＵＴに与えられているアドレス信号ＡＤＲと同じアドレス信号によってアクセスされるので、被試験メモリＭＵＴの不良メモリセルのアドレスと同じアドレスフェイルメモリ５のアドレスに論理“１"のフェイルデータが書き込まれる。よって、試験が終了した時点では被試験メモリＭＵＴの不良メモリセルの全てのアドレスがアドレスフェイルメモリ５に、論理“１"のフェイルデータとして書き込まれることになる。
【００２７】
不良救済解析器６は、この不良救済解析器６において使用される行アドレスを発生する行アドレス発生器３２と、同じくこの不良救済解析器６において使用される列アドレスを発生する列アドレス発生器４２と、行アドレス発生器３２が全ての行のアドレスデータを発生したときにこれを検出して桁上げ信号を出力するキャリーセレクタ（桁上げ検出器）９と、被試験メモリの行アドレスライン毎の不良メモリセル数を計数する行アドレス・フェイルカウンタ（ＲＦＣ）３と、列アドレス毎の不良メモリセル数を計数する列アドレス・フェイルカウンタ（ＣＦＣ）４と、不良メモリセルの総数を計数する総数フェイルカウンタ（ＴＦＣ）８１と、行アドレス・フェイルカウンタ３をアクセスする行カウンタアドレス信号Ｂ−ＲＡＤＲを生成するＲＦＣアドレスフォーマッタ３３と、列アドレス・フェイルカウンタ４をアクセスする列カウンタアドレス信号Ｂ−ＣＡＤＲを生成するＣＦＣアドレスフォーマッタ４３と、総数フェイルカウンタ８１をアクセスする総数カウンタアドレス信号Ｂ−ＴＡＤＲを生成するＴＦＣアドレスフォーマッタ８２とを含む。
【００２８】
行アドレス・フェイルカウンタ３はアドレスフェイルメモリ５に格納された各行毎のフェイルデータの数を格納する行フェイル格納メモリ３５と、後述するデータコントローラ３４と、加算器３１とから構成されており、列アドレス・フェイルカウンタ４はアドレスフェイルメモリ５に格納された各列毎のフェイルデータの数を格納する列フェイル格納メモリ４５と、後述するデータコントローラ４４と、加算器４１とから構成されており、総数フェイルカウンタ８１はフェイルデータの総数を格納するフェイル総数格納メモリ８３と、後述するデータコントローラ８４と、加算器８５とから構成されている。
【００２９】
なお、行アドレス発生器３２、列アドレス発生器４２及びＡＦＭアドレスポインタ５３は基準クロックＣＬＫによって同期して動作する。
キャリーセレクタ９は行アドレス発生器３２が出力する行アドレスデータＲＡＤＲＤを構成する所定数のビットが全て“１"に達する毎に（最終行の行アドレスデータが出力される毎に）桁上げ信号を出力し、この桁上げ信号を列アドレス発生器４２の桁上げ信号入力端子Ｃｉに与える。列アドレス発生器４２は、桁上げ信号を受信する毎に、列アドレスを＋１ずつ増加（インクリメント）させ、それに対応した列アドレスデータＣＡＤＲＤを出力する。
【００３０】
ＴＦＣアドレスフォーマッタ８２は、行アドレス発生器３２が出力する行アドレスデータＲＡＤＲＤ及び列アドレス発生器４２が出力する列アドレスデータＣＡＤＲＤに基づいて、総数フェイルカウンタ８１のフェイル総数格納メモリ８３をアクセスする総数カウンタアドレス信号Ｂ−ＴＡＤＲをフォーマットして出力する。この総数カウンタアドレス信号Ｂ−ＴＡＤＲは、被試験メモリＭＵＴのメモリセルアレイＭＣＡの細分化された数１０〜数１０００の救済ブロックのうちの特定の１つの救済ブロックを指示するアドレス信号である。総数カウンタアドレス信号Ｂ−ＴＡＤＲはフェイル総数格納メモリ８３のアドレス入力端子Ａｎに供給され、特定の１つの救済ブロックを指定すると共に、ＲＦＣアドレスフォーマッタ３３及びＣＦＣアドレスフォーマッタ４３にも与えられる。
【００３１】
ＲＦＣアドレスフォーマッタ３３は、行アドレス発生器３２から出力される行アドレスデータＲＡＤＲＤとＴＦＣアドレスフォーマッタ８２から出力される総数カウンタアドレス信号Ｂ−ＴＡＤＲとに基づいて、行カウンタアドレス信号Ｂ−ＲＡＤＲをフォーマットして出力し、行アドレス・フェイルカウンタ３の行フェイル格納メモリ３５のアドレス入力端子Ａｎに印加する。この行カウンタアドレス信号Ｂ−ＲＡＤＲはどの救済ブロックのどの行かを指示するアドレス信号であり、救済ブロックアドレス信号（総数カウンタアドレス信号Ｂ−ＴＡＤＲ）と特定された救済ブロックの行アドレス信号（行カウンタアドレス信号Ｂ−ＲＡＤＲ）とよりなる。
【００３２】
ＣＦＣアドレスフォーマッタ４３は、列アドレス発生器４２から出力される列アドレスデータＣＡＤＲＤとＴＦＣアドレスフォーマッタ８２から出力される総数カウンタアドレス信号Ｂ−ＴＡＤＲとに基づいて、列カウンタアドレス信号Ｂ−ＣＡＤＲをフォーマットして出力し、列アドレス・フェイルカウンタ４の列フェイル格納メモリ４５のアドレス入力端子Ａｎに印加する。この列カウンタアドレス信号Ｂ−ＣＡＤＲはどの救済ブロックのどの列かを指示するアドレス信号であり、救済ブロックアドレス信号（総数カウンタアドレス信号Ｂ−ＴＡＤＲ）と特定された救済ブロックの列アドレス信号（列カウンタアドレス信号Ｂ−ＣＡＤＲ）とよりなる。
【００３３】
この発明においては、行フェイル格納メモリ、列フェイル格納メモリ及びフェイル総数格納メモリからそれぞれ読み出されるデータの値を、初回読み出し時のみ０として出力する出力変更回路を不良救済解析器６に設けた点を特徴とするものである。例示の実施例では、この出力変更回路は、ＲＦＣアドレスフォーマッタ３３から出力される行カウンタアドレス信号Ｂ−ＲＡＤＲとＣＦＣアドレスフォーマッタ４３から出力される列カウンタアドレス信号Ｂ−ＣＡＤＲとが入力され、これらアドレス信号に基づいて初期化信号を出力する初期化コントローラ７と、この初期化コントローラ７から出力される初期化信号がそれぞれ印加される行アドレス・フェイルカウンタ３のデータコントローラ３４と、列アドレス・フェイルカウンタ４のデータコントローラ４４と、総数フェイルカウンタ８１のデータコントローラ８４とによって構成されている。
【００３４】
この初期化コントローラ７は、この実施例では、行アドレス・フェイルカウンタ３のデータコントローラ３４に対しては、ＣＦＣアドレスフォーマッタ４３から出力される列カウンタアドレス信号Ｂ−ＣＡＤＲ中の、救済ブロックを特定する総数カウンタアドレス信号Ｂ−ＴＡＤＲを除く部分が０のときに、つまり、特定される救済ブロックに対する列カウンタアドレス信号を構成する所定数のビットが全て０であるときに（第１番目の列カウンタアドレス信号に相当する）、初期化信号を出力し、また、列アドレス・フェイルカウンタ４のデータコントローラ４４に対しては、ＲＦＣアドレスフォーマッタ３３から出力される行カウンタアドレス信号Ｂ−ＲＡＤＲ中の、救済ブロックを特定する総数カウンタアドレス信号Ｂ−ＴＡＤＲを除く部分が０のときに、つまり、特定される救済ブロックに対する行カウンタアドレス信号を構成する所定数のビットが全て０であるときに（第１番目の行カウンタアドレス信号に相当する）、初期化信号を出力し、さらに、総数フェイルカウンタ８１のデータコントローラ８４に対しては、データコントローラ３４及びデータコントローラ４４に対する初期化条件が共に成立したときに、即ち、列カウンタアドレス信号Ｂ−ＣＡＤＲ中の総数カウンタアドレス信号Ｂ−ＴＡＤＲを除く部分が０で、かつ行カウンタアドレス信号Ｂ−ＲＡＤＲ中の総数カウンタアドレス信号Ｂ−ＴＡＤＲを除く部分が０であるときに、初期化信号を出力するように構成されている。
【００３５】
一方、行アドレス・フェイルカウンタ３のデータコントローラ３４は、初期化コントローラ７から初期化信号が到来しない場合には行フェイル格納メモリ３５の出力をそのまま加算器３１に出力するが、初期化信号が到来した場合には０を加算器３１に出力するように構成されている。また、列アドレス・フェイルカウンタ４のデータコントローラ４４は、初期化コントローラ７から初期化信号が到来しない場合には列フェイル格納メモリ４５の出力をそのまま加算器４１に出力するが、初期化信号が到来した場合には０を加算器４１に出力するように構成されている。さらに、総数フェイルカウンタ８１のデータコントローラ８４は、初期化コントローラ７から初期化信号が到来しない場合にはフェイル総数格納メモリ８３の出力をそのまま加算器８５に出力するが、初期化信号が到来した場合には０を加算器８５に出力するように構成されている。
【００３６】
行アドレス・フェイルカウンタ３の加算器３１は、不良解析メモリ５０のアドレスフェイルメモリ５からフェイルデータ（“１"）が読み出されると、データコントローラ３４の出力値に＋１を加算し、この加算値を行フェイル格納メモリ３５のデータ入力端子Ｄｉに与える。アドレスフェイルメモリ５からフェイルデータが読み出されないときには、データコントローラ３４の出力値をそのまま行フェイル格納メモリ３５のデータ入力端子Ｄｉに与える。同様に、列アドレス・フェイルカウンタ４の加算器４１は、不良解析メモリ５０のアドレスフェイルメモリ５からフェイルデータが読み出されると、データコントローラ４４の出力値に＋１を加算し、この加算値を列フェイル格納メモリ４５のデータ入力端子Ｄｉに与え、アドレスフェイルメモリ５からフェイルデータが読み出されないときには、データコントローラ４４の出力値をそのまま列フェイル格納メモリ４５のデータ入力端子Ｄｉに与える。総数フェイルカウンタ８１の加算器８５は、不良解析メモリ５０のアドレスフェイルメモリ５からフェイルデータが読み出されると、データコントローラ８４の出力値に＋１を加算し、この加算値をフェイル総数格納メモリ８３のデータ入力端子Ｄｉに与え、アドレスフェイルメモリ５からフェイルデータが読み出されないときには、データコントローラ８４の出力値をそのままフェイル総数格納メモリ８３のデータ入力端子Ｄｉに与える。
【００３７】
これらメモリ３５、４５、８３のデータ入力端子Ｄｉにそれぞれ与えられた加算器３１、４１、８５の出力信号は、書き込みタイミング信号ＷＲＩＴＥ２が各メモリ３５、４５、８３のライトイネーブル端子ＷＥに印加されたときに、アドレス信号入力端子Ａｎに印加されたアドレス信号によって指定された救済ブロックの指定されたアドレスに格納される。
【００３８】
次に、上記構成の不良解析メモリ５０及び不良救済解析器６を備えたメモリ試験装置における不良救済解析動作について説明する。
まず、既に説明した被試験メモリＭＵＴの試験により、不良解析メモリ５０のアドレスフェイルメモリ５には被試験メモリＭＵＴの全ての不良メモリセルを表すフェイルデータ“１"が被試験メモリの不良メモリセルと同じアドレスのメモリセルに格納されている。このアドレスフェイルメモリ５からフェイルデータを読み出す前に、行アドレス発生器３２及び列アドレス発生器４２を初期化する。
【００３９】
不良救済解析動作が開始されると、初期化された行アドレス発生器３２及び列アドレス発生器４２は、全てのビットが０である第１番目の行アドレスデータ及び全てのビットが０である第１番目の列アドレスデータを発生する。初期化コントローラ７は、ＲＦＣアドレスフォーマッタ３３及びＣＦＣアドレスフォーマッタ４３から、全てのビットが０である行アドレス信号を含む行カウンタアドレス信号Ｂ−ＲＡＤＲ及び全てのビットが０である列アドレス信号を含む列カウンタアドレス信号Ｂ−ＣＡＤＲが入力されるから、初期化信号を各カウンタのデータコントローラ３４、４４及び８４に供給する。よって、これらデータコントローラ３４、４４及び８４は０を出力し、各加算器３１、４１、８５はこの０を各メモリ３５、４５、８３のデータ入力端子Ｄｉに与える。データ入力端子Ｄｉに与えられた０は書き込みイネーブル信号が印加されたときに、アドレス信号によって指定されたアドレスに格納される。従って、そのアドレスは初期化されたことになる。
【００４０】
同時に、これら行アドレス発生器３２及び列アドレス発生器４２と同期して動作する不良解析メモリ５０のＡＦＭアドレスポインタ５３から第１番目のアドレス信号が発生されるから、マルチプレクサ５４を通じてこのアドレス信号によりアドレスフェイルメモリ５がアクセスされ、フェイルデータの読み出しが開始される。アドレスフェイルメモリ５から読み出された出力信号は各カウンタ３、４及び８１の加算器３１、４１及び８５の一方の入力端子に供給される。
【００４１】
行アドレス発生器３２及びＡＦＭアドレスポインタ５３は、その後、アドレスを１つずつインクリメントさせて対応するアドレスデータ及びアドレス信号をそれぞれ順次に出力する。
アドレスフェイルメモリ５からフェイルデータ“１"が読み出されると、各加算器３１、４１、８５は、データコントローラ３４、４４、８４から出力されるデータ（初期化により０）に＋１を加算して各メモリ３５、４５、８３のデータ入力端子Ｄｉに与える。よって、行フェイル数、列フェイル数及びフェイル総数を計数して関連するメモリ３５、４５、８３に格納することができる。
【００４２】
具体的に説明すると、行カウンタアドレス信号及び列カウンタアドレス信号がメモリ３５及び４５のアドレス入力端子Ａｎにそれぞれ入力され、これらメモリ３５及び４５の特定の救済ブロックの行アドレス及び列アドレスがそれぞれ指定される毎に、これらメモリから、その指定された行アドレス及び列アドレスに記憶されているフェイルデータの計数数がそれぞれ読み出されて、対応するデータコントローラ３４及び４４に与えられる。初期化コントローラ７から初期化信号が印加されない限り、データコントローラ３４及び４４は読み出された計数値をそのまま対応する加算器３１及４１に与えるから、これら加算器３１及び４１は、アドレスフェイルメモリ５からフェイルデータ“１”が読み出される毎に、メモリ３５及び４５から読み出された値に＋１を加算し、これら加算値をメモリ３５及び４５のデータ入力端子Ｄｉにそれぞれ供給する。
【００４３】
総数フェイルカウンタ８１は総数カウンタアドレス信号によって指定されたメモリ８３の救済ブロックに、アドレスフェイルメモリ５からフェイルデータが読み出される毎に、＋１ずつ増加する加算値（フェイルデータの計数値）を格納することになる。
行アドレス発生器３２のアドレスが＋１ずつ順次に増加し、行アドレスデータＲＡＤＲを構成する所定数のビットが全て“１"になると、つまり、最終行のアドレスデータが出力されると、キャリーセレクタ９から桁上げ信号が出力されて列アドレス発生器４２の桁上げ端子Ｃｉに印加される。これによって列アドレス発生器４２は列アドレスを＋１増加させる。換言すると、列アドレス発生器４２はキャリーセレクタ９から桁上げ信号が出力されない限り、同じ列アドレスデータを出力し続ける。これに対し、行アドレス発生器３２は最終行のアドレスデータを出力すると、再び最初の行のアドレスに戻って順次にインクリメントしたアドレスデータを出力する。従って、解析動作の開始時には、列アドレス発生器４２は、行アドレス発生器３２から発生される行アドレスデータＲＡＤＲが全てのビットが０である第１番目の行アドレスから全てのビットが１である最終行の行アドレスまでインクリメントされる間、全てのビットが０である第１番目の列アドレスデータを発生し続けるから、行アドレス・フェイルカウンタ３の行フェイル格納メモリ３５は特定の救済ブロックの全ての行が初期化されることになる。一方、列アドレス・フェイルカウンタ４の列フェイル格納メモリ４５は、行アドレス発生器３２から発生される行アドレスが第１番目の行アドレス（全てのビットが０である）に戻る度に初期化コントローラ７から列アドレス・フェイルカウンタ４のデータコントローラ４４に初期化信号が印加されるから、各列が順次に初期化されることになる。
【００４４】
上記不良メモリセルの計数動作はフェイルメモリ５の全てのアドレスをアクセスするまで実行される。かくして、行フェイル数、列フェイル数及びフェイル総数を関連するメモリ３５、４５及び８３に格納することができる。
不良メモリセルの計数動作中、行アドレス・フェイルカウンタ３のデータコントローラ３４は、既に説明したように、初期化コントローラ７から初期化信号が印加されると、加算器３１に対して０を供給し、初期化コントローラ７が初期化信号を出力しないときには加算器３１に対して行フェイル格納メモリ３５から読み出されたデータをそのまま供給する。よって、加算器３１は、データコントローラ３４が０を出力した場合、アドレスフェイルメモリ５からフェイルデータが読み出されると、この０に＋１を加算した値１を行フェイル格納メモリ３５に書き込み、フェイルデータが読み出されなければ、入力された０をそのまま行フェイル格納メモリ３５に書き込む。このように、初期化コントローラ７が初期化信号を発生した場合には、行フェイル格納メモリ３５から読み出されるデータの値に関係なく、加算器３１に０が供給されるので、行フェイル格納メモリ３５は、次の救済ブロックに対する解析動作が開始されると、初期化されることになる。
【００４５】
列フェイル格納メモリ４５及びフェイル総数格納メモリ８３の場合も同様であり、これらメモリ４５及び８３は、次の救済ブロックに対する解析動作が開始されると、初期化コントローラ７から初期化信号が発生されるので、初期化されることになる。
なお、上記実施例では初期化コントローラ７と、データコントローラ３４、４４、８４とによって出力変更回路を構成し、行フェイル格納メモリ３５、列フェイル格納メモリ４５、フェイル総数格納メモリ８３からの読み出しデータの値を、初期化コントローラ７が初期化信号を発生した場合には０とみなすように構成したが、出力変更回路の構成は実施例の構成に限定されるものではない。例えば、第１番目の行アドレスデータ及び第１番目の列アドレスデータのビットが全て０でない場合には、第１番目の行アドレスデータ及び第１番目の列アドレスデータが発生されたときに初期化コントローラ７が初期化信号を発生するように構成することは言うまでもない。要するに、出力変更回路は、各救済ブロック毎に、行フェイル格納メモリ３５、列フェイル格納メモリ４５、フェイル総数格納メモリ８３の各アドレスから１回目に読み出された読み出しデータの値を０として出力するように構成されていればよい。
【００４６】
以上、この発明を図示した好ましい実施例について記載したが、この発明の精神及び範囲から逸脱することなしに、上述した実施例に関して種々の変形、変更及び改良がなし得ることはこの分野の技術者には明らかであろう。従って、この発明は、例示の実施例に限定されるものではなく、特許請求の範囲によって定められるこの発明の範囲内に入る全てのそのような変形、変更及び改良をも包含するものである。
【００４７】
【発明の効果】
以上の説明で明白なように、この発明によれば、被試験メモリの不良メモリセルの計数値を格納する行フェイル格納メモリ、列フェイル格納メモリ及びフェイル総数格納メモリを、各救済ブロック毎に不良メモリセル数の計数を行う前に初期化する必要がないので、これらフェイル格納メモリを初期化する時間が不要となる。よって、被試験メモリの不良救済解析に要する時間を短縮することができ、不良救済解析を高速化することができると言う顕著な利点が得られる。
【図面の簡単な説明】
【図１】この発明によるメモリ試験装置の一実施例に使用された不良解析メモリ及び不良救済解析器の構成を示すブロック図である。
【図２】従来のメモリ試験装置の一例を示すブロック図である。
【図３】リダンダンシイ構成のメモリを説明するための図である。
【図４】図２に示した不良救済解析器における不良メモリセルの計数動作を説明するための図である。
【図５】図２に示した不良救済解析器における実際の解析方法を説明するための図である。
【符号の説明】
３：行アドレス・フェイルカウンタ
４：列アドレス・フェイルカウンタ
５：アドレスフェイルメモリ
６：不良救済解析器
７：初期化コントローラ
９：キャリーセレクタ
３１：加算器
３２：行アドレス発生器
３３：ＲＦＣアドレスフォーマッタ
３４：データコントローラ
３５：行フェイル格納メモリ
４１：加算器
４２：列アドレス発生器
４３：ＣＦＣアドレスフォーマッタ
４４：データコントローラ
４５：列フェイル格納メモリ
５０：不良解析メモリ
５２：ＡＦＭアドレスフォーマッタ
５３：ＡＦＭアドレスポインタ
５４：マルチプレクサ
５５：ＡＮＤゲート
８１：総数フェイルカウンタ
８２：ＴＦＣアドレスフォーマッタ
８３：フェイル総数格納メモリ
８４：データコントローラ
８５：加算器
Claims (5)
- 被試験メモリの不良メモリセルを表すフェイルデータを格納する不良解析メモリと、この不良解析メモリに格納されたフェイルデータに基づいて試験済みメモリの不良救済解析を行う不良救済解析器とを具備するメモリ試験装置において、
上記不良救済解析器が、上記不良解析メモリから読み出されたフェイルデータ数を格納するフェイル格納メモリと、このフェイル格納メモリの各アドレスから１回目に読み出された読み出しデータの値を０として出力する出力変更回路とを具備することを特徴とするメモリ試験装置。 - 上記出力変更回路は、上記フェイル格納メモリの各アドレスから１回目にデータが読み出されるときに初期化信号を発生する初期化コントローラと、この初期化コントローラから初期化信号が到来しない場合には上記フェイル格納メモリの出力をそのまま出力すると共に、初期化信号が到来した場合には０を出力するデータコントローラとによって構成されていることを特徴とする請求項１に記載のメモリ試験装置。
- 上記不良解析メモリから読み出されたフェイルデータの数を格納するフェイル格納メモリは、上記不良解析メモリの行アドレスライン毎のフェイルデータ数を計数する行アドレス・フェイルカウンタに設けられた行フェイル格納メモリと、列アドレスライン毎のフェイルデータ数を計数する列アドレス・フェイルカウンタに設けられた列フェイル格納メモリと、フェイルデータの総数を計数する総数フェイルカウンタに設けられたフェイル総数格納メモリであることを特徴とする請求項１に記載のメモリ試験装置。
- 上記出力変更回路は、上記行フェイル格納メモリをアクセスする行カウンタアドレス信号が０であるときには上記列アドレス・フェイルカウンタに初期化信号を印加し、上記列フェイル格納メモリをアクセスする列カウンタアドレス信号が０であるときには上記行アドレス・フェイルカウンタに初期化信号を印加し、上記行カウンタアドレス信号及び上記列カウンタアドレス信号が共に０であるときには上記総数フェイルカウンタに初期化信号を印加する初期化コントローラと、上記各フェイルカウンタにそれぞれ設けられ、上記初期化コントローラから初期化信号が印加されない場合には上記フェイル格納メモリから読み出された出力をそのまま出力すると共に、初期化信号が印加された場合には０を出力するデータコントローラとによって構成されていることを特徴とする請求項３に記載のメモリ試験装置。
- 上記不良救済解析器は、
入力される行アドレスデータ及び列アドレスデータに基づいて上記総数フェイルカウンタのフェイル総数格納メモリをアクセスする総数カウンタアドレス信号をフォーマットして出力するＴＦＣアドレスフォーマッタと、
入力される行アドレスデータ及び上記総数カウンタアドレス信号に基づいて上記行アドレス・フェイルカウンタの行フェイル格納メモリをアクセスする行カウンタアドレス信号をフォーマットして出力するＲＦＣアドレスフォーマッタと、入力される列アドレスデータ及び上記総数カウンタアドレス信号に基づいて上記列アドレス・フェイルカウンタの列フェイル格納メモリをアクセスする列カウンタアドレス信号をフォーマットして出力するＣＦＣアドレスフォーマッタ
とをさらに含み、
上記初期化コントローラは、上記ＲＦＣアドレスフォーマッタから供給される行カウンタアドレス信号及び上記ＣＦＣアドレスフォーマッタから供給される列カウンタアドレス信号に基づいて上記初期化信号を生成し、
上記行アドレス・フェイルカウンタ、上記列アドレス・フェイルカウンタ及び上記総数フェイルカウンタはそれぞれ、上記データコントローラの出力に上記不良解析メモリの出力を加算し、その加算結果を上記行フェイル格納メモリ、上記列フェイル格納メモリ及び上記フェイル総数格納メモリに供給する加算器をそれぞれ含んでいる
ことを特徴とする請求項４に記載のメモリ試験装置。
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