JP4056236B2 - ダイナミック・バーンイン装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は不良な半導体をスクリーニングするためのバーンイン装置に関し、特に高速にダイナミック・バーンインを行うことができるバーンイン装置に関するものである。
【０００２】
【従来の技術】
従来から、半導体装置の受け入れ等に際し、バーンイン槽内に半導体装置を収納し、半導体装置に信号発生器からバーンイン信号を入力し、ダイナミック・バーンインを行うことにより、不良品をスクリーニングすることが行われている。
図５に上記バーンイン装置の概略構成を示す。同図に示すように、バーンイン装置は信号発生器１とバーンイン槽２から構成され、プリント基板ＰＢに被試験対象となるＬＳＩ等の半導体を取り付けてバーンイン槽２内に収納し、信号発生器ＳＧから半導体装置にバーンイン信号を所定時間入力しバーンインを行う。
図２に、ＤＲＡＭ、ＳＲＡＭ等の汎用メモリをバーンインする際のバーンイン信号の一例を示す。同図に示すように、バーンイン信号は、クロックＣＬＫ、行アドレスストローブＲＡＳ（以下単にＲＡＳという）、列アドレスストローブＣＡＳ（以下単にＣＡＳという）、ライトイネーブルＷＥと、データＤＩＮ、行アドレスＡＤ（Ｒ），列アドレスＡＤ（Ｃ）からなり、アドレスはインクリメントされ、メモリの各セルにデータが書き込む処理を行う。
【０００３】
また、カスタムＬＳＩ等においては、バーンイン信号を発生する回路をＬＳＩ内に内蔵させ、外部からクロック信号、制御信号等を入力してＬＳＩ内部でバーンイン信号を生成してダイナミック・バーンインを行うことも行われている（例えば特開平１０−２２１４１１号公報等参照）。
しかし、バーンイン信号を発生する回路をＬＳＩ内に内蔵させると、それに応じて半導体装置のコストがアップする。このため、比較的廉価な汎用メモリ等においてはバーンイン信号を発生する回路をＬＳＩ内に内蔵させずに、通常図２に示すようなバーンイン信号を被試験対象となる半導体装置に入力してダイナミック・バーンインを行っている。
【０００４】
【発明が解決しようとする課題】
近年、汎用メモリ等の高速、高機能化が増加しており、これに対応できるバーンイン装置の実現が望まれている。
しかし、現状のバーンイン装置の信号発生器のクロック周波数の上限は、１０ＭＨｚ程度であり、現状のバーンイン装置による通常のバーンインでは、例えばクロック周波数が１００ＭＨｚ以上の高速な汎用メモリに対しバーンイン効果が期待できない。そこで、このような高速な汎用メモリに対してバーンインの加速効果を得るため、バーンイン時間を長くしているのが現状である。
本発明は上記事情を考慮してなされたものであって、本発明の目的は、従来のバーンイン装置に比較的簡単な構成の変換器を付加することにより、上記高速、高機能な半導体装置を短時間でバーンインすることができるダイナミック・バーンイン装置を提供することである。
【０００５】
【課題を解決するための手段】
図１は本発明の概要を示す図である。
本発明は同図（ａ）に示すように、信号発生器１が出力する信号をバーンイン槽２内に収納された被試験対象の半導体装置に入力し、半導体装置のバーンインを行うダイナミック・バーンイン装置において、上記信号発生器の出力側に変換器３を設ける。
そして、変換器３により、上記信号発生器１が出力する信号の周波数をＮ倍（Ｎ＝１，２，３，…）にし、変換器３が出力するバーンイン信号をバーンイン槽２内に収納された被試験対象の半導体装置に入力してダイナミック・バーンインを行う。
例えば、汎用メモリのバーンインを行う場合、図１（ｂ−１）に示す信号変換器１の出力ＣＬＫ１，ＲＡＳ１，ＣＡＳ１，ＷＥ１等を、変換器３により同図（ｂ−２）（ｂ−３）に示すように、クロック信号ＣＬＫ１に同期した周期が２０ｎｓのクロック信号ＣＬＫ２に変換するとともに、ローレベルの時の幅が２０ｎｓのＲＡＳ２、ＣＡＳ２、ＷＥ２等の信号に変換し、バーンイン槽内に収納された半導体装置に供給し、ダイナミック・バーンインを行う。
上記のように、信号発生器１が出力するバーンイン信号の周波数を変換器３により変換し、周波数が高いバーンイン信号を、バーンイン槽内の半導体装置に供給しているので、高速、高機能な半導体装置に対しても、短時間でダイナミック・バーンインを行うことができる。
また、従来のバーンイン装置に変換器を付加するだけで、バーンインを加速し、バーンイン時間を短縮することができるので、高速、高機能な半導体装置に対応したバーンイン装置を新規に導入する場合に比べ、大幅にコストダウンを図ることができる。
【０００６】
【発明の実施の形態】
以下、本発明の実施例について説明する。なお、以下の説明では、汎用メモリを対象としたバーンイン装置について説明するが、本発明の対象は汎用メモリに限定されるものではなく、その他の各種の半導体装置に適用することができる。
図２は本発明の実施例のバーンイン装置の概略構成を示す図である。本実施例は、前記図５に示したバーンイン装置において、信号発生器１の出力側に変換器３を設け、信号発生器１が出力するバーンイン信号の周波数を変換器３により高くし、バーンイン槽に収納された汎用メモリに供給することにより、バーンインを加速する実施例を示している。
【０００７】
図３に本実施例の変換器３の構成例を示す。同図は変換器３により、信号発生器１が出力する周期が６０ｎｓのクロック信号ＣＬＫ１のバーンイン信号を、周期が２０ｎｓのクロック信号ＣＫＬ２のバーンイン信号に変換する場合の回路構成例を示している。
同図において、３１は同期発振器であり、信号発生器１が出力する周期が６０ｎｓのクロック信号ＣＬＫ１の周波数を３倍し、該クロック信号ＣＬＫ１に同期し、周期が２０ｎｓのクロック信号ＣＬＫ２を発生する。
３２は波形成形回路であり、波形成形回路３２は、反転回路ＩＮＶ１と、フリップフロップＦＦ１〜ＦＦ６と、遅延回路Ｄ１〜Ｄ６を備えている。
【０００８】
反転回路ＩＮＶ１は、同期発振器３ａが出力するクロック信号ＣＬＫ２を反転させる。反転回路ＩＮＶ１の出力は、フリップフロップＦＦ１〜ＦＦ６のクロック入力端子ＣＬＫに供給される。
また、前記信号発生器１が出力するＲＡＳ、ＣＡＳ、ライトイネーブルＷＥ、データＤＩＮ、行アドレスＡＤ（Ｒ）、列アドレスＡＤ（Ｃ）が上記フリップフロップＦＦ１〜ＦＦ６のデータ入力端子Ｄに供給される。また、遅延回路Ｄ１〜Ｄ６はアンドゲートＧ１〜Ｇ６の出力を所定時間遅延させる。
【０００９】
図４は本実施例の変換器の動作を説明する図であり、図３、図４を参照しながら、本実施例の動作について説明する。
図４において、ＣＬＫ１、ＲＡＳ１、ＣＡＳ１は信号発生器の出力を示し、ＣＬＫ２、ＲＡＳ２、ＣＡＳ２、ＷＥ２、ＤＩＮ２、ＡＤ（Ｒ）２、ＡＤ（Ｃ）２は変換器３の出力を示している。なお、同図では、信号発生器１の出力としてＣＬＫ１、ＲＡＳ、ＣＡＳのみを示しているが、前記図６に示したタイミングでＷＥ１、ＤＩＮ１、ＡＤ（Ｒ）２、ＡＤ（Ｃ）２の信号も同様に変換器３に入力される。
信号発生器１が出力するクロック信号ＣＬＫ１は図３に示す同期発振器３１に供給され、同期発振器３１は、図４に示すようにクロック信号ＣＬＫ１に同期したｎ倍の周波数のクロック信号ＣＬＫ２を発生する。このクロック信号ＣＬＫ２は前記したバーンイン槽２に収納された半導体装置に供給されるとともに、波形成形回路３２に供給される。
【００１０】
波形成形回路３２に設けられた反転回路ＩＮＶ１は、このクロック信号ＣＬＫ２を反転し、この反転されたクロック信号ＣＬＫ２は、フリップフロップＦＦ１〜ＦＦ６のクロック端子ＣＬＫに入力される。フリップフロップＦＦ１〜ＦＦ６は、上記反転回路ＩＮＶ１の出力が立ち下がるタイミングで、信号発生器１が出力するＷＥ１、ＤＩＮ１、ＡＤ（Ｒ）２、ＡＤ（Ｃ）２の値に取り込み、その値を保持する。
このため、フリップフロップＦＦ１からＦＦ６の出力Ｑは、図４に示すように、ＲＡＳ１、ＣＡＳ１、ＷＥ１，ＤＩＮ１、アドレス１（Ｒ）、アドレス１（Ｃ）が入力される毎に２０ｎｓの幅でローレベルとなる。
フリップフロップＦＦ１〜ＦＦ６の出力Ｑは、遅延回路Ｄに供給されて所定時間遅延され、図４に示すようにＲＡＳ２、ＣＡＳ２、ＷＥ２、ＤＩＮ２、アドレス２（Ｒ）、アドレス２（Ｃ）として出力される。この信号はバーンイン信号として、前記図２に示したようにバーンイン槽に収納された半導体に供給される。
【００１１】
本実施例においては、上記のように、変換器３を設け、信号発生器１が出力するバーンイン信号の周波数を変換器３により高くして、バーンイン槽内の半導体装置に供給しているので、高速、高機能な半導体装置に対しても、短時間でバーンインを行うことができる。
また、従来の信号発生器に比較的簡単な構成の変換器を設けるだけで、バーンインを加速することができ、クロック周波数が高い信号発生器を設ける場合に比べ、安価に構成することができる。
【００１２】
なお、上記実施例では、クロック信号の周期を６０ｎｓ→２０ｎｓに変換し、ＲＡＳ２、ＣＡＳ２、ＷＥ２等がローレベルのときの幅を３０ｎｓ→２０ｎｓに変換する場合について説明したが、ＲＡＳ２、ＣＡＳ２、ＷＥ２等がローレベルのときの幅を３０ｎｓ→１０ｎｓになるように変換しても、同様にバーンインの加速効果を得ることができる。
さらに、上記実施例では、クロック信号の周期を６０ｎｓから２０ｎｓに変換する場合について説明したが、本発明は上記実施例に限定されるものではなく、変換する周波数は、バーンインの対象となる半導体装置に合わせて適宜、選択することができる。
【００１３】
【発明の効果】
以上説明したように、本発明においては、以下の効果を得ることができる。
（１）高速のダイナミック・バーンインを行うことが可能となったので、半導体装置における初期劣化性不良の検出出力を数倍にアップすることが可能となる。
（２）ダイナミック・バーンインに際して、半導体装置へのストレス回数をＮ倍にすることができるので、バーンイン時間を１／Ｎに短縮することができる。
（３）従来のバーンイン装置に変換器を付加するだけでよいので、高速な半導体装置に対応したバーンイン装置を新規に導入することなく、高速なバーンインを実施することが可能となる。
【図面の簡単な説明】
【図１】本発明の概要を説明する図である。
【図２】本発明の実施例のバーンイン装置の概略構成を示す図である。
【図３】本発明の実施例の変換器の構成例を示す図である。
【図４】図３に示す変換器の動作を示すタイムチャートである。
【図５】バーンイン装置の概略構成を示す図である。
【図６】汎用メモリのダイナミック・バーンインを行う際のバーンイン信号の一例を示す図である。
【符号の説明】
１ 信号発生器
２ バーンイン槽
３ 変換器
３１ 同期発振器
３２ 波形成形回路

Claims (3)

1. 信号発生器が出力する信号をバーンイン槽内に収納された被試験対象の汎用メモリに入力し、汎用メモリのバーンインを行うダイナミック・バーンイン装置であって、
   上記信号発生器が出力するクロック信号に同期し、該クロック周波数より高い周波数のクロック信号を発生する同期発振器と、
   上記信号発生器が出力する制御信号、データ信号、アドレス信号を、上記同期発振器が出力するクロック信号に応じた幅の信号に成形する波形成形回路とを備え、
   上記同期発振器が出力するクロック信号と、上記波形成形回路が出力する制御信号、データ信号、アドレス信号を被試験対象の汎用メモリに入力してダイナミック・バーンインを行うことを特徴とするダイナミック・バーンイン装置。
2. 前記波形成形回路は、
   前記制御信号と前記クロック信号が入力されるフリップフロップ回路と、
   前記フリップフロップ回路の出力信号が入力され、前記出力信号を基に前記成形制御信号を出力する遅延回路とを有する
   ことを特徴とする請求項１記載のダイナミック・バーンイン装置。
3. 信号発生器が出力する信号をバーンイン槽内に収納された被試験対象の半導体装置に入力し、該半導体装置のバーンインを行うダイナミック・バーンイン装置であって、
   前記信号発生器が出力するクロック信号に同期し、該クロック周波数より高い周波数のクロック信号を発生する同期発振器と、
   前記信号発生器が出力する制御信号を、前記同期発振器が出力するクロック信号に応じた幅の信号に成形する波形成形回路とを備え、
   前記同期発振器が出力するクロック信号と、前記波形成形回路が出力する制御信号を被試験対象の前記半導体装置に入力してダイナミック・バーンインを行うことを特徴とするダイナミック・バーンイン装置。

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