JP4056236B2 - ダイナミック・バーンイン装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は不良な半導体をスクリーニングするためのバーンイン装置に関し、特に高速にダイナミック・バーンインを行うことができるバーンイン装置に関するものである。
【0002】
【従来の技術】
従来から、半導体装置の受け入れ等に際し、バーンイン槽内に半導体装置を収納し、半導体装置に信号発生器からバーンイン信号を入力し、ダイナミック・バーンインを行うことにより、不良品をスクリーニングすることが行われている。
図5に上記バーンイン装置の概略構成を示す。同図に示すように、バーンイン装置は信号発生器1とバーンイン槽2から構成され、プリント基板PBに被試験対象となるLSI等の半導体を取り付けてバーンイン槽2内に収納し、信号発生器SGから半導体装置にバーンイン信号を所定時間入力しバーンインを行う。
図2に、DRAM、SRAM等の汎用メモリをバーンインする際のバーンイン信号の一例を示す。同図に示すように、バーンイン信号は、クロックCLK、行アドレスストローブRAS(以下単にRASという)、列アドレスストローブCAS(以下単にCASという)、ライトイネーブルWEと、データDIN、行アドレスAD(R),列アドレスAD(C)からなり、アドレスはインクリメントされ、メモリの各セルにデータが書き込む処理を行う。
【0003】
また、カスタムLSI等においては、バーンイン信号を発生する回路をLSI内に内蔵させ、外部からクロック信号、制御信号等を入力してLSI内部でバーンイン信号を生成してダイナミック・バーンインを行うことも行われている(例えば特開平10−221411号公報等参照)。
しかし、バーンイン信号を発生する回路をLSI内に内蔵させると、それに応じて半導体装置のコストがアップする。このため、比較的廉価な汎用メモリ等においてはバーンイン信号を発生する回路をLSI内に内蔵させずに、通常図2に示すようなバーンイン信号を被試験対象となる半導体装置に入力してダイナミック・バーンインを行っている。
【0004】
【発明が解決しようとする課題】
近年、汎用メモリ等の高速、高機能化が増加しており、これに対応できるバーンイン装置の実現が望まれている。
しかし、現状のバーンイン装置の信号発生器のクロック周波数の上限は、10MHz程度であり、現状のバーンイン装置による通常のバーンインでは、例えばクロック周波数が100MHz以上の高速な汎用メモリに対しバーンイン効果が期待できない。そこで、このような高速な汎用メモリに対してバーンインの加速効果を得るため、バーンイン時間を長くしているのが現状である。
本発明は上記事情を考慮してなされたものであって、本発明の目的は、従来のバーンイン装置に比較的簡単な構成の変換器を付加することにより、上記高速、高機能な半導体装置を短時間でバーンインすることができるダイナミック・バーンイン装置を提供することである。
【0005】
【課題を解決するための手段】
図1は本発明の概要を示す図である。
本発明は同図(a)に示すように、信号発生器1が出力する信号をバーンイン槽2内に収納された被試験対象の半導体装置に入力し、半導体装置のバーンインを行うダイナミック・バーンイン装置において、上記信号発生器の出力側に変換器3を設ける。
そして、変換器3により、上記信号発生器1が出力する信号の周波数をN倍(N=1,2,3,…)にし、変換器3が出力するバーンイン信号をバーンイン槽2内に収納された被試験対象の半導体装置に入力してダイナミック・バーンインを行う。
例えば、汎用メモリのバーンインを行う場合、図1(b−1)に示す信号変換器1の出力CLK1,RAS1,CAS1,WE1等を、変換器3により同図(b−2)(b−3)に示すように、クロック信号CLK1に同期した周期が20nsのクロック信号CLK2に変換するとともに、ローレベルの時の幅が20nsのRAS2、CAS2、WE2等の信号に変換し、バーンイン槽内に収納された半導体装置に供給し、ダイナミック・バーンインを行う。
上記のように、信号発生器1が出力するバーンイン信号の周波数を変換器3により変換し、周波数が高いバーンイン信号を、バーンイン槽内の半導体装置に供給しているので、高速、高機能な半導体装置に対しても、短時間でダイナミック・バーンインを行うことができる。
また、従来のバーンイン装置に変換器を付加するだけで、バーンインを加速し、バーンイン時間を短縮することができるので、高速、高機能な半導体装置に対応したバーンイン装置を新規に導入する場合に比べ、大幅にコストダウンを図ることができる。
【0006】
【発明の実施の形態】
以下、本発明の実施例について説明する。なお、以下の説明では、汎用メモリを対象としたバーンイン装置について説明するが、本発明の対象は汎用メモリに限定されるものではなく、その他の各種の半導体装置に適用することができる。
図2は本発明の実施例のバーンイン装置の概略構成を示す図である。本実施例は、前記図5に示したバーンイン装置において、信号発生器1の出力側に変換器3を設け、信号発生器1が出力するバーンイン信号の周波数を変換器3により高くし、バーンイン槽に収納された汎用メモリに供給することにより、バーンインを加速する実施例を示している。
【0007】
図3に本実施例の変換器3の構成例を示す。同図は変換器3により、信号発生器1が出力する周期が60nsのクロック信号CLK1のバーンイン信号を、周期が20nsのクロック信号CKL2のバーンイン信号に変換する場合の回路構成例を示している。
同図において、31は同期発振器であり、信号発生器1が出力する周期が60nsのクロック信号CLK1の周波数を3倍し、該クロック信号CLK1に同期し、周期が20nsのクロック信号CLK2を発生する。
32は波形成形回路であり、波形成形回路32は、反転回路INV1と、フリップフロップFF1〜FF6と、遅延回路D1〜D6を備えている。
【0008】
反転回路INV1は、同期発振器3aが出力するクロック信号CLK2を反転させる。反転回路INV1の出力は、フリップフロップFF1〜FF6のクロック入力端子CLKに供給される。
また、前記信号発生器1が出力するRAS、CAS、ライトイネーブルWE、データDIN、行アドレスAD(R)、列アドレスAD(C)が上記フリップフロップFF1〜FF6のデータ入力端子Dに供給される。また、遅延回路D1〜D6はアンドゲートG1〜G6の出力を所定時間遅延させる。
【0009】
図4は本実施例の変換器の動作を説明する図であり、図3、図4を参照しながら、本実施例の動作について説明する。
図4において、CLK1、RAS1、CAS1は信号発生器の出力を示し、CLK2、RAS2、CAS2、WE2、DIN2、AD(R)2、AD(C)2は変換器3の出力を示している。なお、同図では、信号発生器1の出力としてCLK1、RAS、CASのみを示しているが、前記図6に示したタイミングでWE1、DIN1、AD(R)2、AD(C)2の信号も同様に変換器3に入力される。
信号発生器1が出力するクロック信号CLK1は図3に示す同期発振器31に供給され、同期発振器31は、図4に示すようにクロック信号CLK1に同期したn倍の周波数のクロック信号CLK2を発生する。このクロック信号CLK2は前記したバーンイン槽2に収納された半導体装置に供給されるとともに、波形成形回路32に供給される。
【0010】
波形成形回路32に設けられた反転回路INV1は、このクロック信号CLK2を反転し、この反転されたクロック信号CLK2は、フリップフロップFF1〜FF6のクロック端子CLKに入力される。フリップフロップFF1〜FF6は、上記反転回路INV1の出力が立ち下がるタイミングで、信号発生器1が出力するWE1、DIN1、AD(R)2、AD(C)2の値に取り込み、その値を保持する。
このため、フリップフロップFF1からFF6の出力Qは、図4に示すように、RAS1、CAS1、WE1,DIN1、アドレス1(R)、アドレス1(C)が入力される毎に20nsの幅でローレベルとなる。
フリップフロップFF1〜FF6の出力Qは、遅延回路Dに供給されて所定時間遅延され、図4に示すようにRAS2、CAS2、WE2、DIN2、アドレス2(R)、アドレス2(C)として出力される。この信号はバーンイン信号として、前記図2に示したようにバーンイン槽に収納された半導体に供給される。
【0011】
本実施例においては、上記のように、変換器3を設け、信号発生器1が出力するバーンイン信号の周波数を変換器3により高くして、バーンイン槽内の半導体装置に供給しているので、高速、高機能な半導体装置に対しても、短時間でバーンインを行うことができる。
また、従来の信号発生器に比較的簡単な構成の変換器を設けるだけで、バーンインを加速することができ、クロック周波数が高い信号発生器を設ける場合に比べ、安価に構成することができる。
【0012】
なお、上記実施例では、クロック信号の周期を60ns→20nsに変換し、RAS2、CAS2、WE2等がローレベルのときの幅を30ns→20nsに変換する場合について説明したが、RAS2、CAS2、WE2等がローレベルのときの幅を30ns→10nsになるように変換しても、同様にバーンインの加速効果を得ることができる。
さらに、上記実施例では、クロック信号の周期を60nsから20nsに変換する場合について説明したが、本発明は上記実施例に限定されるものではなく、変換する周波数は、バーンインの対象となる半導体装置に合わせて適宜、選択することができる。
【0013】
【発明の効果】
以上説明したように、本発明においては、以下の効果を得ることができる。
(1)高速のダイナミック・バーンインを行うことが可能となったので、半導体装置における初期劣化性不良の検出出力を数倍にアップすることが可能となる。
(2)ダイナミック・バーンインに際して、半導体装置へのストレス回数をN倍にすることができるので、バーンイン時間を1/Nに短縮することができる。
(3)従来のバーンイン装置に変換器を付加するだけでよいので、高速な半導体装置に対応したバーンイン装置を新規に導入することなく、高速なバーンインを実施することが可能となる。
【図面の簡単な説明】
【図1】本発明の概要を説明する図である。
【図2】本発明の実施例のバーンイン装置の概略構成を示す図である。
【図3】本発明の実施例の変換器の構成例を示す図である。
【図4】図3に示す変換器の動作を示すタイムチャートである。
【図5】バーンイン装置の概略構成を示す図である。
【図6】汎用メモリのダイナミック・バーンインを行う際のバーンイン信号の一例を示す図である。
【符号の説明】
1 信号発生器
2 バーンイン槽
3 変換器
31 同期発振器
32 波形成形回路
Claims (3)
- 信号発生器が出力する信号をバーンイン槽内に収納された被試験対象の汎用メモリに入力し、汎用メモリのバーンインを行うダイナミック・バーンイン装置であって、
上記信号発生器が出力するクロック信号に同期し、該クロック周波数より高い周波数のクロック信号を発生する同期発振器と、
上記信号発生器が出力する制御信号、データ信号、アドレス信号を、上記同期発振器が出力するクロック信号に応じた幅の信号に成形する波形成形回路とを備え、
上記同期発振器が出力するクロック信号と、上記波形成形回路が出力する制御信号、データ信号、アドレス信号を被試験対象の汎用メモリに入力してダイナミック・バーンインを行うことを特徴とするダイナミック・バーンイン装置。 - 前記波形成形回路は、
前記制御信号と前記クロック信号が入力されるフリップフロップ回路と、
前記フリップフロップ回路の出力信号が入力され、前記出力信号を基に前記成形制御信号を出力する遅延回路とを有する
ことを特徴とする請求項1記載のダイナミック・バーンイン装置。 - 信号発生器が出力する信号をバーンイン槽内に収納された被試験対象の半導体装置に入力し、該半導体装置のバーンインを行うダイナミック・バーンイン装置であって、
前記信号発生器が出力するクロック信号に同期し、該クロック周波数より高い周波数のクロック信号を発生する同期発振器と、
前記信号発生器が出力する制御信号を、前記同期発振器が出力するクロック信号に応じた幅の信号に成形する波形成形回路とを備え、
前記同期発振器が出力するクロック信号と、前記波形成形回路が出力する制御信号を被試験対象の前記半導体装置に入力してダイナミック・バーンインを行うことを特徴とするダイナミック・バーンイン装置。
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