KR20000067917A

KR20000067917A - 중복성 분석의 반도체 메모리 시험기

Info

Publication number: KR20000067917A
Application number: KR1019997000374A
Authority: KR
Inventors: 램세이어스티브지.; 마이클선스티븐에이.; 아우가르텐마이클에이치.
Original assignee: 레카 도날드 지.; 테라다인 인코퍼레이티드
Priority date: 1996-07-18
Filing date: 1997-06-25
Publication date: 2000-11-25
Also published as: JP2000515290A; KR100444427B1; US5754556A; EP0912979A1; EP0912979B1; DE69702858D1; WO1998003979A1; JP3879087B2; DE69702858T2

Abstract

시험기 서브시스템 및 중복성 분석 서브시스템을 포함하는 반도체 메모리 제조 시스템에 관한 것이다. 제조 시스템은 중복 분석기로 전송된 데이터 비트 수를감소시키는 중복성 분석 서브시스템과 시험 서브시스템사이에 전송 회로를 포함한다. 이것은 전송 프로세스를 가속하며 또한 중복성 분석을 가속한다.

Description

중복성 분석의 반도체 메모리 시험기{SEMICONDUCTOR MEMORY TESTER WITH REDUNDANCY ANALYSIS}

최근의 컴퓨터는 반도체 메모리 칩을 사용한다. 컴퓨터 프로세서가 보다 더강력해졌기에, 컴퓨터에 필요한 메모리의 양도 증가되었다. 그 결과로, 하나의 메모리 칩에 저장될 수 있는 정보 비트의 수가 증가되었다.

보다 많은 메모리가 사용됨에 따라, 시장의 수요에 의해 메모리 제작자는 메모리 값을 내리게 되었다. 과거의 사실로 볼 때, 저장 비트당 가격은 현저히 내렸다. 크기를 줄이고 값을 내림으로써 반도체 메모리 제작자는 보다 어려운 도전을 받게되었다. 즉, 이들은 메모리 제작비용을 줄여야만한다.

보다 큰 메모리를 만드는 비용을 줄이는 데 있어서 한가지 어려움은 메모리의 크기가 증가함에따라 반도체 메모리의 결함 가능성이 증가한다는 것이다. 따라서, 메모리 크기가 증가함에 따라 양품률은 더 낮아진다. 그러나, 양품률은 반도체회로의 생산 비용에 영향을 끼치는 매우 중요한 인자이다.

양품률을 증가시키기위해, 메모리 제작자는 각 반도체 메모리의 일부로서 중복 셀을 포함한다. 결함이 있는 셀은 중복 셀로 교체되어 완전한 기능을 갖는 메모리가 만들어진다. 수리가 빨리 될 수 있다면, 결함이 있는 다이를 수리함으로써 생산 비용은 감소될 수 있다.

수리는 웨이퍼 레벨 시험의 일부로서 전형적으로 행해진다. 웨이퍼위의 각다이는 미국 캘리포니아 아구오라 힐에 있는 테라다인 인코퍼레이티드 회사에 의해판매되는 J995와 같은 고속 메모리 시험기로 시험받는다. 시험기는 고장 메모리 셀이 있는 다이를 식별하고 어느 셀에 고장이 있는지를 기록한다. 시험이 진행될 때고장 정보는 캡쳐 램에 저장된다.

시험후, 캡쳐 램의 내용은 한 개 이상의 중복 분석기로 전송된다. 일부 시스템에서는, 각 고장 위치의 어드레스만이 중복 분석기로 전송된다. 고장 위치의 어드레스만을 전송하는 것은 분석기에 저장된 전체 정보량을 줄일 수 있다.

행과 열을 그룹화함으로써 손실 데이터가 또한 압축되었다. 예를 들어, 인접셀의 클러스터는 때때로 함께 그룹화되었다. 한 개 이상의 이러한 셀에 고장이 있다면, 상기 그룹에 고장이 있음을 데이터값이 나타낸다. 그룹에 있는 여러 셀에 고장이 있더라도, 오직 한 개의 정보만이 중복 분석기로 전송된다. 그러나, 압축된 것에는 손실이 있기 때문에, 중복 분석기에 제공된 정보에 의거하여 어느 개별 메모리 위치에 고장이 있는지를 결정하는 것이 가능하지 않다. 따라서, 그룹내의 모든 셀이 교체되어야한다.

각 분석기는 별개의 메모리 및 프로세서를 포함한다. 프로세서는 결함이 있는 메모리를 수리하기위해 어느 메모리 셀이 중복 셀로 교체되어야 하는지를 계산한다.(본 발명에서 참조로 포함된) 엠. 아우가르텐의 자동 메모리 시험기용 중복 분석기라는 명칭의 미국특허번호 제 08/011,003호는 그러한 메모리 시험기를 설명한다. 어느 행 또는 열이 교체되어야 하는지를 결정하기위해 중복 분석기에 의해 다양한 기술이 사용된다.

일반적으로 캐치 램은 매우 빠르게 동작할 수 있기에 SRAM으로 만들어진다.유사하게, 분석기에 있는 메모리는 고속을 얻기위해 흔히 SRAM으로 만들어진다. 그러나, SRAM은 비싸고, 시험중인 매우 큰 메모리에 대한 정보를 분석기가 유지해야한다면 분명히 문제점이 될 수 있다.

어느 행 또는 열이 교체되어야 하는지에 대한 정보는 전자 데이터 파일과 같은 수리국으로 전달된다. 수리국은 일반적으로 레이저를 사용하여 다이를 영구히변경시키기위해 다이위에서 요구되는 연결을 행한다.

메모리에 있는 셀은 행과 열로 정렬된다. 중복 셀도 행과 열로 정렬된다. 결함이 있는 셀을 포함하는 전체 열 또는 전체 행을 교체함으로써 수리가 된다.

수리될 수 있는 결함 셀의 수를 제한하는 중복 행과 열의 수는 한정된다. 수리될 수 있는 것보다 많은 셀이 있다면, 전체 다이는 흔히 버려진다.

매우 흔하게 클러스터내의 결함이 있는 셀이 발생한다. 따라서, 단일 행 또는 단일 열을 교체함으로써 결함이 있는 여러 셀을 수리하는 것이 종종 가능하다.중복 행과 열의 적절한 사용으로, 몇 개의 중복 행과 열을 사용하여 많은 결함을 갖는 메모리도 수리될 수 있다. 중복 행과 열을 최적으로 사용하기위해, 결함이 있는 모든 셀을 수리하는 방법을 찾을때까지 중복 행과 열을 사용하는 상이한 방법을시도하도록 많은 메모리 시험기는 프로그래밍된다. 이러한 기술은 전체 구조 형 기술이라 불린다. 결함이 있는 모든 셀이 수리될 수 있는 다른 해결책이 있다면, 이기술은 결국 그 해결책을 찾아낼 것이다. 그러나, 이 기술은 비교적 시간이 오래 걸린다. 큰 메모리에 대해, 이 기술은 특히 반도체 메모리의 대량 생산에 사용될 때 보다 오래 걸릴 것이다.

특정 결함을 수리하기위해 중복 행과 열을 어떻게 할당할 것인지를 결정하는대체 방법은 필수 수리 알고리즘으로 불린다. 이 기술로, 시험기는 결함이 있는 메모리 셀의 제일 높은 수로 행 또는 열을 식별한다. 하나의 중복 요소는 상기 행 또는 열을 수리하기위해 사용된다. 결함이 있는 셀의 그다음 높은 수를 갖는 행 또는열이 수리된다. 모든 중복 요소가 사용될때까지 프로세스는 반복된다. 이 방법은종종 효과가 있으며 전체 구조 형 기술보다 훨씬 빠르다.

그러나, 이러한 방식으로 중복 요소를 할당함으로써 수리되지 못하는 결함이있는 셀의 몇가지 패턴이 있다.

메모리가 수리될때의 속도를 증가시키는 한 기술은 필수 수리 알고리즘 기술로 불린다. 필수 수리 알고리즘은 중복 열보다 많은 결함이 있는 셀을 포함하는 어떠한 행도 중복 행으로 수리되어야 한다는 사실을 이용한다. 유사하게, 중복 행보다 많은 고장 셀을 포함하는 어떠한 열도 중복 열로 수리되어야 한다. 따라서, 중복 요소로 수리되어야 하는 고장 셀에 중복 요소를 정확히 할당하기위해 미리 처리하는 단계로서 필수 수리 알고리즘은 널리 사용된다.

현존하는 속도 향상 기술에 있어서, 메모리 제조 동작동안 메모리를 수리하기위해 요구되는 시간을 줄이기 것이 매우 바람직하다. 반도체 프로세싱 시설은 매우 비용이 비싸며 각 시설은 경제적으로 동작하기위해 가능한 많은 기능 메모리 칩을 제작한다.

발명의 개요

배경기술을 고려하여, 본 발명의 목적은 반도체 메모리 칩의 시험으로부터 데이터를 빠르게 분석하는 것이다.

본 발명의 다른 목적은 분석기에 있는 비용이 비싸지 않은 느린 메모리를 이용하는 것이다.

분석기 메모리에 저장된 정보량을 줄임으로써 상기 목적 그리고 다른 목적은이루어진다. 일실시예에서, 초과되는 수의 행 또는 열에 있는 불량 저장영역을 억제함으로써 필수 수리 알고리즘 교체를 행하여 정보량이 감소된다. 또다른 실시예에서, 불량이 있는 셀과 불량 셀 주위가 압축된 포맷의 정보를 저장함으로써 정보량이 감소된다.

본 발명은 일반적으로 반도체 구성요소를 시험하는 것에 대한 것이고 보다 상세하게는 제조되는동안 반도체 메모리 칩을 시험하고 수리하는 것에 관한 것이다.

본 발명은 다음에 따르는 보다 상세한 설명과 첨부된 도면을 참조하여 이해될 것이다.

도 1은 종래 기술의 메모리 제조 동작의 수리 부분에 대한 블록도이다.

도 2는 본 발명에 따라 캐치 램과 분석기 메모리사이의 전송 경로의 블록도이다.

도 3은 도 2에 도시된 하드웨어 가속기 부분의 블록도이다.

도 4는 도 2의 메모리에 사용된 압축 데이터 포맷에 대한 도이다.

도 1은 반도체 제조 동작의 메모리 수리 부분을 도시한다. 시험 헤드(112)는시험중인 반도체 메모리를 포함하는 웨이퍼(111A)와 접촉되는 수많은 프로브(도시되지 않음)를 갖는다. 시험 헤드(112)는 어느 메모리 셀에 고장이 있는지를 결정하는 신호를 생성하고 측정한다.

시험 헤드(112)는 시험이 행해질 때 이 정보를 저장하는 캡쳐 램(도시되지않음)을 포함한다. 캡쳐 램은 SRAM과 같이 일반적으로 고속 메모리이고, 따라서 시험이 매우 빠르게 행해질 수 있다.

시험이후, 캡쳐 램에 저장된 불량 정보는 시험 시스템 제어기(114)내에 있는한 개 이상의 분석회로(도시되지 않음)로 전송된다. 시험중인 메모리내의 어느 행과 열이 중복 요소로 교체되어야 하는지를 분석회로는 결정한다. 바람직한 실시예에서, 시험중인 메모리의 각 영역에 대한 분석회로가 있다. 메모리의 각 영역은 자신의 고유한 중복 행과 열을 가지며, 각 영역에 필요한 수리가 개별적으로 계산될수 있다. 그러나, 분석회로의 수는 본 발명에서 중요한 것이 아니다.

바람직한 실시예에서, 분석회로는 배경 모드와 병행하여 동작한다. 분석회로는 또다른 메모리가 시험받는동안 시험중인 한 메모리에서 모아진 데이터로 동작한다. 모든 분석회로는 동시에 동작하고, 각 분석회로는 시험중인 메모리의 한 영역을 분석한다. 이러한 방식으로, 메모리 제조 시스템의 전체 처리량은 최대로 될 수있다.

분석회로에 의해 발생된 정보는 이후 레이저 수리국(116)으로 전달된다. 동시에, 시험중인 메모리를 포함하는 웨이퍼는 레이저 수리국(116)에서 위치(110B)로이동된다. 레이저 수리국(116)은 시험중인 메모리를 변경하기위해 레이저광선을 사용하여 고장이 있는 행과 열을 전기적으로 분리하고 중복 요소로 교체한다. 대부분의 경우에, 중복 행과 열은, 정확히 사용된다면, 시험중인 메모리를 완전히 수리한다.

도 2에서, 분석회로내의 캐치 램(210)과 분석 램(220)사이의 데이더 경로에대한 세부사항이 추가로 도시된다. 캐치 램(210)으로부터의 데이터는 손실 데이터압축기(214)로 전달된다. 도 2는 다중 경로(212A, 212B, 212C)를 도시한다. 바람직한 실시예에서, 각 분석회로에 대한 한 개의 경로를 갖는 다중 분석회로가 있을 것이다.

손실 데이터 압축기(214)는 인접 메모리 셀을 종래 기술에서의 한 값으로 결합한다. 그룹으로 교체될 수 있는 중복 행 또는 열로 구성된 메모리를 시험할 때 손실 데이터 압축기(214)가 사용된다. 예를 들어,4개의 그룹으로 된 중복 행과 열을 포함하는 메모리 제조에 있어서, 모든 4개의 인접 셀을 한 개의 값으로 결합하도록 손실 데이터 압축기는 동작할 수 있다. 그러나, 바람직한 실시예에서, 압축하지 않고 고장 데이터를 전달하거나 또는 손실 데이터 압축을 행하도록 손실 데이터압축기는 제어될 수 있다. 종래 기술에서, 사용자는 다중 기능을 수행하도록 프로그래밍될 수 있는 하드웨어 요소의 동작을 특정화하는 시험 시스템을 위한 시험 프로그램을 준비한다.

손실 데이터 압축기(214)로부터의 데이터는 하드웨어 가속기(216)로 전달된다. 하드웨어 가속기(216)는 다중 동작 모드를 갖는다. 프로세싱없이 데이터를 단순히 전달하도록 하드웨어 가속기(216)는 프로그래밍될 수 있다. 하드웨어가속기(216)는 단일 전달 모드에서 또는 2개의 전달 모드에서 동작할 수 있다. 단일 전달 모드에서, 하드웨어 가속기(216)는 행 또는 열에서 동작한다. 중복 요소로교체되어야 하는 많은 불량을 각 행 또는 열이 포함하고 있는지 여부를 하드웨어 가속기(216)는 결정한다.

교체되어야 하는 많은 고장 셀을 행 또는 열이 포함한다고 하드웨어가속기(216)가 일단 결정하면, 하드웨어 가속기(216)는 상기 행 또는 열에 있는 고장 셀에 대한 데이터를 억제하고, 이에따라 전달된 데이터의 전체량을 줄인다. 그러나, 전달되는 정보는 시험중인 메모리를 수리하기에 충분하다. 데이터가 압축된후, 유용한 정보는 손실되지 않는다.

하드웨어 가속기(216)는 고장 데이터에 대한 데이터 분석시간을 줄이는 이점을 추가로 제공한다. 종래 기술의 시스템에서, 어느 행 또는 열이 교체되어야 하는지를 결정하기위해 분석기 DRAM(220)에 대한 다중 액세스가 필요하며, 프로세싱 시간을 현저하게 사용한다. 본 발명에서, 메모리가 로드되고 실질적으로 추가 프로세싱 시간이 필요없는 동안 동일한 프로세싱이 수행된다.

2개의 전달 모드에서, 하드웨어 가속기(216)는 유사하게 수행한다. 그러나,교체되어야 하는 어느 행 또는 열을 나타내는 것이 아니라, 교체되어야 하는 행과열을 나타낸다. 2개의 전달 모드는 하드웨어 가속기(216)에 있어서 단일 전달 모드보다 시간이 오래 걸린다. 그러나, 중복 분석기에 의해 프로세싱 시간이 또한 줄어든다.

사용자는 시험 시간중 전체 감소시간에 의거하여 한 개의 전달모드 또는 2개의 전달모드를 선택할 수 있다. 이상적인 동작상태에서, 캐치 램(210)으로 분량 데이터를 로드하고 메모리를 시험하는 전체 시간은 중복 분석기가 분석 DRAM(220)에있는 데이터를 분석하는데 걸리는 시간과 같아야한다. 이러한 방식으로, 이전에 시험받은 메모리로부터 얻어진 분석 DRAM(220)내에 있는 데이터가 중복 분석기에 의해 분석되는동안, 시험받는 한 개의 메모리에 대한 데이터는 캐치 램(210)으로 로드될 수 있다.

인코더(218)는 손실없는 데이터 압축을 또한 수행한다. 인코더의 목적은 어떠한 고장 셀에 대한 정보도 잃지 않고 하드웨어 가속기(216)로부터 분석 DRAM(220)으로 전송된 비트 데이터의 수를 줄이는 것이다. 인코딩 기술은 고장 셀이 클러스터내에서 흔히 발생한다는 원리로 동작한다. 예를 들어, 반도체 회로로 이입된 불순물로 인해 여러 인접 셀에 고장이 발생할 수 있다. 따라서, 고장 셀이 발생할때마다, 고장 셀을 식별하고 인접 셀의 상태를 나타내도록 인코더(218)는 동일한 디지털 워드를 사용한다. 이러한 방식으로, 인접 셀에 고장이 있다면,인코더(218)는 상기 셀을 식별하기위해 개별 디지털 워드를 전송할 필요가 없다.

분석 DRAM(220)으로 데이터를 로드하기전에 인코딩하는 중요한 이점은 로드프로세스를 가속한다는데에 있다. 분석 DRAM(220)은 캐치 램(210)보다 훨씬 느린 속도로 동작한다. 그러나, 데이터의 다중 부분을 캐치 램(210)으로부터 분석 DRAM(220)에 포함된 한 개의 워드로 인코딩함으로써 캐치 램(210)이 동작할 수 있는 최고 속도에서 전송이 진행될 수 있다. 예를 들어, 캐치 램(210)내에 5개의 인접 셀이 분석 DRAM(220)내에서 한 개의 워드로 나타나면, 분석 DRAM은 캐치램(210)의 1/5 속도로 클록발생할 수 있다. 최고속도에서 데이터 전송이 수행될 수 있기 때문에 캐치 램(210)은 낮은 속도임에도 불구하고 동작할 수 있고, 비용이 덜드는 메모리는 중복 분석 회로에서 사용되기 때문에, 중복 분석 동작의 전체 속도는 감소 비용에서 증가된다.

도 3에서, 하드웨어 가속기(216)의 세부사항이 추가로 도시된다. 고장 데이터가 고장_데이터_입력 라인에 있는 하드웨어 가속기(216)에 제공된다. 이 라인은손실 데이터 압축기(214)(도 2)에 연결된다. 고장_데이터_입력 라인의 데이터는 한번에 한 개의 행 또는 열에서 이동한다.

도 2에서, 캐치 램(210)은 X 어드레스 계수기(224) 및 Y 어드레스계수기(222)를 갖는다. 캐치 램(210)에 있는 정보가 한번에 한 개의 행 또는 열씩판독되도록 2개의 어드레스 계수기는 사용된다. 행을 판독하기위해, 상기 행의 끝에 이를때까지 X 어드레스 계수기는 계수된다. 그다음 행으로 가기위해, Y 어드레스 계수기(222)는 계수된다. 열을 판독하기위해, 열의 끝에 이를때까지 Y 어드레스계수기(222)는 계수된다. 따라서, 제어회로(도시되지 않음)는 행 또는 열이 캐치 램(210)으로부터 판독되는지 여부를 지시하고 행 또는 열의 시작 또는 끝을 나타내도록 하드웨어 가속기(216)에 제어신호(도시되지 않음)를 제공할 수 있다.

도 3은 고장_데이터_입력 신호가 계수기(312)에 제공되는 것을 도시한다. 고장_데이터_입력이 고장 셀을 나타내는 값을 취할 때마다 계수기(312)는 계수한다.데이터가 캐치 램(210)으로부터 행으로 판독되면, 계수기(312)는 각 행의 시작에서리셋된다. 데이터가 열로 판독되면, 계수기(312)는 각 열의 시작에서 리셋된다.

레지스터(310)에는 행 또는 열이 언제 수리되어야 하는지를 나타내는 임계값이 로드된다. 예를 들어, 데이터가 행으로 판독되고 시험중인 메모리에서 4개의 중복 열이 있다면, 임계값은 5로 설정될 것이다. 환언하면, 5개 이상의 고장 셀이 한개의 행에 있다면, 이 행은 중복 열로 수리될 수 없다. 따라서, 메모리가 수리되지않는다면, 이 행은 중복 행으로 교체되어야 한다.

동작시에, 정확한 값은 시험중인 메모리의 구성에 의존하기에 임계값은 사용자에 의해 프로그래밍되어야 한다. 2개 전달 동작 모드에서, 임계 레지스터(310)에있는 값은 시험중인 메모리에 있는 중복 행과 열의 상이한 수를 나타내기위해 전달되는 사이에 변경될 수 있다.

임계 레지스터(310)와 고장 셀 계수기(312)의 내용은 비교기(314)에서 비교된다. 고장 셀 계수기(312)에 있는 값이 임계 레지스터(310)에 있는 값과 같거나 클 때, 비교기(314)의 출력은 표명된다. 동작 모드에 의존하여, 비교기(314)의 출력은 상이한 효과를 갖는다.

단일 전달 모드에서, 비교기(314)의 출력은 금지회로(326)로 전달된다. 비교기(314)의 출력이 표명되지 않을 때, 금지회로(326)는 고장_데이터_입력을 고장_데이터_출력으로 전달한다. 고장_데이터_출력은 인코더(218)(도 2)로 전달된다. 이 경우에, 고장_데이터_입력이 불량을 나타내는 모든 위치에서 고장_데이터_출력은불량을 나타낸다.

반면에, 단일 전달 모드에서, 비교기(314)의 출력이 표명될 때,금지회로(326)는 고장 셀이 없음을 나타내기위해 고장_데이터_출력을 설정한다. 환언하면, 어떠한 고장 셀에 있는 데이터도 금지된다.

2개의 전달 동작 모드의 제 1 전달동안, 비교기(314)의 출력은 데이터 입력으로서 램(324)에 제공된다. 램(324)은 적어도 시험중인 메모리에 행 또는 열이 있는만큼 많은 저장 위치를 포함하는 폭 1비트의 메모리이다. 제 1 전달동안, 교체되어야 할 행 또는 열이 있음을 비교기(314)가 나타내면, 표시는 메모리(324)에 저장된다.

어드레스를 메모리(324)에 제공하기위해 어드레스 계수기(322)는 사용된다. 2개의 전달 동작 모드중 각 전달의 시작에서 어드레스 계수기(322)는 리셋된다. 어드레스를 생성하기위해, 길이 레지스터(318)에는 행 또는 열에 있는 셀의 수가 로드된다. 데이터가 행으로 판독될 때, 레지스터(318)에 있는 값은 행의 길이이다. 데이터가 열로 판독될 때, 값은 열의 길이이다.

각 전달의 시작에서, 계수기(316)는 0으로 설정된다. 각 데이터값이 캐치 램(210)(도 2)으로부터 판독될 때, 계수기(316)는 계수된다. 길이 레지스터(318)에있는 값과 같도록 계수기(316)가 계수될 때, 비교기(320)의 출력은 표명된다. 이 신호는, 데이터가 행으로 판독될 때 열의 끝에 이르렀음을, 또는 데이터가 열로 판독될 때 열의 끝에 이르렀음을 나타낸다.

비교기(320)의 출력은 계수기(312 및 316)를 리셋한다. 이 출력으로 행 또는열에 있는 셀의 수가 계수되며 또한 상기 행 또는 열에 있는 고장 셀의 수가 계수된다.

게다가, 비교기(320)의 출력이 표명될 때, 어드레스 계수기(322)는 계수된다. 제 1 전달동안, 멀티플렉서(328)는 어드레스 계수기(322)에 있는 값을메모리(324)에 제공하도록 설정된다. 어드레스 계수기(322)는 그 다음 행 또는 열에 상응하는 메모리 위치로 액세스한다. 비교기(314)의 출력에 의해 표명된다면,종래의 행 또는 열은 레지스터(310)에 있는 임계값보다 많은 고장 셀을 가질 것이고, 메모리(324)내의 적절한 위치에서 표시가 남겨지며 이에따라 상기 전달동안 변경되지 않는다. 제 1 전달의 끝에서, 메모리(324)는, 데이터가 행으로 판독될 때각 행 또는 데이터가 열로 판독될 때 각 열이 교체되어야하는지 여부를 나타내는 값을 포함한다.

이런 방식으로, 2개의 전달 동작 모드동안, 비교기(314)의 출력은 제어하는금지회로(326)가 아닌 메모리(324)에 저장된다. 2개의 전달 동작 모드의 제 1 전달동안, 금지회로(326)에 의해 어떠한 데이터도 고장_데이터_출력을 통해 전달되는 것이 금지된다. 2개의 전달 동작의 제 1 전달동안 분석 DRAM(222)에 어떠한 값도저장되지 않는다.

2개의 전달 동작모드중 제 2 전달동안, 데이터가 판독되는 방식은 전환된다.데이터가 제 1 전달동안 행으로 판독되었다면, 데이터는 제 2 전달동안 열로 판독되고 그 반대로 또한 된다.

데이터가 어떻게 판독되는지에 의존하여 열 또는 행이 교체되어야 하는지 여부를 나타내기위해 비교기(314)는 다시 사용된다. 비교기(314)의 출력은금지회로(326)에 제공된다. 단일 전달 모드에서, 비교기(314)에 의해 나타난 바와같이 열 또는 행이 교체되어야 한다면, 금지회로(326)는 고장 셀을 나타내는 모든추가 데이터값을 금지시킨다.

게다가, 메모리(324)에 있는 값은 고장 메모리 셀을 나타내는 출력을 금지하도록 또한 작용한다. 제 2 전달동안, 멀티플렉서(328)는 계수기(316)를메모리(324)의 어드레스 입력부와 연결하도록 설정된다. 고장_데이터_입력의 모든셀 값에 대해 계수기(316)는 계수된다. 제 2 전달동안 메모리 어드레스는 판독 어드레스이고, 메모리(324)에 있는 값이 판독되며 금지회로(326)에 사용된다.메모리(324)로부터 값이 표명된다면, 금지회로(326)를 통해 고장 셀을 나타내는 데이터값이 전달되는 것이 금지된다. 메모리(324)로부터 판독된 값은 교체하기위해제 1 전달동안 결정된 행 또는 열에 있는 고장 셀을 제거한다.

예를 들어, 고장_데이터_입력이 제 1 전달에 있는 행으로 캐치 램(210)에서판독되면, 시험중이 메모리가 수리되어야 한다면 시험중인 메모리의 어느 행이 교체되어야 하는지를 제 1 전달은 결정할 것이다. 제 1 전달의 끝에서, 메모리(324)는 교체되어야 하는 각 행에 대한 논리 HI 신호를 저장한다. 도시된 실시예에서, 어떠한 데이터도 제 1 전달동안 분석 DRAM(220)으로 전달되지 않는다.

제 2 전달에서, 고장_데이터_입력은 열로 캐치 램(210)에서 판독된다. 고장데이터는 제 2 전달동안 금지회로(326)를 통해 전달된다. 그러나, 비교기(314)의 출력이 중복 행이 아닌 열에서 보다 많은 셀이 있다고 일단 결정하면, 상기 열에 있는 고장 셀에 대한 어떠한 표시도 금지회로(326)를 통해 전달되지 않는다. 게다가, 교체되어야하는 행에 있는 어떠한 고장 셀도 메모리(324)로부터 판독된 데이터에 의거한 금지회로(326)에 의해 금지된다.

따라서 금지회로(326)는 추가 중복성 분석에 대해 필요한 정보만을 전달한다. 중복성 분석을 변경하지 않을 고장 셀의 표시는 전달되지 않고, 이에따라 중복석 분석시간뿐만 아니라 전송 시간이 감소된다. 상기 설명된 기능을 수행하기위해표준 논리 설계 기술을 사용하여 금지회로(326)는 만들어진다.

고장 셀이 있을때에만 인코더(218)(도 2)가 분석 DRAM에 디지털 워드를 제공하기 때문에 고장으로 표시된 셀의 수를 줄이는 것은 유용하다. 시험중인 메모리에있는 매우 작은 퍼센트의 메모리 셀에만 보통 고장이 있고, 이에따라 시험중인 메모리내에 있는 것보다 훨씬 적은 비트로 고장 셀이 설명될 수 있다. 종래 기술에서, 각 고장 셀의 어드레스만을 저장함으로써 데이터는 감소되었다.

본 발명에 따라 인코더(218)는 또한 향상되었다. 인코더(218)로부터 출력되는 각 디지털 워드는 5개의 필드를 포함하는 것을 도 4는 도시한다. 필드(512)는 고장 메모리 셀의 어드레스를 포함한다. 필드(512)는 시험중인 메모리에 있는 어떠한 비트의 어드레스도 나타내는 다중 비트를 포함한다. 각 필드(514A, 514B, 514C및 514D)는 1비트를 포함한다. 각 필드(514A, 514B, 514C 및 514D)는 시험중인 메모리에 있는 하나의 추가 셀의 상태를 나타낸다. 특히, 필드(512)에 저장된 어드레스에 의해 표시된 고장 비트 다음에 있는 시험중인 메모리내의 4개 비트의 상태를나타낸다. 필드(514A, 514B, 514C 및 514D)의 하이(high) 논리는 시험중인 메모리의 상응하는 위치에 있는 고장 셀을 나타낸다.

이러한 방식으로 정보를 인코딩함으로써 여러 이점이 있다. 우선, 시험중인메모리에 있는 고장 셀은 그룹으로 발생한다. 따라서, 많은 경우에, 고장 셀이 발견될 때 그다음 4개의 셀중 적어도 한 개에는 또한 고장이 있을 것이다. 각 워드에서 4개 비트를 추가로 사용함으로써 분석 DRAM에 있는 한 개 이상의 워드를 저장할필요가 없어지고, 이에따라 분석 DRAM의 공간을 줄일 수 있다.

또다른 이점은 캐치 램(210)으로부터 비트가 판독되는 속도의 1/5보다 빠르지 않은 속도에서 워드가 분석 DRAM으로 로드된다는 것이다. 이것은 분석 DRAM(22)가 캐치 램(210)보다 느린 속도로 클록발생할 수 있도록 한다. 이러한 보다 느린동작 속도로 인해 더 느린 속도로 그리고 비용이 덜 드는 DRAM이 사용될 수 있다.

일단 시험중인 메모리에 있는 고장 셀의 데이터가 분석 DRAM(220)으로 로드되면, 공지된 중복성 분석 기술에 따라 데이터가 처리될 수 있다. 당 기술에서 시험중인 메모리에 있는 어떠한 셀이 개별 워드가 아닌 단일 비트(514A...514D)로서표현된다는 사실을 고려하여 미세한 조정이 필요할 수 있다. 본 발명에 따라, 하드웨어 가속기(216)는 분석 DRAM(220)에 있는 고장 셀의 수를 줄였기 때문에, 분석시간은 감소된다.

이 분석의 결과는, 바람직한 실시예에서, 시험중인 메모리에서 어느 행 또는열이 중복 요소로 교체될 것인지를 나타내는 전자 데이터 파일이다. 이 전자 데이터 파일은 레이저 수리국으로 전달되고, 여기서 시험중인 메모리는 수리된다.

일실시예를 설명하였고, 수많은 대체 실시예 또는 수정이 있을 수 있다. 예를 들어, 상이한 분석 회로에 따라 개별적인 분석 DRAM(220)이 있음을 도 2는 도시한다. 분석 회로의 실제 수는 상이할 수 있다. 바람직한 실시예에서, 시험중인 메모리내의 각 영역에 대해 적어도 한 개의 분석 DRAM이 있다. 그러나, 분석 회로의전체 수를 나타내기위해 있을 수 있는 비용 대 성능 교환이 있다.

상기 설명에서, 메모리는 0에서 시작하는 어드레스 공간을 갖는 것으로서 설명되었다. 종종, 컴퓨터화된 시스템에서, 다양한 메모리는 공통 버스로 액세스될수 있도록 한 개의 어드레스 공간을 공유한다. 이 경우에, 일부 메모리의 어드레스는 0으로부터 오프셋될 수 있다. 그러나, 메모리의 어드레스 공간을 오프셋하는 것은 당 기술에 공지되어 있고 필요하다면 쉽게 사용될 수 있다.

한 개의 분석 회로가 한 개 이상의 영역에 대한 정보를 처리해야 한다면 어드레스 오프셋 회로는 요구될 수 있다. 분석 회로는 한번에 한 개의 영역에서 순차적으로 셀을 처리할 것이다. 이러한 상황에서, 이 당시 처리되고 있는 영역의 외부에 있는 셀에 상응하는 어드레스로 가기위해 메모리(324)에 대한 어드레스를 색인화하는 것이 필요할 것이다.

모든 하드웨어 요소에 대한 제어 메카니즘이 특별히 공지되어 있지 않다. 바람직한 실시예에서, 적절한 제어 신호를 생성하기위해 마이크로제어기가 사용된다.그러나, 당 기술중 한가지에는 상기 설명된 메모리에 대해 요구되는 제어 신호를생성하는 수많은 대체 방법이 있을 수 있다.

다른 가능한 수정의 예로서, 메모리(324)가 32Kx1 비트 메모리인 것이 설명되었다. 적절한 어드레스 인코딩을 갖는 4Kx8 비트 메모리가 실현될 수 있다.

또한, 도 2는 함께 사용된 여러 가지 기술을 도시한다는 것이 이해될 것이다. 손실 데이터 압축기(214)는 완전히 제거될 수 있다. 하드웨어 가속기(216)만사용될 수 있고 또는 인코더(218)와 함께 사용될 수 있다. 마찬가지로, 인코더(218)는 홀로 사용될 수 있고 또는 하드웨어 가속기(216)와 함께 사용될 수 있다.

게다가, 하드웨어 가속기(216)는 캐치 램과 분석 램사이에서 사용되는 데에만 제한되지 않는다. 예를 들어, 하드웨어 가속기(216)는 시험 서브시스템과 캐치램사이에서 사용될 수 있다.

게다가, 분석 DRAM(220)이 캐치 램(210)보다 느린 램이라는 것이 설명되었다. 보다 느리고 이에따라 덜 비용이 드는 램을 사용할 수 있는 이점이 있지만, 필요한 것은 아니다. 일부 경우에 있어서, 분석 램(220)대신에 고속 램을 사용하는것이 바람직할 수 있다.

가능한 수정중 또다른 예로서, 도 4는 필드(512)의 어드레스에 의해 설명된고장 셀 근처에 있는 메모리 셀에 대한 정보를 저장하는 4개의 단일 비트필드(514A,...514D)를 도시한다. 그러한 4개의 필드가 있고 또는 필드가 단일 비트필드라는 본 발명의 이점을 얻는 것은 필요하지 않다. 예를 들어,2개의 단일 비트필드만이 사용될 수 있고 또는 8개의 단일 비트 필드가 사용될 수 있다. 최적의 수는 제조되는 메모리와 이러한 메모리에 사용되는 프로세스의 형태에 의존한다. 고장 셀이 있는 큰 클러스터를 나타내는 프로세스는 더 많은 수의 셀로부터 이점을 가질 것이다. 대체하여, 널리 분산된 많은 고장 셀이 발생하는 프로세스는 보다 적은 수의 셀로부터 이점을 얻을 것이다. 넓은 범위에서 유용하도록 4개의 단일 비트셀이 선택되었다.

또한, 필드(514A,...514D)는 단일 비트 필드일 필요는 없다. 필드는 다중비트 필드일 수 있다. 예를 들어, 각 필드는 필드(512)에 있는 고장 셀로부터 오프셋된 어드레스를 나타낼 수 있다. 고장 셀이 근접하여 발생하지만 흔히 4개의 메모리위치보다 더 많이 떨어져 위치하는 메모리를 생산하는 메모리 제조 프로세스에 대한 이러한 표시는 바람직하다.

게다가, 단일 전달 모드 또는 2개의 전달 모드에서 하드웨어 가속기(216)가동작하는 것이 설명되었다. 이러한 모드는, 4개의 개별적인 과정, 즉 1)금지회로(326)가 자신의 제어 입력을 비교기(314) 또는 메모리(324)의 출력으로부터 얻는지 여부; 2) 비교기(314)의 출력이 메모리(324)에 저장되는지 여부; 3) 어떠한 데이터도 분석 DRAM(220)에 저장되는지 여부; 4) 메모리(324)의 값에 금지회로(326)가 응답하는지 여부를 제어함으로써 생성된다. 각 전달에서 이러한 동작을적절히 제어함으로써 2개의 모드가 생성될 수 있다는 것이 이해될 것이다. 그러나,이러한 동작을 개별적으로 제어할 수 있는 제어 메카니즘이 제공된다면, 2개 이상의 동작 모드가 생성될 수 있다. 따라서, 본 발명은 오직 2개의 동작 모드에 한정된 것이 아니다.

따라서, 본 발명은 첨부된 청구범위의 범위와 사상에 의해 제한된다.

Claims

고장 메모리 셀을 교체하기위해 반도체 메모리에 있는 행과 열로 대체될 수있는 중복 행과 열 그리고 메모리 셀의 행과 열을 갖는 반도체 메모리를 제조하는형태의 반도체 메모리 제조 시스템에 있어서,

a) 시험중인 메모리에 있는 셀에 대해 불량 표시를 저장하는 캐치 메모리를가지며, 시험중인 메모리내의 각 셀이 고장인지 여부를 결정하기에 적합한 시험 서브시스템;

b) 분석 메모리를 포함하며, 시험중인 메모리의 어느 행과 열이 중복 행과 열로 교체되어야 하는지를 결정하기에 적합한 분석 서브시스템; 및

c) 캐치 메모리를 분석 메모리에 연결하는 데이터 전송회로를 포함하고, 데이터 전송회로는:

i) 캐치 메모리에 저장된 정보에 의거하여, 언제 상기 반도체 메모리내의 행 또는 열이 교체되어야 하는지 그리고 상기 행 또는 열에 있는 고장 셀의 표시 전송을 금지해야 하는지를 결정하는 전자 회로; 및

ii) 전자 회로에 의해 금지되지 않은 고장 셀의 표시를 분석 메모리에 전달하며, 전자 회로에 연결된 데이터 인코딩 회로를 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 1 항에 있어서, 데이터 인코딩 회로에 의해 발생된 고장 셀의 표시는 적어도 고장 셀의 일부에 대한 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 2 항에 있어서, 데이터 인코딩 회로에 의해 발생된 고장 셀의 표시는 복수의 디지털 워드를 포함하며, 각 워드는 고장 셀의 어드레스와 복수의 필드를 저장하는 다중 비트 어드레스 필드를 갖고, 복수의 필드의 각각은 다중 비트 어드레스 필드보다 적은 비트를 가지며, 다중 비트 어드레스 필드에 있는 어드레스에서 메모리 셀에 대해 다중 비트 어드레스 필드의 위치에 의거한 또다른 메모리 셀을 나타내는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 3 항에 있어서, 복수의 필드의 각각은 단일 비트인 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 4 항에 있어서, 복수의 필드는 4개의 단일 비트 필드를 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 1 항에 있어서, 결정을 내리는 전자 회로는:

a) 데이터 값의 흐름을 수신하며, 흐름에 있는 각 데이터 값은 반도체 메모리내에 있는 셀의 고장 또는 고장이 아닌 상태를 나타내는 회로 입력부;

b) 임계값을 저장하는 레지스터;

c) 계수된 수가 임계값을 넘을때 제어 출력을 표명하고 입력 흐름에 있는 고장 셀의 표시를 계수하는 수단; 및

d) 제어 출력이 표명될 때 고장 상태를 나타내는 데이터 값대신에 고장이 아닌 상태를 나타내는 데이터 값으로 대체하며, 회로 입력부과 출력부에 연결된 입력을 갖는 금지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 1 항에 있어서, 결정을 내리는 전자 회로는:

a) 데이터 값의 흐름을 수신하며, 흐름에 있는 각 데이터 값은 반도체 메모리내에 있는 셀의 고장 또는 고장이 아닌 상태를 나타내는 회로 입력부;

b) 전송 회로 메모리;

c) 전송 회로 메모리에 연결된 어드레스 발생 회로;

d) 상기 반도체 메모리의 행 또는 열에 있는 고장 셀의 수가 임계값을 넘을때를 결정하는 수단;

e) 회로 입력부와 출력부에 연결된 입력부를 갖고, 적어도 2개의 제어 입력부를 더 가지며, 제어 입력이 표명될때 고장 상태를 나타내는 데이터 값대신에 고장 상태가 아님을 나타내는 데이터 값으로 대체하는 금지 회로; 및

f) i) 임계값을 넘는 행 또는 열을 결정하는 수단으로부터 표시를 전송 회로에 저장하는 제 1 통과방식으로, 그리고 ii) 전송 회로 메모리에 저장된 값을, 결정을 내리는 수단의 출력과 금지 회로의 제 1 제어 입력부 그리고 금지 회로의 제 2 제어 입력부에 제공하는 제 2 전달방식으로, 전자 회로를 제어하는 제어기를 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
고장 메모리 셀을 교체하기위해 반도체 메모리에 있는 행과 열로 대체될 수있는 중복 행과 열 그리고 메모리 셀의 행과 열을 갖는 반도체 메모리를 제조하는형태의 반도체 메모리 제조 시스템에 있어서,

a) 시험중인 메모리에 있는 셀에 대해 불량 표시를 저장하는 캐치 메모리를가지며, 시험중인 메모리내의 각 셀이 고장인지 여부를 결정하기에 적합한 시험 서브시스템;

b) 분석 시스템을 포함하며, 시험중인 메모리의 어느 행과 열이 중복 행 또는 열로 교체되어야 하는지를 결정하는 분석 서브시스템; 및

c) 캐치 메모리를 분석 메모리에 연결하고, 시험중인 메모리에서 고장을 나타내는 데이터 값의 흐름을 인코딩하며 수단을 포함하며, 인코딩하는 상기 수단은시험중인 메모리에 있는 고장 셀의 어드레스를 나타내는 적어도 제 1 복수의 필드,그리고 제 1 복수의 필드에 있는 어드레스에 대해 소정의 관계를 갖는 어드레스에서 셀에 고장이 있는지 여부를 나타내는 적어도 제 2 복수의 필드가 있는 복수의필드를 갖는 출력값을 제공하는 데이터 전송 회로를 포함하는 것을 특징으로 하는반도체 메모리 제조 시스템.
제 8 항에 있어서, 제 2 복수의 필드는 단일 비트 필드인 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 8 항에 있어서 소정의 관계는, 제 2 복수의 필드가, 제 1 복수의 필드에있는 어드레스를 따르는 어드레스에 있는 셀에 관한 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 8 항에 있어서, 출력값에 있는 복수의 필드는 제 3, 제 4, 제 5 필드를 포함하고, 제 1 복수의 필드에 있는 어드레스에 대해 소정의 관계를 갖는 어드레스에서 셀에 고장이 있는지 여부를 각 필드가 나타내는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 8 항에 있어서, 캐치 메모리는 제 1 데이터 통신속도를 갖고 분석 메모리는 제 2 데이터 통신속도를 가지며, 제 2 데이터 통신속도는 제 1 데이터 통신속도보다 느린 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 12 항에 있어서, 캐치 메모리는 SRAM이며 분석 메모리는 DRAM인 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 12 항에 있어서, 제 2 데이터 통신속도는 제 1 데이터 통신속도의 절반 미만인 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 12 항에 있어서, 제 2 데이터 통신속도는 제 1 데이터 통신속도의 1/4 미만인 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 8 항에 있어서, 데이터 전송회로는, 캐치 메모리에 저장된 정보에 의거하여, 언제 상기 반도체 메모리에 있는 행 또는 열이 교체되어야 하고 상기 행 또는열에 있는 고장 셀의 표시 전송을 금지되어야 하는지를 결정하는 전자 회로를 더포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
고장 메모리 셀을 교체하기위해 반도체 메모리에 있는 행과 열로 대체될 수 있는 중복 행과 열 그리고 메모리 셀의 행과 열을 갖는 반도체 메모리를 제조하는 형태의 반도체 메모리 제조 시스템에 있어서,

a) 시험중인 메모리내의 각 셀의 고장 여부를 결정하기에 적합하고, 데이터값의 흐름을 발생하며, 각 데이터값은 시험중인 메모리내의 셀이 고장 여부를 나타내는 시험 서브시스템;

b) 시험중인 메모리의 어느 행과 열이 중복 행 또는 열로 교체되어야 하는지를 결정하기위해, 시험중인 메모리내의 고장 위치를 나타내는 값을 갖는 입력 데이터 흐름을 수신하는 분석 서브시스템; 및

c) 입력부의 정보에 의거하여 언제 시험중인 상기 반도체 메모리내의 행 또는 열이 교체되어야 하고 상기 행 또는 열에 있는 고장 셀의 표시 전송을 금지해야하는지를 결정하는 전자회로를 포함하며, 시험 서브시스템으로부터 데이터값 흐름을 수신하는 입력부 그리고 분석 서브시스템의 입력부에 데이터 흐름을 제공하는출력부를 갖는 데이터 전송회로를 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 17 항에 있어서, 결정을 내리는 전자회로는:

a) 시험중인 메모리의 셀에 고장이 있음을 나타내는 제 1 복수의 값 그리고시험중인 메모리의 셀에 고장이 없음을 나타내는 제 2 복수의 값을 상이한 시간에수신하는 데이터 입력부;

b) 데이터 출력부;

c) 제어 입력부를 갖고, 제어 입력부의 신호에 응답하여 i) 데이터 입력부로부터 데이터 출력부로 데이터값을 전달하거나 ii) 시험중인 메모리의 셀내에 고장이 없음을 나타내는 값을 데이터 출력부에서 제공하기위해 데이터 입력부와 데이터출력부사이에 연결된 금지 수단; 및

d) 상기 제어 입력부에 연결된 제어 출력부를 갖고, i) 시험중인 메모리의셀에 고장이 있음을 나타내는 데이터값 발생을 계수하며 리셋 입력을 갖는 제 1 계수기, ii) 데이터 입력부에서 데이터값을 계수하는 제 2 계수기, iii) 제 2 계수기가 소정값을 넘을 때 제 1 계수기에 리셋 신호를 제공하는 수단, 그리고 iv) 제 1계수기가 소정값을 넘을 때 제어 신호를 발생하는 수단을 포함하는 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 18 항에 있어서, 제어 수단은:

a) 데이터 입력부와 데이터 출력부를 갖는 메모리; 및

b) 제어 신호를 선택적으로 메모리에 저장하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.
제 19 항에 있어서, 제어수단은, 제 1 계수기가 소정값을 넘을 때 제어신호를 발생하는 수단의 출력부나 결합된 메모리의 데이터 출력부로부터 금지 수단에대한 제어 입력을 얻는 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 제조 시스템.