JP5056625B2 - 回路設計装置および回路設計方法 - Google Patents
回路設計装置および回路設計方法 Download PDFInfo
- Publication number
- JP5056625B2 JP5056625B2 JP2008172188A JP2008172188A JP5056625B2 JP 5056625 B2 JP5056625 B2 JP 5056625B2 JP 2008172188 A JP2008172188 A JP 2008172188A JP 2008172188 A JP2008172188 A JP 2008172188A JP 5056625 B2 JP5056625 B2 JP 5056625B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- verification
- unit
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000013461 design Methods 0.000 title claims description 94
- 238000000034 method Methods 0.000 title claims description 30
- 238000012795 verification Methods 0.000 claims description 128
- 238000000605 extraction Methods 0.000 claims description 31
- 230000006870 function Effects 0.000 claims description 29
- 238000013500 data storage Methods 0.000 claims description 19
- 239000000284 extract Substances 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 5
- 238000010200 validation analysis Methods 0.000 claims 2
- 238000012545 processing Methods 0.000 description 18
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 13
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 9
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 9
- 238000004891 communication Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000013178 mathematical model Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
このため、ハードウェア回路を設計する際に、記憶回路にパリティチェック(Parity Check)やECC(Error Check and Correct)機能を盛り込んでエラーから保護(プロテクト)する技術が知られている。
そこで、エラー保護を施している記憶回路に、エラーを発生させるための回路(エラー発生回路)を配置し、論理検証を行う技術が知られている。
本発明はこのような点に鑑みてなされたものであり、必要な箇所に確実にエラー発生回路を配置することができる回路設計装置および回路設計方法を提供することを目的とする。
回路配置部は、抽出部によって抽出された記憶回路にエラー検証用の検証用信号を供給するための信号供給用回路を配置し、信号供給用回路に選択的に検証用信号を供給するアクセス制御回路を配置する。
まず、実施の形態の概要について説明し、その後、実施の形態をより詳しく説明する。
図1は、実施の形態の概要を示す図である。
設計データ格納部2は、予め作成されたハードウェア回路の設計データを格納する。
一例として図1に示す設計データ2aは、出力エラーチェックをするための機能を有する保護回路5および保護回路6と、出力エラーチェックをするための機能を有さない回路7とを有している。この場合、抽出部3は、保護回路5および保護回路6を抽出する。
図2は、回路設計装置のハードウェア構成例を示す図である。
回路設計装置100は、CPU(Central Processing Unit)101によって装置全体が制御されている。CPU101には、バス107を介してRAM(Random Access Memory)102、ハードディスクドライブ(HDD:Hard Disk Drive)103、グラフィック処理装置104、入力インタフェース105、および通信インタフェース106が接続されている。
回路設計装置100は、入力設計データ格納部110と、データ読込部120と、保護回路抽出部130と、エラー検証回路配置部140と、出力設計データ格納部150と、フォーマル検証用プロパティ作成部160と、プロパティ格納部170とを有している。
保護回路抽出部130は、データ読込部120が読み込んだ設計データに含まれる、パリティチェックやECC機能等のエラーチェックをするための機能を盛り込んでエラーから保護されている記憶回路(以下、「保護回路」と言う)を抽出する。
フォーマル検証用プロパティ作成部160は、エラー検出回路をフォーマル検証するためのプロパティ(フォーマル検証用プロパティ)を作成する。
プロパティ格納部170は、フォーマル検証用プロパティ作成部160によって作成されたプロパティを格納する。
図4および図5は、回路設計装置の動作を示すフローチャートである。
まず、データ読込部120が、入力設計データ格納部110から設計データを読み込む(ステップS1)。
次に、エラー検証回路配置部140が、保護回路抽出部130によって抽出された全ての保護回路に対し、以下のステップS4およびステップS6の内容をチェックしたか否かを判断する(ステップS3)。
一方、ステップS3において、全ての保護回路に対しステップS4およびステップS6の内容をチェックした場合(ステップS3のYes)、以下の処理を行う。
このアクセス制御モジュールは、ステップS8にてセレクタが配置された保護回路に対し、外部からの要請を受けてエラーを意図的に発生させる回路である。
次に、エラー検証回路配置部140が、アクセス制御モジュールを、ステップS8にて配置したポートに結線する(ステップS12)。
次に、フォーマル検証用プロパティ作成部160が、ステップS9にて作成したフォーマル検証用プロパティを出力する(ステップS14)。
以下、具体例を用いて処理の内容を説明する。
図6は、エラー検証回路配置前の回路の一例を示す図である。
なお、本実施の形態では、リーフモジュール20a、20bの回路構成はそれぞれ等しく、説明を分かりやすくするために別の符号を附している。
OR回路24は、エラーチェッカー22、23のうち、いずれか一方のまたは両方のエラーチェッカーがエラーを検出すると、そのエラーをハードエラー信号としてリーフモジュール20a(20b)の外部に出力する。
なお、説明を分かりやすくするため、図6には保護回路が存在するリーフモジュールのみを図示したが、トップモジュール11および中間モジュール12内には、保護回路が存在しない他のリーフモジュールが配置されていてもよい。
リーフモジュール20cは、リーフモジュール20aに対応しており、リーフモジュール20dは、リーフモジュール20bに対応している。
リーフモジュール20c、20dは、それぞれレジスタReg2の前段に、エラー注入のためのセレクタ26を備えている点が、リーフモジュール20a、20bとは異なっている。
リーフモジュール20c、20dにおいて、セレクタ26は、ポートp1を介して、後述するアクセス制御モジュール30に接続されている。
レジスタアクセス制御部31は、複数のレジスタアクセスプロトコルをサポートしている。
レジスタアクセス制御部31は、レジスタアクセスパスを通じて入力される、エラー検証のためのレジスタアクセス命令ライトデータ(検証用信号の出力要求)を受信する。そして、受信したデータの内容に応じてリーフモジュール20cまたはリーフモジュール20dにエラーを発生させるための指示をセレクト信号制御部32およびエラー検証用信号格納部33に出力する。
エラー検証用信号格納部33には、リーフモジュール20c、20dに対して与えるエラー検証用の信号(エラー検証用信号)が格納されている。
レジスタアクセス制御部31には、レジスタアクセス命令ライトデータが備えるXビット(Xは自然数)のアドレスデータ信号と、1ビットのライトイネーブル信号と、Yビット(Yは自然数)のライトデータとが入力される。なお、XおよびYの値は、設計者が指定する。
また、レジスタアクセス制御部31は、レジスタリードデータとして、1ビットのリード完了データと、Yビットのリードデータとを出力する。
図9は、セレクト信号制御部の構成を示す図である。
レジスタ32aの各ビットは、それぞれレジスタReg2に1対1に対応しており、セレクト信号制御部32は、値が「1」のビットに対応するレジスタReg2のセレクタ26にセレクト信号を出力する。
また、レジスタ32aの各ビットの情報をデコードしてセレクト信号を出力するセレクタ26を特定するようにしてもよい。
エラー検証用信号格納部33は、エラー検証用信号を格納するレジスタ33aを有している。レジスタ33aのビット幅、およびレジスタアドレスは、設計者が指定する。
次に、ステップS13のフォーマル検証用プロパティの作成方法について具体的に説明する。
まず、フォーマル検証用プロパティ作成部160が、セレクト信号名と、エラー検証用信号名とを抽出する(ステップS21)。
図12は、フォーマル検証用プロパティの作成処理によって作成されたフォーマル検証用プロパティの例を示す図である。
以上述べたように、本実施の形態の回路設計装置100によれば、エラー検証回路を適切な位置に、容易かつ確実に配置することができる。これにより、設計者の手間を省くことができ、また、配置の漏れを防止することができる。
また、エラー検証回路をフォーマルに検証するためのプロパティを自動作成することによって、論理検証をサポートすることができる。
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、回路設計装置100が有する機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、例えば、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記録装置としては、例えば、ハードディスク装置(HDD)、フレキシブルディスク(FD)、磁気テープ等が挙げられる。光ディスクとしては、例えば、DVD(Digital Versatile Disc)、DVD−RAM(Random Access Memory)、CD−ROM(Compact Disc Read Only Memory)、CD−R(Recordable)/RW(ReWritable)等が挙げられる。光磁気記録媒体としては、例えば、MO(Magneto-Optical disk)等が挙げられる。
(付記1) 回路の設計データにエラー検証用の回路のデータを付加する回路設計装置において、
設計データ格納部に格納されている前記設計データから、出力エラーチェックをするための機能を有する記憶回路を抽出する抽出部と、
前記抽出部によって抽出された前記記憶回路にエラー検証用の検証用信号を供給するための信号供給用回路を配置し、前記信号供給用回路に選択的に前記検証用信号を供給するアクセス制御回路を配置する回路配置部と、
を有することを特徴とする回路設計装置。
を有することを特徴とする付記1記載の回路設計装置。
前記記憶回路が有する前記出力エラーチェックをするための機能の種別と、エラー発生時に前記記憶回路が出力する信号とを抽出して前記プロパティを作成することを特徴とする付記4記載の回路設計装置。
(付記7) 回路の設計データにエラー検証用の回路のデータを付加する回路設計方法において、
抽出手段が、設計データ格納部に格納されている前記設計データから、出力エラーチェックをするための機能を有する記憶回路を抽出し、
回路配置手段が、前記抽出手段によって抽出された前記記憶回路にエラー検証用の検証用信号を供給するための信号供給用回路を配置し、前記信号供給用回路に選択的に前記検証用信号を供給するアクセス制御回路を配置する、
ことを特徴とする回路設計方法。
前記コンピュータを、
前記設計データを格納する格納手段、
設計データ格納手段に格納されている前記設計データから、出力エラーチェックをするための機能を有する記憶回路を抽出する抽出手段、
前記抽出手段によって抽出された前記記憶回路にエラー検証用の検証用信号を供給するための信号供給用回路を配置し、前記信号供給用回路に選択的に前記検証用信号を供給するアクセス制御回路を配置する回路配置手段、
として機能させることを特徴とする回路設計プログラム。
2 設計データ格納部
2a、2b 設計データ
3 抽出部
4 回路配置部
4a、4b 信号供給用回路
4c アクセス制御回路
5、6 保護回路
7 回路
10 モジュール
11 トップモジュール
12 中間モジュール
20a〜20d リーフモジュール
21 有限ステートマシン
22、23 エラーチェッカー
24 OR回路
25 機能ブロック
26 セレクタ
30 アクセス制御モジュール
31 レジスタアクセス制御部
32 セレクト信号制御部
32a、33a レジスタ
33 エラー検証用信号格納部
100 回路設計装置
110 入力設計データ格納部
120 データ読込部
130 保護回路抽出部
140 エラー検証回路配置部
150 出力設計データ格納部
160 フォーマル検証用プロパティ作成部
161 フォーマル検証用プロパティ
170 プロパティ格納部
p1 ポート
Reg1、Reg2 レジスタ
Claims (3)
- 回路の設計データにエラー検証用の回路のデータを付加する回路設計装置において、
設計データ格納部に格納されている前記設計データから、出力エラーチェックをするための機能を有する複数の記憶回路を抽出する抽出部と、
前記抽出部によって抽出された前記複数の記憶回路にエラー検証用の検証用信号を供給するための信号供給用回路をそれぞれ配置し、前記信号供給用回路のうちいずれか1つの信号供給用回路に選択的に前記検証用信号を供給するアクセス制御回路を配置する回路配置部と、
前記信号供給用回路によって前記検証用信号が供給される前記記憶回路をフォーマル検証するためのプロパティを作成するプロパティ作成部と、
を有し、
前記アクセス制御回路は、
前記検証用信号の出力要求を受けつけるアクセス制御部と、
前記アクセス制御部の指示に応じて前記検証用信号を供給する前記信号供給用回路を選択する選択部と、
前記検証用信号を格納し、前記アクセス制御部の指示に応じて前記選択部によって選択された前記信号供給用回路に前記検証用信号を出力する検証用信号出力部と、
を備え、
前記プロパティ作成部は、
前記検証用信号と、前記選択部が前記信号供給用回路を選択する際に出力する選択信号とを抽出する信号抽出部と、
前記記憶回路が有する前記出力エラーチェックをするための機能の種別と、エラー発生時に前記記憶回路が出力する信号とを抽出して前記プロパティを作成する作成部と、
を備えることを特徴とする回路設計装置。 - 前記回路配置部は、外部から直接アクセス可能な前記記憶回路については前記信号供給用回路の配置対象から除外することを特徴とする請求項1記載の回路設計装置。
- 回路の設計データにエラー検証用の回路のデータを付加する回路設計方法において、
抽出手段が、設計データ格納部に格納されている前記設計データから、出力エラーチェックをするための機能を有する複数の記憶回路を抽出し、
回路配置手段が、前記抽出手段によって抽出された前記複数の記憶回路にエラー検証用の検証用信号を供給するための信号供給用回路をそれぞれ配置し、前記信号供給用回路のうちいずれか1つの信号供給用回路に選択的に前記検証用信号を供給するアクセス制御回路を配置し、
プロパティ作成手段が、前記信号供給用回路によって前記検証用信号が供給される前記記憶回路をフォーマル検証するためのプロパティを作成し、
前記アクセス制御回路は、
アクセス制御手段が、前記検証用信号の出力要求を受けつけ、
選択手段が、前記アクセス制御手段の指示に応じて前記検証用信号を供給する前記信号供給用回路を選択し、
検証用信号出力手段が、前記検証用信号を格納し、前記アクセス制御手段の指示に応じて前記選択手段によって選択された前記信号供給用回路に前記検証用信号を出力し、
前記プロパティ作成手段は、
信号抽出手段が、前記検証用信号と、前記選択手段が前記信号供給用回路を選択する際に出力する選択信号とを抽出し、
作成手段が、前記記憶回路が有する前記出力エラーチェックをするための機能の種別と、エラー発生時に前記記憶回路が出力する信号とを抽出して前記プロパティを作成する、
ことを特徴とする回路設計方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008172188A JP5056625B2 (ja) | 2008-07-01 | 2008-07-01 | 回路設計装置および回路設計方法 |
US12/491,030 US8276108B2 (en) | 2008-07-01 | 2009-06-24 | Circuit design apparatus and circuit design method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008172188A JP5056625B2 (ja) | 2008-07-01 | 2008-07-01 | 回路設計装置および回路設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010015229A JP2010015229A (ja) | 2010-01-21 |
JP5056625B2 true JP5056625B2 (ja) | 2012-10-24 |
Family
ID=41465323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008172188A Expired - Fee Related JP5056625B2 (ja) | 2008-07-01 | 2008-07-01 | 回路設計装置および回路設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8276108B2 (ja) |
JP (1) | JP5056625B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8320641B2 (en) * | 2004-10-28 | 2012-11-27 | DigitalOptics Corporation Europe Limited | Method and apparatus for red-eye detection using preview or other reference images |
CN104424056B (zh) * | 2013-08-19 | 2017-12-05 | 上海华虹宏力半导体制造有限公司 | 版图数据的层次检查方法 |
CN104268341A (zh) * | 2014-09-28 | 2015-01-07 | 浪潮集团有限公司 | 一种pcb中器件高度超限高检查方法 |
US11210445B1 (en) * | 2020-12-09 | 2021-12-28 | Arteris, Inc. | System and method for interface protection |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6373437A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | パリテイ回路検査方式 |
JPH0290334A (ja) | 1988-09-28 | 1990-03-29 | Hitachi Ltd | 障害検出回路のシミュレーション方式 |
US5519630A (en) * | 1993-03-22 | 1996-05-21 | Matsushita Electric Industrial Co., Ltd. | LSI automated design system |
JP4180757B2 (ja) * | 1999-11-05 | 2008-11-12 | 株式会社東芝 | シミュレーション装置 |
US6618841B1 (en) * | 2000-11-06 | 2003-09-09 | Verplex Systems, Inc. | Non-assignable signal support during formal verification of circuit designs |
JP3986898B2 (ja) | 2002-06-20 | 2007-10-03 | 富士通株式会社 | メモリ擬似故障注入装置 |
US7584315B2 (en) * | 2003-04-10 | 2009-09-01 | Panasonic Corporation | Integrated circuit monitoring an internal signal converted from an analog input signal |
JP3906825B2 (ja) * | 2003-06-17 | 2007-04-18 | 日本電気株式会社 | 計算機システム、計算機システム起動方法およびプログラム |
JP2007102977A (ja) * | 2005-10-07 | 2007-04-19 | Toshiba Corp | 半導体記憶装置 |
JP4864762B2 (ja) * | 2007-02-19 | 2012-02-01 | 株式会社東芝 | 半導体記憶装置 |
JP2007226818A (ja) * | 2007-03-26 | 2007-09-06 | Ricoh Co Ltd | Lsiのテスト容易化設計方法 |
JP5006121B2 (ja) * | 2007-06-27 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 論理検証装置、論理検証方法 |
US8429492B2 (en) * | 2007-11-30 | 2013-04-23 | Marvell World Trade Ltd. | Error correcting code predication system and method |
-
2008
- 2008-07-01 JP JP2008172188A patent/JP5056625B2/ja not_active Expired - Fee Related
-
2009
- 2009-06-24 US US12/491,030 patent/US8276108B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8276108B2 (en) | 2012-09-25 |
JP2010015229A (ja) | 2010-01-21 |
US20100005433A1 (en) | 2010-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20180174665A1 (en) | Method to dynamically inject errors in a repairable memory on silicon and a method to validate built-in-self-repair logic | |
US8051400B2 (en) | Modifying integrated circuit layout | |
US10255403B1 (en) | Method and apparatus for concurrently extracting and validating timing models for different views in multi-mode multi-corner designs | |
US8869091B2 (en) | Incremental clock tree synthesis | |
US20120117347A1 (en) | Initializing of a memory area | |
JP5056625B2 (ja) | 回路設計装置および回路設計方法 | |
JP5421152B2 (ja) | 半導体集積回路 | |
US7996808B2 (en) | Computer readable medium, system and associated method for designing integrated circuits with loop insertions | |
US8566689B2 (en) | Data integrity units in nonvolatile memory | |
US11720422B1 (en) | Unified container for hardware and software binaries | |
US20110239178A1 (en) | Layout design apparatus, layout design method, and computer readable medium having a layout design program | |
US7814334B2 (en) | Method and apparatus for changing and adding activation keys for functions of digital content without having to change and recompile the digital content | |
US7502966B2 (en) | Testcase generation via a pool of parameter files | |
CN108959912A (zh) | 一种bios和操作系统复用密码的方法、装置及设备 | |
US7234127B2 (en) | Integrated circuit designing support apparatus and method for the same | |
CN112380127B (zh) | 测试用例回归方法、装置、设备和存储介质 | |
US11037645B2 (en) | Dynamic boosting techniques for memory | |
US10437716B2 (en) | Method and apparatus for coverage analysis of SRT look-up table | |
Clarke et al. | IBM System z10 design for RAS | |
JP5799589B2 (ja) | 検証方法及び検証プログラム | |
US20240012748A1 (en) | Circuitry for Memory Address Collision Prevention | |
JPS6019080B2 (ja) | 記憶装置のチェック方法 | |
CN114781294B (zh) | 一种risc-v cpu验证中的签名比较方法及装置 | |
CN107391223A (zh) | 一种文件处理方法及装置 | |
JP4983642B2 (ja) | 設計検証プログラム、設計検証方法および設計検証装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110418 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120327 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120528 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120703 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120716 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150810 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |