JP2012014716A - プロセッサ構成設定をオーバーライドする方法 - Google Patents
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Abstract
【解決手段】プロセッサ機構に対応するオーバーライドレジスタのエントリを、そのプロセッサ機構に対するプロセッサ構成設定をオーバーライドするようにセットし、そのエントリを使用してプロセッサ機構に対するプロセッサ構成設定をオーバーライドする方法を含む。エントリを、たとえばユーザレベルアプリケーションでセットしてもよい。
【選択図】図5
Description
Claims (31)
- ユーザレベルソフトウェアを介してプロセッサの機構を制御することを含む方法。
- オーバーライドレジスタにおける前記機構に対応するオーバーライドビットをセットすることを介して前記機構をディスエーブルにすることをさらに含む、請求項1に記載の方法。
- プログラムの第1の段階の間に前記機構をディスエーブルにし、前記プログラムの第2の段階の間に前記機構をイネーブルにすることをさらに含む、請求項1に記載の方法。
- 前記機構はハードウェアプリフェッチャを含み、前記第2の段階はガーベッジコレクションを含む、請求項3に記載の方法。
- プログラム実行中に前記機構を動的に制御することをさらに含む、請求項1に記載の方法。
- プロセッサ機構に対応するオーバーライドレジスタのエントリを、該プロセッサ機構に対するプロセッサ構成設定をオーバーライドするようにセットすること、及び
前記オーバーライドレジスタの前記エントリを使用して前記プロセッサ機構に対する前記プロセッサ構成設定をオーバーライドすること
を含む、方法。 - 前記エントリをユーザ制御下でセットすることをさらに含む、請求項6に記載の方法。
- プログラムの第1の部分の間に前記エントリをセットすること、及び該プログラムの第2の部分の間に該エントリをリセットすること、をさらに含む請求項6に記載の方法。
- コンテキストスイッチ時に前記オーバーライドレジスタのエントリを格納することをさらに含む、請求項6に記載の方法。
- プログラムの動的プロファイリングに基づいて前記エントリをセットすることをさらに含む、請求項6に記載の方法。
- 前記オーバーライドレジスタの前記エントリをハードウェア制御下でオーバーライドすることをさらに含む、請求項6に記載の方法。
- 前記プロセッサ構成設定をオーバーライドすることは、前記オーバーライドレジスタの前記エントリとプロセッサ構成レジスタの対応するエントリとの間で論理演算を実行することを含む、請求項6に記載の方法。
- 少なくとも1つのプロセッサ機構に対するデフォルト設定をオーバーライドするための第1のオーバーライド情報を格納する第1のレジスタを具備する装置。
- 前記少なくとも1つのプロセッサ機構に対する前記デフォルト設定を格納するプロセッサ構成レジスタをさらに具備する、請求項13に記載の装置。
- 前記少なくとも1つのプロセッサ機構に対する前記デフォルト設定をオーバーライドするために使用される第2のオーバーライド情報を格納する第2のレジスタをさらに具備する、請求項14に記載の装置。
- 前記プロセッサ構成レジスタと前記第1のレジスタとの対応するエントリを結合する第1のロジックをさらに具備する、請求項15に記載の装置。
- 前記第1のロジックの出力を前記第2のレジスタの対応するエントリと結合する第2のロジックをさらに具備する、請求項16に記載の装置。
- 前記第1のレジスタ及び前記第2のレジスタは、ユーザ制御下で前記第1のオーバーライド情報及び前記第2のオーバーライド情報をそれぞれ格納する、請求項15に記載の装置。
- 前記第1のレジスタは前記少なくとも1つのプロセッサ機構のイネーブル状態をオーバーライドし、前記第2のレジスタは前記少なくとも1つのプロセッサ機構のディスエーブル状態をオーバーライドする、請求項15に記載の装置。
- 実行されると、システムに対し、
プロセッサ機構に対応するオーバーライドレジスタのエントリを、該プロセッサ機構に対するプロセッサ構成設定をオーバーライドするようにセットし、且つ
前記オーバーライドレジスタの前記エントリを用いて前記プロセッサ機構に対する前記プロセッサ構成設定をオーバーライドする
ことを可能にする命令を含む機械アクセス可能記憶媒体を具備する物品。 - 実行されると、前記システムに対し、コンテキストスイッチ時に前記オーバーライドレジスタのエントリを格納することを可能にする命令をさらに含む、請求項20に記載の物品。
- 実行されると、前記システムに対し、第1のプログラム段階において前記エントリをセットし、第2のプログラム段階において該エントリをリセットすることを可能にする命令をさらに含む、請求項20に記載の物品。
- 実行されると、前記システムに対し、プログラムの動的プロファイリングに基づき前記エントリをセットすることを可能にする命令をさらに含む、請求項20に記載の物品。
- 少なくとも1つのプロセッサ機構に対するデフォルト設定を格納するプロセッサ構成レジスタを有するプロセッサであって、該プロセッサ構成レジスタはアーキテクチャ的に可視である、プロセッサと、
該プロセッサに結合されたダイナミックランダムアクセスメモリと
を具備するシステム。 - 前記デフォルト設定をオーバーライドするために使用される第1のオーバーライド情報を格納する第1のレジスタをさらに具備する、請求項24に記載のシステム。
- 前記ダイナミックランダムアクセスメモリは、実行されると、前記システムに対し、プログラムの第1の部分の間に前記第1のオーバーライド情報をセットし、該プログラムの第2の段階の間に該第1のオーバーライド情報をリセットすることを可能にする命令を含む、請求項25に記載のシステム。
- 前記ダイナミックランダムアクセスメモリは、実行されると、前記システムに対し、コンテキストスイッチ時に前記第1のレジスタ及び前記プロセッサ構成レジスタのエントリを格納することを可能にする命令を含む、請求項25に記載のシステム。
- プロセッサ機構をイネーブル又はディスエーブルにするための情報を格納するアーキテクチャ的に可視であるレジスタを具備する装置。
- 前記アーキテクチャ的に可視であるレジスタは複数のビットを有し、各ビットは前記プロセッサ機構の対応する1つに関連する、請求項28に記載の装置。
- 前記アーキテクチャ的に可視であるレジスタは、ユーザレベルソフトウェアによって制御可能である、請求項28に記載の装置。
- 前記情報は、ユーザレベルソフトウェアによって動的に変更される、請求項28に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/959,356 | 2004-10-06 | ||
US10/959,356 US7308571B2 (en) | 2004-10-06 | 2004-10-06 | Overriding processor configuration settings |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007535725A Division JP4842956B2 (ja) | 2004-10-06 | 2005-09-30 | プロセッサ構成設定をオーバーライドする方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014006026A Division JP5868436B2 (ja) | 2004-10-06 | 2014-01-16 | プロセッサ構成設定をオーバーライドする方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012014716A true JP2012014716A (ja) | 2012-01-19 |
JP5634353B2 JP5634353B2 (ja) | 2014-12-03 |
Family
ID=35457593
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007535725A Expired - Fee Related JP4842956B2 (ja) | 2004-10-06 | 2005-09-30 | プロセッサ構成設定をオーバーライドする方法 |
JP2011182699A Expired - Fee Related JP5634353B2 (ja) | 2004-10-06 | 2011-08-24 | プロセッサ構成設定をオーバーライドする方法 |
JP2014006026A Expired - Fee Related JP5868436B2 (ja) | 2004-10-06 | 2014-01-16 | プロセッサ構成設定をオーバーライドする方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007535725A Expired - Fee Related JP4842956B2 (ja) | 2004-10-06 | 2005-09-30 | プロセッサ構成設定をオーバーライドする方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014006026A Expired - Fee Related JP5868436B2 (ja) | 2004-10-06 | 2014-01-16 | プロセッサ構成設定をオーバーライドする方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7308571B2 (ja) |
JP (3) | JP4842956B2 (ja) |
CN (1) | CN100524215C (ja) |
WO (1) | WO2006041758A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7308571B2 (en) * | 2004-10-06 | 2007-12-11 | Intel Corporation | Overriding processor configuration settings |
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-
2004
- 2004-10-06 US US10/959,356 patent/US7308571B2/en not_active Expired - Fee Related
-
2005
- 2005-09-30 WO PCT/US2005/035411 patent/WO2006041758A1/en active Application Filing
- 2005-09-30 CN CNB200580033154XA patent/CN100524215C/zh not_active Expired - Fee Related
- 2005-09-30 JP JP2007535725A patent/JP4842956B2/ja not_active Expired - Fee Related
-
2007
- 2007-10-10 US US11/973,837 patent/US20080046713A1/en not_active Abandoned
-
2011
- 2011-08-24 JP JP2011182699A patent/JP5634353B2/ja not_active Expired - Fee Related
-
2014
- 2014-01-16 JP JP2014006026A patent/JP5868436B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP5634353B2 (ja) | 2014-12-03 |
JP4842956B2 (ja) | 2011-12-21 |
JP2008516337A (ja) | 2008-05-15 |
US7308571B2 (en) | 2007-12-11 |
CN100524215C (zh) | 2009-08-05 |
JP2014112402A (ja) | 2014-06-19 |
CN101031881A (zh) | 2007-09-05 |
WO2006041758A1 (en) | 2006-04-20 |
US20060075218A1 (en) | 2006-04-06 |
US20080046713A1 (en) | 2008-02-21 |
JP5868436B2 (ja) | 2016-02-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130617 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130917 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140116 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20140117 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140210 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20140328 |
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