JPH02230324A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明はマイクロプログラム制御による情報処理装置（
マイクロプログラム制１１１装置）に関し、特に同一の
アドレスで２つの制御記憶にアクセスするマイクロプロ
グラム制御装置に関する。

〔従来の技術〕

従来、この種のマイクロプログラム制御装置では、それ
ぞれの制御記憶に関するマイクロ命令の数が異なってい
るので、制御記憶の容量を有効に使うためにマイクロ命
令の数の少ない制御記憶のアドレス空間が特定のエリア
に集められていた（当該制御記憶のワード数を減少して
いた）。

例えば、基本命令制御記憶と演算命令制御記憶とについ
て考えてみると（以下、この例により説明を進めていク
）、演算命令制御記憶に関するマイク口命令（演算命令
）の数が基本命令制御記憶に関するマイクロ命令（基本
命令）の数よりも少ないので、演算命令制御記憶の容量
を有効に使うようにするために演算命令がアドレス空間
の特定なエリアに集められていた． このような場合に、基本命令制御記憶と演算命令制御記
憶（演算命令制御記憶のワード数は、例えば基本命令制
御記憶のワード数の半分であるとする）とが同一のアド
レスでアクセスされるときには、基本命令制御記憶のア
ドレス空間に対しては各制御記憶にアクセスするための
アドレスを示すビット列（アドレスレジスタに格納され
ているビット列）の全ビットがアドレスを特定するため
に使用されるのに対し、ワード数が少ない演算命令制御
記憶のアドレス空間に対してはアドレスを示すビント列
の最上位ビットを除いた下位ビットのアドレスが使用さ
れてアドレスが特定されてマイクロ命令（演算命令）が
読み出されていた．そして、このマイクロ命令のアドレ
スの最上位ビントがｒＯＪのときには、そのマイクロ命
令がそのまま実行され、「１」のときにはそのマイクロ
命令がＮＯＰ（Ｎｏ　　ＯＰｅｒａｔｉｏｎ）に差し替
えられていた（上述の「１」と「０」とは逆であっても
よい）． したがって、演算命令を実行させたいときとＮＯＰにし
たいときとが交互に発生するときには、アドレスを大き
く移動させなければならなかった（最上位ビントを変化
させなければならなかった）． なお、基本命令には、シーケンス制御のために次のマイ
クロ命令にアクセスするためのアドレスを格納するネク
ストアドレスフィールドが存在する． このネタストアドレスフィールドにアドレスの全ビット
を格納するのは無駄が多い。その無駄を減少するために
、次のマイクロ命令にアクセスするためのアドレスを上
位ビットと下位ビットとに分けて、アドレスの下位ビッ
トのみを置換するショートブランチ命令が、全ビットを
置換するロングブランチ命令とともに設けられている．
この場合に、シッートブランチ命令のネタストアドレス
フィールド（次にアクセスするマイクロ命令の下位ビッ
トを格納するフィールド）は基本命令のフィールド中に
専用に割り付けられているが、・ロングブランチ命令の
ネクストアドレスフィールド中のアドレスの上位ビント
を格納するフィールドは基本命令のフィールドに専用に
割り付けられているわけではない（ロングブランチ命令
が指定されていない場合（基本命令がロングブランチ命
令ではない場合）には他の基本命令を格納するフィール
ドとして上述のフィールドを用いることができる）． したがって、ロングブランチ命令の使用頻度を少な《す
ると、制御記憶のフィールドの無駄な使用を減少するこ
とができる． 〔発明が解決しようとする課題〕 上述した従来のマイクロプログラム制御装置では、演算
命令を実行させたいときとＮＯＰにしたいときとが交互
に発生するときには、アドレスを大きく移動させなけれ
ばならないので、ロングブランチ命令を多用しなければ
ならず、ロングブランチ命令中の次のマイクロ命令のア
ドレスの上位ビットを格納するフィールドが増加すると
いう欠点がある． 本発明の目的は、上述の点に鑑み、ロングブランチ命令
の数を減少でき、ロングブランチ命令に使用されるはず
であったフィールドを他のマイクロ命令に割り当てるこ
とができ、制御記憶の容量を有効に利用することができ
るマイクロプログラム制ｍ装置を提供することにある． 〔！！！題を解決するための手段〕 本発明のマイクロプログラム制御装置は、ワード数が多
い第１の制御記憶と第１の制御記憶よりもワード数が少
ない第２の制御記憶とを同一のアドレスでアクセスして
一連のマイクロ命令を読み出して実行するマイクロプロ
グラム制御装置において、第１の制御記憶のワード数と
第２の制御記憶のワード数との差に基づくビット数を持
つ比較ビットを有するアドレスを格納するアドレスレジ
スタと、第２の制御記憶に前記アドレスレジスタ内のア
ドレスによりアクセスする際に前記アドレスレジスタ内
のアドレス中の比較ビットと第２の制御記憶より読み出
されたマイクロ命令に割り付けられている比較フィール
ドの値とを比較する比較回路と、この比較回路の比較結
果に基づき第２の制御記憶より読み出されたマイクロ命
令を実行するか無効にするかの制御を行う実行制御回路
とを有する。

〔作用〕

本発明のマイクロプログラム制？１１装置では、アドレ
スレジスタが第１の制御記憶のワード数と第２の制御記
憶のワード数との差に基づくビノト数を持つ比較ビット
を有するアドレスを格納し、比較回路が第２の制御記憶
にアドレスレジスタ内のアドレスによりアクセスする際
にアドレスレジスタ内のアドレス中の比較ビットと第２
の制１ｎ記憶より読み出されたマイクロ命令に割り付け
られている比較フィールドの値とを比較し、実行制御回
路が比較回路の比較結果に基づき第２の制御記憶より読
み出されたマイクロ命令を実行するか無効にするかの制
御を行う。

〔実施例〕

次に、本発明について図面を参照して説明する．第１図
は、本発明のマイクロプログラム制御装置の一実施例の
構成を示すブロック図である．本実施例のマイクロプロ
グラム制御装置は、アドレスレジスタｌと、基本命令制
御記憶２と、演算命令制御記憶３と、比較回路４と、実
行制御回路５と、基本命令リードレジスタ６と、演算命
令リードレジスタ７とを含んで構成されている（アドレ
スレジスタ１内のアドレス中には比較ビソトａが存在し
、演算命令制御記憶３内のフィールド中には比較フィー
ルドｂが存在する）。

次に、このように構成された本実施例のマイクロプログ
ラム制御装置の動作について説明する。

アドレスレジスタ１は、基本命令制御記憶２に格納され
ているマイクロ命令（基本命令）を読み出すアドレスと
して全ビットを使う．また、演算命令制御記憶３に格納
されているマイクロ命令（演算命令）を読み出すアドレ
スとして比較ビントａ以外のピントを使う（比較ビフト
ａは後述する比較回路４における比較で使われる）。

このとき、比較ビッｌ−ａのビット数は、基本命令制御
記憶２と演算命令制御記憶３とのアドレス空間の大きさ
の差に基づいて決定される。例えば、演算命令制御記憶
３のアドレス空間が基本命令制御記憶２のアドレス空間
の１／２．１／４および】／８の場合には、比較ビソト
ａのビット数はｌ，２および３になる。

基本命令制御記憶２は、シーケンス制御に係るマイクロ
命令等の本実施例のマイクロプログラム制御装置にとっ
て基本的な制御命令やネタストアドレス等が格納されて
いる制御記憶である。この基本命令制御記憶２に記憶さ
れているマイクロ命令（基本命令）は、アドレスレジス
タ１のアドレスに基づいて基本命令リードレジスタ６に
読み出される。

演算命令制御記憶３は、各種の演算命令が格納されてい
る制御記憶である。この演算命令制御記憶３に記憶され
ているマイクロ命令（演算命令）は、アドレスレジスタ
１のアドレス（比較ビットａを除く）に基づいて実行制
御回路５に読み出される． また、演算命令制１■記憶３は、マイクロ命令の内容を
格納するフィールドの他に比較回路４における比較で使
用される比較フィールドｂを備えている。この比較フィ
ールドｂは、比較ビットａと同一のビット数を有してい
る． 比較回路４は、アドレスレジスタ１内のアドレス中の比
較ビソ｝ａと演算命令制御記憶３より読み出されたマイ
クロ命令中の比較フィールドｂの値とを比較し、その比
較結果を実行制御回路５に送出する． 実行制御回路５は、比較回路４の比較結果に基づいて、
演算命令制御記憶３より読み出されたマイクロ命令を実
行する（読み出されたマイクロ命令をそのまま演算命令
リードレジスタフに送出する）かＮＯＰ　（無効）にす
るかの制御を行う．例えば、比較ビン｝ａが「０１」で
あり比較フィールドｂの値が「０１」であって比較結果
が一敗している場合には実行するように制御し、比較ビ
ントａが「Ｏｌ」であり比較フィールドｂの値が［１０
Ｊであって比較結果が不一敗の場合にはＮｏＰにすると
いうような制御を行う． 実行制御回路５により上述のような制御が行われたマイ
クロ命令は、演算命令リードレジスタフに読み出される
． 〔発明の効果〕 以上説明したように本発明は、２つの制御記憶のワード
数の差に基づいてアドレスレジスタ内のアドレス中に比
較ビットを設け、ワード数の少ない制御記憶内のフィー
ルドに比較ビットと同一のビット数の比較フィールドを
割り付け、比較ビットと比較フィールドの値とを比較す
る比較回路を設け、この比較回路の比較結果に基づいて
マイクロ命令を実行するか無効にするかの制御を行うこ
とにより、ロングブランチ命令の使用頻度を減少するこ
とができ、ロングブランチ命令に使用されるはずであっ
たフィールドを他のマイクロ命令に割り当てることがで
き、制御記憶の容量を有効に利用することができるとい
う効果がある．

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロソク図であ
る． 図において、 １・・・アドレスレジスタ、 ２・・・基本命令制御記憶、 ３・・・演算命令制御記憶、 ４・・・比較回路、 ５・・・実行制御回路、 ６・・・基本命令リードレジスタ、 ７・・・演算命令リードレジスタ、 ａ・・・比較ビット、 ｂ・・・比較フィールドである． 特許出願人　　甲府日本電気株式会社

Claims (1)

1. 【特許請求の範囲】 ワード数が多い第１の制御記憶と第１の制御記憶よりも
   ワード数が少ない第２の制御記憶とを同一のアドレスで
   アクセスして一連のマイクロ命令を読み出して実行する
   マイクロプログラム制御装置において、 第１の制御記憶のワード数と第２の制御記憶のワード数
   との差に基づくビット数を持つ比較ビットを有するアド
   レスを格納するアドレスレジスタと、 第２の制御記憶に前記アドレスレジスタ内のアドレスに
   よりアクセスする際に前記アドレスレジスタ内のアドレ
   ス中の比較ビットと第２の制御記憶より読み出されたマ
   イクロ命令に割り付けられている比較フィールドの値と
   を比較する比較回路と、 この比較回路の比較結果に基づき第２の制御記憶より読
   み出されたマイクロ命令を実行するか無効にするかの制
   御を行う実行制御回路と を有することを特徴とするマイクロプログラム制御装置
   。