JPH0724049B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0724049B2 JPH0724049B2 JP59033023A JP3302384A JPH0724049B2 JP H0724049 B2 JPH0724049 B2 JP H0724049B2 JP 59033023 A JP59033023 A JP 59033023A JP 3302384 A JP3302384 A JP 3302384A JP H0724049 B2 JPH0724049 B2 JP H0724049B2
- Authority
- JP
- Japan
- Prior art keywords
- prefix
- address
- register
- area
- pxr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は，ベースレジスタ，インデクスレジスタ，ディ
スプレイスメントレジスタを入力とするアドレス演算器
およびプリフィクスレジスタを備え，主記憶上にプリフ
ィクス域を有するマルチプロセッサのデータ処理装置に
関するものであり，特にプリフィクス域のアクセス時に
高速にアドレス変換を行うことが可能なデータ処理装置
に関する。
スプレイスメントレジスタを入力とするアドレス演算器
およびプリフィクスレジスタを備え，主記憶上にプリフ
ィクス域を有するマルチプロセッサのデータ処理装置に
関するものであり，特にプリフィクス域のアクセス時に
高速にアドレス変換を行うことが可能なデータ処理装置
に関する。
一般にデータ処理装置では、CPUの割り込み制御などの
ための動作上必要とする情報を格納するために、主記憶
上に一定の大きさ（通常４キロバイト）の領域が確保さ
れている。この領域はプリフィクス域と呼ばれ、たとえ
ば、割り込み種別ごとの新、旧PSW、CSW、CAW、割り込
みコードなどを保持するために使用される。
ための動作上必要とする情報を格納するために、主記憶
上に一定の大きさ（通常４キロバイト）の領域が確保さ
れている。この領域はプリフィクス域と呼ばれ、たとえ
ば、割り込み種別ごとの新、旧PSW、CSW、CAW、割り込
みコードなどを保持するために使用される。
簡単に説明すると、データ処理装置が単一プロセッサシ
ステムの場合には、主記憶上の０乃至4095番地がプリフ
ィクス域として固定的に割当られる。しかしマルチプロ
セッサシステムの場合には、各CPUにとってのプリフィ
クス域はいずれも同じ０乃至4095番地であるため、従来
は主記憶上に各CPUのプリフィクス域を重複なしに配置
し、他方各CPUごとにプリフィクス変換用の先頭アドレ
スを保持するプリフィクスレジスタを設けて解決を図っ
ている。
ステムの場合には、主記憶上の０乃至4095番地がプリフ
ィクス域として固定的に割当られる。しかしマルチプロ
セッサシステムの場合には、各CPUにとってのプリフィ
クス域はいずれも同じ０乃至4095番地であるため、従来
は主記憶上に各CPUのプリフィクス域を重複なしに配置
し、他方各CPUごとにプリフィクス変換用の先頭アドレ
スを保持するプリフィクスレジスタを設けて解決を図っ
ている。
第１図は、プリフィクス変換の原理説明図であり、２プ
ロセッサシステムにおけるCPU−ＡとCPU−Ｂのプリフィ
クス域Ａ、Ｂの主記憶割り付け例を示したものである。
プリフィクス域Ａは０番地から4095番地まであり、プリ
フィクス域Ｂは4096番地から8191番地までである。PXR
−Ａ、PXR−ＢはそれぞれCPU−ＡおよびCPU−Ｂのプリ
フィクスレジスタであり、その内容０、4096が、それぞ
れCPU−Ａ、CPU−Ｂからプリフィクス域アドレスとして
発生される実効アドレスにプリフィクス変換回路で加算
され、主記憶を実際にアクセスする絶対アドレスとな
る。この場合、CPU−Ａの実効アドレスは変更されない
が、CPU−Ｂのプリフィクス域の実効アドレスである０
乃至4095番地は4096乃至8191番地の絶対アドレスに変換
され、またその反対に4096乃至8191番地の実効アドレス
は０乃至4095番地の絶対アドレスに変換される。
ロセッサシステムにおけるCPU−ＡとCPU−Ｂのプリフィ
クス域Ａ、Ｂの主記憶割り付け例を示したものである。
プリフィクス域Ａは０番地から4095番地まであり、プリ
フィクス域Ｂは4096番地から8191番地までである。PXR
−Ａ、PXR−ＢはそれぞれCPU−ＡおよびCPU−Ｂのプリ
フィクスレジスタであり、その内容０、4096が、それぞ
れCPU−Ａ、CPU−Ｂからプリフィクス域アドレスとして
発生される実効アドレスにプリフィクス変換回路で加算
され、主記憶を実際にアクセスする絶対アドレスとな
る。この場合、CPU−Ａの実効アドレスは変更されない
が、CPU−Ｂのプリフィクス域の実効アドレスである０
乃至4095番地は4096乃至8191番地の絶対アドレスに変換
され、またその反対に4096乃至8191番地の実効アドレス
は０乃至4095番地の絶対アドレスに変換される。
ところで、通常CPU内に設けられるバッファメモリ（図
示せず）をロジック付きRAMで構成する場合に、アドレ
スレジスタをロジック付きRAMの中に持たないとアドレ
ス動作からリードデータ動作までのタイミングのスキュ
ーが大となり、マシンサイクルを増大させる原因とな
る。他方、アドレスレジスタをロジック付きRAMの中に
持つと、従来はアドレスレジスタの後にプリフィクス変
換回路を置いていたため、ロジック付きRAMでもアドレ
スレジスタの後にプリフィクス変換回路を置いてこれら
全部を集積化することになり、集積度の点で必ずしも容
易でない。そこで従来は、アドレスレジスタからプリフ
ィクス変換回路を介してそのままRAMをアクセスせず
に、アドレスレジスタのアドレスを一旦集積回路外に取
り出してプリフィクス変換回路でアドレス変換し、その
変換されたアドレスを再度アドレスレジスタに戻してか
らアクセスする方式がとられている。よってやはり速度
は制限される。
示せず）をロジック付きRAMで構成する場合に、アドレ
スレジスタをロジック付きRAMの中に持たないとアドレ
ス動作からリードデータ動作までのタイミングのスキュ
ーが大となり、マシンサイクルを増大させる原因とな
る。他方、アドレスレジスタをロジック付きRAMの中に
持つと、従来はアドレスレジスタの後にプリフィクス変
換回路を置いていたため、ロジック付きRAMでもアドレ
スレジスタの後にプリフィクス変換回路を置いてこれら
全部を集積化することになり、集積度の点で必ずしも容
易でない。そこで従来は、アドレスレジスタからプリフ
ィクス変換回路を介してそのままRAMをアクセスせず
に、アドレスレジスタのアドレスを一旦集積回路外に取
り出してプリフィクス変換回路でアドレス変換し、その
変換されたアドレスを再度アドレスレジスタに戻してか
らアクセスする方式がとられている。よってやはり速度
は制限される。
第２図はその１例をブロック図で示したものであり、１
はベースレジスタBR、２はインデクスレジスタXR、３は
ディスプレイスメントレジスタDR,4はオペランドアドレ
ス加算器で構成される実効アドレス発生器EAG、５は実
効アドレスレジスタEAR、６はプリフィクスレジスタPXR
（Ａ）、７はプリフィクスレジスタPXR（Ｂ）、８はセ
レクタSEL、９はプリフィクス域アドレス検出回路、10
は一致回路MATCH,11は第１アドレスレジスタARI、12は
第２アドレスレジスタARII、13はバッファメモリBS、14
はオペランドワードレジスタOWRである。この中で、６
乃至12の要素がプリフィクス変換回路を構成している。
はベースレジスタBR、２はインデクスレジスタXR、３は
ディスプレイスメントレジスタDR,4はオペランドアドレ
ス加算器で構成される実効アドレス発生器EAG、５は実
効アドレスレジスタEAR、６はプリフィクスレジスタPXR
（Ａ）、７はプリフィクスレジスタPXR（Ｂ）、８はセ
レクタSEL、９はプリフィクス域アドレス検出回路、10
は一致回路MATCH,11は第１アドレスレジスタARI、12は
第２アドレスレジスタARII、13はバッファメモリBS、14
はオペランドワードレジスタOWRである。この中で、６
乃至12の要素がプリフィクス変換回路を構成している。
実効アドレス発生器EAGは、命令のオペランドアドレス
を示すＢ、Ｘ、Ｄの各値を加算し、実効アドレスを作成
して実効アドレスレジスタEARに格納する。EARの実効ア
ドレスは第１アドレスレジスタARIに転送される。な
お、アドレス幅は32ビットとする。
を示すＢ、Ｘ、Ｄの各値を加算し、実効アドレスを作成
して実効アドレスレジスタEARに格納する。EARの実効ア
ドレスは第１アドレスレジスタARIに転送される。な
お、アドレス幅は32ビットとする。
プリフィクスレジスタPXR（Ａ）には、図示されていな
いCPU−Ａのプリフィクス域の先頭番地の絶対アドレ
ス、たとえば第１図の例のように“0"が設定され、同様
にプリフィクスレジスタPXR（Ｂ）にはCPU−Ｂのプリフ
ィクス域の先頭番地、たとえば“4096"が設定さてい
る。セレクタSELは、CPU−ＡおよびCPU−Ｂのいずれの
メモリアクセス要求を実効するかにより、PXR（Ａ）お
よびPXR（Ｂ）の対応する一方を選択する。
いCPU−Ａのプリフィクス域の先頭番地の絶対アドレ
ス、たとえば第１図の例のように“0"が設定され、同様
にプリフィクスレジスタPXR（Ｂ）にはCPU−Ｂのプリフ
ィクス域の先頭番地、たとえば“4096"が設定さてい
る。セレクタSELは、CPU−ＡおよびCPU−Ｂのいずれの
メモリアクセス要求を実効するかにより、PXR（Ａ）お
よびPXR（Ｂ）の対応する一方を選択する。
プリフィクス域アドレス検出回路９は、EAR中の実効ア
ドレスが4K以下すなわちプリフィクス域アドレスである
場合を検出する。
ドレスが4K以下すなわちプリフィクス域アドレスである
場合を検出する。
一致回路MATCHは、EAR中の実効アドレスとセレクタSEL
により選択されたプリフィクスレジスタPXR（Ａ）また
はPXR（Ｂ）の内容とを比較する。
により選択されたプリフィクスレジスタPXR（Ａ）また
はPXR（Ｂ）の内容とを比較する。
プリフィクス域およびプリフィクス域と入れ替えられる
領域（裏領域と呼ぶ）のアドレス変換は、第２アドレス
レジスタARIIの入力部において行われる。第２アドレス
レジスタARIIの下位ビット（12ビット）には、第１アド
レスレジスタARIの下位ビットがそのまま移され、ARII
の上位ビット（20ビット）には、ARIの上位ビットとSEL
出力のいずれかが選択的に与えられる。この選択制御
は、プリフィクス変換アドレス検出回路９および一致回
路MATCH10によって行われる。
領域（裏領域と呼ぶ）のアドレス変換は、第２アドレス
レジスタARIIの入力部において行われる。第２アドレス
レジスタARIIの下位ビット（12ビット）には、第１アド
レスレジスタARIの下位ビットがそのまま移され、ARII
の上位ビット（20ビット）には、ARIの上位ビットとSEL
出力のいずれかが選択的に与えられる。この選択制御
は、プリフィクス変換アドレス検出回路９および一致回
路MATCH10によって行われる。
たとえばセレクタSELがPXR（Ａ）を選択している状態で
は、第１図の左側に示されるようにARIの内容はそのま
まARIIに移される。他方セレクタSELがPXR（Ｂ）を選択
している状態では、第１図の右側に示されるように、EA
R中のプリフィクス域を示す実効アドレスの０乃至4095
域が絶対アドレスの4096乃至8191域に移され、そして裏
領域である実効アドレスの4096乃至8191域は全体アドレ
スの０乃至4095域に移される。
は、第１図の左側に示されるようにARIの内容はそのま
まARIIに移される。他方セレクタSELがPXR（Ｂ）を選択
している状態では、第１図の右側に示されるように、EA
R中のプリフィクス域を示す実効アドレスの０乃至4095
域が絶対アドレスの4096乃至8191域に移され、そして裏
領域である実効アドレスの4096乃至8191域は全体アドレ
スの０乃至4095域に移される。
このようにして、プリフィクス域アクセスのためのアド
レス変換が行われ、変換されたアドレスはARIIからEAR
に転送され、そこではじめてバッファメモリBSのアクセ
スが実効される。
レス変換が行われ、変換されたアドレスはARIIからEAR
に転送され、そこではじめてバッファメモリBSのアクセ
スが実効される。
本発明の目的は、マルチプロセッサシステムのデータ処
理装置において、プリフィクス域へのアクセスを高速化
することにあり、そのため本発明では実効アドレスを作
成した後でさらに時間的に縦続してプリフィクス変換を
行う方式をとらずに、プリフィクス変換を、実効アドレ
ス作成のステップにおいて同時に実行できるようにす
る。そしてその構成は，ベースレジスタ，インデクスレ
ジスタ，ディスプレイスメントレジスタの各内容を入力
としてオペランドアドレスを発生するための３入力のア
ドレス演算器とプリフィクス変換に用いるプリフィクス
域の先頭アドレスを保持するプリフィクスレジスタとを
有するマルチプロセッサのデータ処理装置において，プ
リフィクス域へアクセスするオペランドアドレスを発生
する場合に，アドレス演算器へのベースレジスタの内容
に替えてプリフィクスレジスタの内容を入力し，オペラ
ンドアドレスの演算の際該プリフィクスレジスタの内容
を同時に加算することを特徴とする。
理装置において、プリフィクス域へのアクセスを高速化
することにあり、そのため本発明では実効アドレスを作
成した後でさらに時間的に縦続してプリフィクス変換を
行う方式をとらずに、プリフィクス変換を、実効アドレ
ス作成のステップにおいて同時に実行できるようにす
る。そしてその構成は，ベースレジスタ，インデクスレ
ジスタ，ディスプレイスメントレジスタの各内容を入力
としてオペランドアドレスを発生するための３入力のア
ドレス演算器とプリフィクス変換に用いるプリフィクス
域の先頭アドレスを保持するプリフィクスレジスタとを
有するマルチプロセッサのデータ処理装置において，プ
リフィクス域へアクセスするオペランドアドレスを発生
する場合に，アドレス演算器へのベースレジスタの内容
に替えてプリフィクスレジスタの内容を入力し，オペラ
ンドアドレスの演算の際該プリフィクスレジスタの内容
を同時に加算することを特徴とする。
本発明では、プリフィクス域へのアクセスを行うのは特
定モード時（割り込み処理ルーチン実行時等）に限られ
ること、及びプリフィクス域は固定アドレスでアクセス
されるため、オペランドアドレスすなわち実効アドレス
計算では、３入力Ｂ、Ｘ、Ｄのうち、１入力Ｄしか使用
されないことを利用する。そのため、空きの他の２入力
のうち１つの入力へプリフィクスレジスタの内容を入力
して、加算器を用いてプリフィクス変更を行う事によ
り、プリフィクス変換のための特別な時間を費やすこと
なく、プリフィクス域アクセスが可能となる。但しプリ
フィクス域の裏領域アクセスのためのアドレス変換で
は、加算器は３入力とも使用されている時があるので、
従来通り、プリフィクス変換回路を通してプリフィクス
逆変換を行う。以下、実施例にしたがって詳述する。
定モード時（割り込み処理ルーチン実行時等）に限られ
ること、及びプリフィクス域は固定アドレスでアクセス
されるため、オペランドアドレスすなわち実効アドレス
計算では、３入力Ｂ、Ｘ、Ｄのうち、１入力Ｄしか使用
されないことを利用する。そのため、空きの他の２入力
のうち１つの入力へプリフィクスレジスタの内容を入力
して、加算器を用いてプリフィクス変更を行う事によ
り、プリフィクス変換のための特別な時間を費やすこと
なく、プリフィクス域アクセスが可能となる。但しプリ
フィクス域の裏領域アクセスのためのアドレス変換で
は、加算器は３入力とも使用されている時があるので、
従来通り、プリフィクス変換回路を通してプリフィクス
逆変換を行う。以下、実施例にしたがって詳述する。
第３図は本発明の１実施例のブロック図であって、第２
図の従来装置を改良したものである。図中、１はベース
レジスタBR、２はインデクスレジスタXR、３はディスプ
レイスメントレジスタDR,4は加算器で構成された実効ア
ドレス発生器EAG、５は実効アドレスレジスタEAR、８は
セレクタSEL、10は一致回路MATCH,11は第１アドレスレ
ジスタARI、12は第２アドレスレジスタARII、13はバッ
ファメモリBS、14はオペランドワードレジスタOWR、15
および16はそれぞれプリフィクスレジスタPXR（A1）、P
XR（A2）、17および18はそれぞれプリフィクスレジスタ
PXR（B1）、PXR（B2）、19はORゲートを示す。
図の従来装置を改良したものである。図中、１はベース
レジスタBR、２はインデクスレジスタXR、３はディスプ
レイスメントレジスタDR,4は加算器で構成された実効ア
ドレス発生器EAG、５は実効アドレスレジスタEAR、８は
セレクタSEL、10は一致回路MATCH,11は第１アドレスレ
ジスタARI、12は第２アドレスレジスタARII、13はバッ
ファメモリBS、14はオペランドワードレジスタOWR、15
および16はそれぞれプリフィクスレジスタPXR（A1）、P
XR（A2）、17および18はそれぞれプリフィクスレジスタ
PXR（B1）、PXR（B2）、19はORゲートを示す。
PXR（A1）およびPXR（A2）には、CPU−Ａのプリフィク
ス域の先頭番地の絶対アドレスが決定され、PXR（B1）
およびPXR（B2）には、CPU−Ｂのプリフィクス域の先頭
番地の絶対アドレスが設定される。
ス域の先頭番地の絶対アドレスが決定され、PXR（B1）
およびPXR（B2）には、CPU−Ｂのプリフィクス域の先頭
番地の絶対アドレスが設定される。
ORゲート19は、BR、PXR（A1）、PXR（B1）のいずれ１つ
選択されたものの値をEAGの１つの入力に供給し、EAGは
XR、DRから供給される値と加算して実効アドレスを発生
する。プリフィクス域アクセスの場合には、PXR（A
1）、PXR（B1）のいずれか一方が選択され、DRに設定さ
れる割り込み先の固定番地等と加算してプリフィクス変
換された絶対アドレスとして出力される。この場合のプ
リフィクス変換されたアドレスはEARに設定されて、そ
のままバッファメモリBSのアクセスに使用される。
選択されたものの値をEAGの１つの入力に供給し、EAGは
XR、DRから供給される値と加算して実効アドレスを発生
する。プリフィクス域アクセスの場合には、PXR（A
1）、PXR（B1）のいずれか一方が選択され、DRに設定さ
れる割り込み先の固定番地等と加算してプリフィクス変
換された絶対アドレスとして出力される。この場合のプ
リフィクス変換されたアドレスはEARに設定されて、そ
のままバッファメモリBSのアクセスに使用される。
しかしプリフィクス域と入れ替えられる裏領域へのアク
セスの場合には、第２図で説明した従来方式と同様に、
EARからさらにARIへ送られ、一致回路MATCHでSEL出力と
の間で一致検出されることによってアドレス変換され、
そこでARIIからEARへ戻されてBSのアクセスが行われ
る。尚、裏領域へのアクセスは実際上殆ど行われない。
セスの場合には、第２図で説明した従来方式と同様に、
EARからさらにARIへ送られ、一致回路MATCHでSEL出力と
の間で一致検出されることによってアドレス変換され、
そこでARIIからEARへ戻されてBSのアクセスが行われ
る。尚、裏領域へのアクセスは実際上殆ど行われない。
第４図は、バッファ制御パイプラインのタイミング図で
あり、（ａ）は第２図の従来装置の場合、（ｂ）は第３
図の本発明装置の場合を比較対照させて示したものであ
る。
あり、（ａ）は第２図の従来装置の場合、（ｂ）は第３
図の本発明装置の場合を比較対照させて示したものであ
る。
なお、図中の各サイクルの記号は次のような内容を表
す。
す。
A:オペランドアドレス計算 T:転送サイクル B:オペランドアクセスのためのバッファサイクル E:演算実行サイクル W:書き込みサイクル P:プライオリティサイクル R:レジスタリードサイクル 第４図（ａ）の従来装置では、命令制御ユニットパイプ
ラインでのの命令実行に際して、バッファアクセスパ
イプラインでののオペランドアドレスについてのプリ
フィクス変換の必要の有無チェックと、プリフィクス変
換が必要な場合、すなわちプリフィクス域アクセスの場
合にはプリフィクス変換のための時間が必要となり、そ
のためのＥサイクルはその間インタロックされて、図
示の例では８τの遅れが生じる。なお、、は後続
する命令を示す。
ラインでのの命令実行に際して、バッファアクセスパ
イプラインでののオペランドアドレスについてのプリ
フィクス変換の必要の有無チェックと、プリフィクス変
換が必要な場合、すなわちプリフィクス域アクセスの場
合にはプリフィクス変換のための時間が必要となり、そ
のためのＥサイクルはその間インタロックされて、図
示の例では８τの遅れが生じる。なお、、は後続
する命令を示す。
これに対して、第４図（ｂ）の本発明装置では、プリフ
ィクス変換に特別の時間をとる必要がないため、′乃
至′に示すように連続する命令を特別な遅れなしに実
行することができる。
ィクス変換に特別の時間をとる必要がないため、′乃
至′に示すように連続する命令を特別な遅れなしに実
行することができる。
以上のように本発明によれば、殆どハードウェア上の負
担を増加さえることなく従来装置にくらべてプリフィク
ス変換時間を大幅に短縮し、命令実行を高速化すること
ができる。
担を増加さえることなく従来装置にくらべてプリフィク
ス変換時間を大幅に短縮し、命令実行を高速化すること
ができる。
第１図はプリフィクス変換の説明図、第２図は従来装置
のプリフィクス変換回路の１例を示す図、第３図は本発
明装置の１実施例によるプリフィクス変換回路の１例を
示す図、第４図は従来装置および本発明装置のそれぞれ
のパイプライン制御のタイミング比較図である。 図中、１はベースレジスタBR、２はインデクスレジスタ
XR、３はディスプレイスメントレジスタDR,4は実効アド
レス発生器EAG、15および16はそれぞれプリフィクスレ
ジスタPXR（A1）およびPXR（A2）、17および18はそれぞ
れプリフィクスレジスタPXR（B1）およびPXR（B2）、19
はORゲートを示す。
のプリフィクス変換回路の１例を示す図、第３図は本発
明装置の１実施例によるプリフィクス変換回路の１例を
示す図、第４図は従来装置および本発明装置のそれぞれ
のパイプライン制御のタイミング比較図である。 図中、１はベースレジスタBR、２はインデクスレジスタ
XR、３はディスプレイスメントレジスタDR,4は実効アド
レス発生器EAG、15および16はそれぞれプリフィクスレ
ジスタPXR（A1）およびPXR（A2）、17および18はそれぞ
れプリフィクスレジスタPXR（B1）およびPXR（B2）、19
はORゲートを示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 勉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−142446（ＪＰ，Ａ) 特開 昭55−41565（ＪＰ，Ａ) 特開 昭54−134947（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ベースレジスタ，インデクスレジスタ，デ
ィスプレイスメントレジスタの各内容を入力としてオペ
ランドアドレスを発生するための３入力のアドレス演算
器とプリフィクス変換に用いるプリフィクス域の先頭ア
ドレスを保持するプリフィクスレジスタとを有するマル
チプロセッサのデータ処理装置において，プリフィクス
域へアクセスするオペランドアドレスを発生する場合
に，アドレス演算器へのベースレジスタの内容に替えて
プリフィクスレジスタの内容を入力し，オペランドアド
レスの演算の際該プリフィクスレジスタの内容を同時に
加算することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033023A JPH0724049B2 (ja) | 1984-02-23 | 1984-02-23 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033023A JPH0724049B2 (ja) | 1984-02-23 | 1984-02-23 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176152A JPS60176152A (ja) | 1985-09-10 |
| JPH0724049B2 true JPH0724049B2 (ja) | 1995-03-15 |
Family
ID=12375191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033023A Expired - Lifetime JPH0724049B2 (ja) | 1984-02-23 | 1984-02-23 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724049B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854422B2 (ja) * | 1978-04-12 | 1983-12-05 | 三菱電機株式会社 | 多重処理装置の制御方式 |
| JPS5541565A (en) * | 1978-09-20 | 1980-03-24 | Nippon Telegr & Teleph Corp <Ntt> | Address modification system |
| JPS58142446A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | デ−タ処理装置 |
-
1984
- 1984-02-23 JP JP59033023A patent/JPH0724049B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60176152A (ja) | 1985-09-10 |
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