JPH01177637A - アドレス計算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機のアドレス計算回路に関する。

〔従来の技術〕

計算機において命令語を読出した後、その命令を実行す
るには、一般に次のフェーズからなる。

１、命令を解読しオペランドのアドレス計算を行う。

２、　アドレス計算結果から得られた論理アドレスから
メモリの実アドレスへアドレス変換を行う。

３、　メモリからオペランドを読出す。

４、得られたオペランドを命令の指示にしたがって演算
する。

計算機の性能は、上記の各フェーズをいかに速く実行す
るかによって決定される。たとえば、フェーズ２のアド
レス変換を高速に行うために、論理アドレスと実アドレ
スのテーブルからなるアドレス変換バッファが知られ、
フェーズ３における高速読出しをするためのメモリの写
しであるキャシュメモリの技術がすでによく知られてい
る。

しかしながら、フェーズ１のアドレス割算においては、
その高速実行が必要であるにもかかわらず、従来より特
に注目されることはなかった。アドレス計算は一般に命
令語で指定されるベースレジスタおよびインデックスレ
ジスタと命令語中のディスプレイスメント部を加算する
ことによって得られる。このとき、その高速実行を阻害
する要因は通常４バイトにおよぶ加算にある。さらに、
近年ではメモリ空間の拡張要求に伴ってこのアドレス加
算幅が拡大する傾向にあり、一方でキャシュメモリの読
出し時間等で決定される１マシンサイクルは近年の高速
ＲＡＭの効果で短くなる一方である。このために、１マ
シンザイクルでベースレジスタおびインデックスレジス
タを読出してその加算を行うことが不可能となってきた
。

第４図はアドレス計算回路の従来例を示す構成図である
。

このアドレス計算回路は、インデックスレジスタ４５、
ベースレジスタ５５をそれぞれ命令レジスタ３０のイン
デックスレジスタ番号索引部２５、ベースレジスタ番号
索引部３５で索引して、インデックス値Ｘ、ベース値Ｂ
を読出し、これらインデックス値Ｘ、ベース値Ｂと命令
レジスタ３０のディスプレイスメント部５のディスプレ
イスメントＤをアドレス加算器６５で加算して論理アド
レスを得、この論理アドレスを、アドレス変換バッファ
の索引レジスタである論理アドレスレジスタ７５にセッ
トする。この例では、命令レジスタ３０により、インデ
ックスレジスタ４５、ベースレジスタ５５からインデッ
クス値×１ベース値Ｂを読出してディスプレイスメント
Ｄと加算を行い、論理アドレスを得て、論理アドレスレ
ジスタ７５にセットアツプするまでの時間が１マシンサ
イクルとして設定されている。

第５図はアドレス泪算回路の他の従来例の構成図である
。

この従来例は、第４図の従来例にインデックスレジスタ
４５の読出しレジスタ８５、ベベースレジスタ５５の読
出しレジスタ８６、ディスプレイスメント部５の読出し
レジスタ８７をそれぞれ設けたもので、この例では、パ
イプライン制御が行なわれ、命令レジスタ３０によりイ
ンデックスレジスタ４５、ベースレジスタ５５からイン
デックス値Ｘ、ベース値Ｂを読出し、ディスプレイスメ
ントＤと加算し、論理アドレスを得、論理アドレスレジ
スタ７５にセットアツプするまで２マシンサイクルの時
間を要してアドレス計算を実行している。

〔発明が解決しようとする問題点〕

上述した従来のアドレス計算回路は、前者では、必要以
上にマシンサイクルが大きくなり、結果的に性能低下と
なり、後者では、分岐命令の実行やレジスタの干渉によ
るパイプラインの乱れに対してパイプライン制御のパイ
プ段数が増えた分だけ性能低下となり、また、一般に回
路の分割実装をいかに行うかがデイレイタイムの増減を
左右する大きな要因であるが、アドレス泪算回路を実現
する場合、従来は前者、後者ともキャリー伝播によるデ
イレイタイムを最小にするためアドレス加算器のみをひ
とまとめにしたパッケージインク方式が採用されてきた
が、この場合、ピン数の割に高密度実装ができず、さら
に、アドレス加算器への入力となるベースレジスタおよ
びインデックスレジスタを分割実装すると、前者はベー
スレジスタおよびインデックスレジスタを索引してアド
レス計算結果を得るのに２パツケージに渡る必要があり
、デイレイタイム上の損失が非常に大きいという欠点が
ある。

〔問題点を解決するための手段〕

本発明のアドレス計算回路は、 命令語により与えられるベースレジスタのデー夕とイン
デックスレジスタのデータとディスプレイスメントを加
算して論理アドレスを得るアドレス計算回路であって、 ベースレジスタのデータとインデックスレジスタのデー
タおよびディスプレイスメントのデータを同一のビット
バウンダリで区分した各区分データに対応した複数の加
算器を有し、 最下位以外の加算器には、すぐ下位の加算器が出力した
キャリーを保持するフリップフロップが付属し、当該区
分データの他に該加算器に付属するフリップフロップが
保持しているキャリーを加算するようになっており、ア
ドレス計算実行時、いずれの加算器にもキャリーが発生
しなければ各々の加算器の出力をアドレス加算結果とし
、いずれかの加算器にキャリーが発生すれば該アドレス
計算を一時保留して、該キャリーを前記フリップフロッ
プに保持した後、該フリップフロップの出力を次段の加
算器にキャリーインした状態で、再び同一入力でアドレ
ス計算を行い、アドレス加算結果をうるように制御する
手段とを有し、加算器と付属のフリップフロップを１つ
のユニットとしてパッケージイングされ、実装配置され
ている。

〔作用〕

本発明は、命令語により与えられるインデックスレジス
タ、ベースレジスタのデータをｎ個に区分する場合もっ
ともデイレイ゛タイム上クリティカルなバスは下位の桁
より上位の桁にキャリーが伝播する場合であることから
、桁間のキャリーがない場合は高速に、すなわち１マシ
ンサイクルでアドレス計算を実行し、桁間のキャリーが
ある場合はキャリーがあったことを一時保持するフリッ
プフロップを設けて再び計算をしなおすことにより最大
ｎマシンサイクルで実行するように構成したものである
。さらに、アドレス加算器と付属のフリップフロップを
１つのユニットとしてＬＳＩチップにパッケージイング
することにより、区分された１つの位の区分データに対
応する加算結果が１つのパッケージに収納された回路か
ら得られるため、デイレイタイム上非常に有利な実装を
可能とするものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のアドレス計算回路の一実施例を示す図
、第２図はアドレス加算器６２およびアドレス加算器６
３のいずれからもキャリーが発生しない場合のアドレス
計算における本実施例のタイムチャート、第３図はアド
レス加算器６３からキャリーが発生する場合における本
実施例のタイムチャートである。

本実施例では、命令語により与えられるデータが、セグ
メント番号、ページ番号、およびページ内アドレスの３
つに区分されており、それぞれに対応するセグメント番
号処理部１１、ページ番号処理部１２、およびページ内
アドレス処理部１３にアドレス処理部がスライス分割さ
れて各々を１組の単位としてＬＳＩチップにパッケージ
イングされて実装されている。セグメント番号処理部１
１、ページ番号処理部１２、およびページ内アドレス処
理部１３より得られた処理結果は、論理アドレスレジス
タ７０のセグメントアドレス部７１、ページアドレス部
７２、ページ内アドレス部７３へそれぞれ出力される。

セグメント番号処理部１１は、インデックスレジスタ４
１と、ベースレジスタ５１と、命令レジスタ２０の一部
であり、インデックスレジスタ４１、ベースレジスタ５
１に対応して各々多重に実装されているインデックスレ
ジスタ番号索引部２１、ベースレジスタ番号索引部３１
と、アドレス加算器６１と、フリップフロップ８１とで
構成されている。ページ番号処理部１２は、インデック
スレジスタ４２と、ベースレジスタ５２と、命令レジス
タ２０の一部であり、インデックスレジスタ４２、ベー
スレジスタ５２に対応して各々多重に実装されているイ
ンデックスレジスタ番号索引部２２、ベースレジスタ番
号索引部３２と、アドレス加算器６２と、フリップフロ
ップ８２とで構成されている。ページ内アドレス処理部
１３は、インデックスレジスタ４３と、ベースレジスタ
５３と、命令レジスタ２０の一部であり、インデックス
レジスタ４３、ベースレジスタ５３に対応して各々多重
に実装されているインデックスレジスタ番号索引部２３
、ベースレジスタ番号索引部３３と、命令レジスタ２０
のディスプレイスメント部５と、アドレス加算器６３と
で構成されている。このアドレス計算回路には、上述の
構成に加えて、ナントゲート９１．９２およびアンドゲ
ート９３と、■フリップフロップ７が設けられている。

フリップフロップ８１は、アドレス加算器６２からキャ
リーが出力されると、これを−・時保持して次のタイミ
ングでアドレス加算器６１へ出力するとともに、ナント
ゲート９１の一方の入力端へ反転出力を出力する。フリ
ップフロップ８２は、アドレス加算器６３からキャリー
が出力されると、これを−時保持して次のタイミングで
アドレス加算器６２へ出力するとともに、ナントゲート
９２の一方の入力端へ反転出力を出力する。ナントゲー
ト９１の他方の入力端は、アドレス加算器６２からのキ
ャリーを入力する。ナントゲート９２の他方の入力端は
、アドレス加算器６３からのキャリーを入力する。アン
ドゲート９３は、ナントゲート９１およびナントゲート
９２の出力の論理積をとり、■フリップフロップ７へ出
力する。なお、本実施例では、アドレス加算器６１から
はキャリーが出ないので、いずれのナントゲート９１゜
９２もアドレス加算器６１と接続されていない。

また、フリップフロップ８１．８２およびＶフリップフ
ロップ７はアドレス計部実行前にクリアされる。

次に、本実施例の動作を第２図により説明する。

（１）アドレス加算器６２、アドレス加算器６３のいず
れからもキャリーが発生しない場合。

タイミングＴ１において、命令語のインデックスレジス
タ索引番号、ベースレジスタ索引番号、およびディスプ
レイスメントが命令レジスタ２０にそれぞれセットされ
ると、その値によってインデックスレジスタ４．１，４
２．４３およびベースレジスタ５１，５２．５３が読出
され、読出されたデータは、アドレス加算器６１．６２
．６３にそれぞれ入力され、アドレス計算が、セグメン
ト番号処理部１１、ページ番号処理部１２、ページ内ア
ドレス処理部１３で、それぞれ独立に実行される。そし
て、アドレス加算器６２．６３のいずれにおいてもキャ
リーが発生しなければ、ナントゲート９１のアドレス加
算器６２と接続されている入力端、およびナントゲート
９２のアドレス加算器６３と接続されている入力端には
、いずれも論理レベル゛Ｏ″の信号が入力されるので、
ナントゲート９１．９２の出力はいずれも論理レベル１
１１　ＩＩとなり、アンドゲート９３の出力も論理レベ
ル“１″となってＶフリップフロップ７には、アドレス
加算器 れる。この結果タイミングＴ２において、アドレス加算
器６１，６２．６３の出力がそれぞれセグメントアドレ
ス部７１、ページアドレス部７２、ページ内アドレス部
７３にセットされ、論理アドレスが得られる。すなわち
、この場合、命令レジスタ２０に命令語がセットされて
からアドレス計算を実行し、論理アドレスレジスタ７０
に論理アドレスがセットされるまでの時間は１マシンサ
イクルである。

（２）アドレス加算器６３からキャリーが発生した場合
。

タイミングＴ２において、アドレス加算器６３からキャ
リーが発生すると、ナントゲート９２のアドレス加算器
６３と接続されている入力端には論理レベル゛１″の信
号が入力される。この時点ではフリップフロップ８２は
０″を保持しており、ナントゲート９２の伯の入力端に
は論理レベル“１″の信号が入力されているのでナント
ゲート９２の出力は論理レベル１１　Ｑ　ＩＩ　、ｔ、
たがってアンドゲート９３の出力も論理レベル゛′０″
となり、■フリップフロップ７には無効の旨の０″がセ
ットされる。そのため、命令レジスタ２０がホールドさ
れるとともに、このキャリーがフリップフロップ８２に
セットされる。タイミングＴ２において、再びインデッ
クスレジスタ４１〜４３およびベースレジスタ５１〜５
３が読出され、ページ番号処理部１２では、アドレス加
算器６２にフリップフロップ８２の出力がキャリーイン
してアドレスが計算され、セグメント番号処理部１１、
ページ内アドレス処理部１３では、タイミングＴ１で行
われた計算と同じ計算が行われる。タイミングＴ２にお
いて、割算が繰返された際、アドレス加算器６２でキャ
リーが発生しなければ、ナントゲート９１からは前回と
同様、論理レベル゛′１″が出力される。一方、ナント
ゲート９２のアドレス加算器６３と接続されている入力
端には前回と同様、論理レベル゛″１″の信号が入力さ
れるが、フリップフロップ８２に前回のキャリーＩＩ　
Ｉ　ＩＩが保持されているため、ナントゲート９２の出
力は論理レベルＩＩ　Ｉ　ＩＩとなる。したがって、ア
ンドゲート９３の出力は論理レベル゛１″となり■フリ
ップフロップ７には有効の旨の１″がセットされる。こ
のタイミングＴ３において、アドレス計算は今後は有効
なものとしてその値がセグメントアドレス部７１、ペー
ジアドレス部７２、およびページ内アドレス部７３にそ
れぞれセットされる。

−、↑ｐ・　− なお、タイミングＴ２におけるアドレス計算の際、アド
レス加算器６２からもキャリーが発生すれば、今回のア
ドレス計算も無効となり、次回はアドレス加算器６２．
６３のキャリーがフリップフロップ８１．８２にそれぞ
れセットされた状態でアドレス計算が実行し直される。

〔発明の効果〕

以上説明したように本発明は、命令語により与えられる
インデックスレジスタ、ベースレジスタのデータの各区
分データに対応した複数のアドレス加算器を設け、最下
位以外のアドレス加算器にはフリップフロップを付属さ
せ、加算時少なくとも１つのアドレス加算器がキャリー
を出力したときはこのキャリーを次の加算実行時まです
ぐ上位のアドレス加算器に付属のフリップフロップで保
持して再びアドレス加算器に加算を行わせ、アドレス加
算器と付属のフリップフロップを１つのユニットとして
パッケージイングすることにより、デイレイタイム上の
クリティカルパスを回避して高速にアドレス計算を実行
できるとともに、バラケージ内で対応するデータの加算
結果が得られ、パッケージの分割損によるデイレイタイ
ムの増大をまねくことなく少ないピン数で高密度にパッ
ケージイングされたＬＳＩチップにすることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明のアドレス計算回路の一実施例を示す図
、第２図はアドレス加算器６２およびアドレス加算器６
３のいずれからもキャリーが発生しない場合のアドレス
計算における本実施例のタイムチャート、第３図はアド
レス加算器６３がらキャリーが発生した場合のアドレス
計算における本実施例のタイムチャート、第４図、第５
図はアドレス計算回路の従来例を示す図である。 １１・・・セグメント番号処理部、 １２・・・ページ番号処理部、 １３・・・ページ内アドレス処理部、 ２０・・・命令レジスタ、 ２１．２２．２３・・・インデックスレジスタ番号索引
部、 ３１．３２．３３・・・ベースレジスタ番号索引部、５
・・・ディスプレイスメント部、 ４１．４２．４３・・・インデックスレジスタ、５１．
５２．５３・・・ベースレジスタ、６１．６２．６３・
・・アドレス加算器、７０・・・論理アドレスレジスタ
、 ７１・・・セグメントアドレス部、 ７２・・・ページアドレス部、 ７３・・・ページ内アドレス部、 ７・・・Ｖフリップフロップ、 ８１．８２・・・フリップフロップ、 ９１．９２・・・ナントゲート、 ９３・・・アンドゲート。

Claims (1)

1. 【特許請求の範囲】 命令語により与えられるベースレジスタのデータとイン
   デックスレジスタのデータとディスプレイスメントを加
   算して論理アドレスを得るアドレス計算回路であつて、 ベースレジスタのデータとインデックスレジスタのデー
   タおよびディスプレイスメントのデータを同一のビット
   バウンダリで区分した各区分データに対応した複数の加
   算器を有し、 最下位以外の加算器には、すぐ下位の加算器が出力した
   キャリーを保持するフリップフロップが付属し、当該区
   分データの他に該加算器に付属するフリップフロップが
   保持しているキャリーを加算するようになっており、ア
   ドレス計算実行時、いずれの加算器にもキャリーが発生
   しなければ各各の加算器の出力をアドレス加算結果とし
   、いずれかの加算器にキャリーが発生すれば該アドレス
   計算を一時保留して、該キャリーを前記フリップフロッ
   プに保持した後、該フリップフロップの出力を次段の加
   算器にキャリーインした状態で、再び同一入力でアドレ
   ス計算を行い、アドレス加算結果をうるように制御する
   手段とを有し、 加算器と付属のフリップフロップを１つのユニットとし
   てパッケージイングされ、実装配置されているアドレス
   計算回路。