JPH02244329A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH02244329A JPH02244329A JP1065369A JP6536989A JPH02244329A JP H02244329 A JPH02244329 A JP H02244329A JP 1065369 A JP1065369 A JP 1065369A JP 6536989 A JP6536989 A JP 6536989A JP H02244329 A JPH02244329 A JP H02244329A
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- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、処理されるデータ及び処理済データを内部
メモリと外部メモリとの間で転送するとともに、ディジ
タル演算を実行するディジタル信号処理装置（以下ＤＳ
Ｐという）に関するものである。
メモリと外部メモリとの間で転送するとともに、ディジ
タル演算を実行するディジタル信号処理装置（以下ＤＳ
Ｐという）に関するものである。
第７図は、例えば「ア ５０ナノセカンド フローティ
ング−ポイント シグナルプロセッサブイエルニスアイ
」（“Ａ ５ＯＮＳ ＦＬＯＡＴＩＮＧ−ＰＯＩＮ
Ｔ ５ＩＧＮＡＬ ＰＲＯＣＥＳＯＲＶＬＳＩ”
ＩＥＥＥ、ＩＣＡＳＳＰ８６、ＴＯＫＹＯ，Ｐ２Ｏ３−
４０４，１９８６）に示された従来のＤＳＰの構成を示
すブロック図である。
ング−ポイント シグナルプロセッサブイエルニスアイ
」（“Ａ ５ＯＮＳ ＦＬＯＡＴＩＮＧ−ＰＯＩＮ
Ｔ ５ＩＧＮＡＬ ＰＲＯＣＥＳＯＲＶＬＳＩ”
ＩＥＥＥ、ＩＣＡＳＳＰ８６、ＴＯＫＹＯ，Ｐ２Ｏ３−
４０４，１９８６）に示された従来のＤＳＰの構成を示
すブロック図である。
図において、°１はプログラムコード、２は前記プログ
ラムコード１の内容に従ってＤＳＰ各部に制御信号３を
出力する制御部、４は演算器９へ入力する２個の読出し
データ、演算器９から出力される−書き込みデータ、及
び外部メモリ１３からの入出力データのアドレスを生成
するアドレス生成部、６は同時に２個のデータを読出し
、１個のデータを書込む内部メモリ、９は２人力１出力
の各種演算を実行する演算器、１１はデータ転送用バス
、１２は内部メモリ６と外部メモリ１３との間のデータ
転送を制御するインターフェース部、１３は外部メモリ
である。
ラムコード１の内容に従ってＤＳＰ各部に制御信号３を
出力する制御部、４は演算器９へ入力する２個の読出し
データ、演算器９から出力される−書き込みデータ、及
び外部メモリ１３からの入出力データのアドレスを生成
するアドレス生成部、６は同時に２個のデータを読出し
、１個のデータを書込む内部メモリ、９は２人力１出力
の各種演算を実行する演算器、１１はデータ転送用バス
、１２は内部メモリ６と外部メモリ１３との間のデータ
転送を制御するインターフェース部、１３は外部メモリ
である。
次に動作について説明する。
ＤＳＰにてディジタル演算を実行する場合、処理対象と
なるデータは、外部メモリ１３から直接読込むか、ある
いは−担、内部メモリ６に一定量毎に転送し、それから
処理を開始する。同様に処理済みデータも一担内部メモ
リ６に記録し、一定量毎に外部メモリ１３に転送する手
順となる。
なるデータは、外部メモリ１３から直接読込むか、ある
いは−担、内部メモリ６に一定量毎に転送し、それから
処理を開始する。同様に処理済みデータも一担内部メモ
リ６に記録し、一定量毎に外部メモリ１３に転送する手
順となる。
内部メモリ６と演算器９との間のデータ読出し７．８．
及び演算結果データの書込み１０はＤＳＰ内部でパイプ
ライン処理により高速実行される。
及び演算結果データの書込み１０はＤＳＰ内部でパイプ
ライン処理により高速実行される。
しかし、ＤＳＰ内にある内部メモリ６と外部メモリ１３
間のデータ転送は、外部メモリ１３の性能により１デー
タ当り数マシンサイクル要することがある。高速の外部
メモリ１３を用いたとしても。
間のデータ転送は、外部メモリ１３の性能により１デー
タ当り数マシンサイクル要することがある。高速の外部
メモリ１３を用いたとしても。
データ転送の期間中は演算器９でのディジタル演算は中
断される。したがって、例えば画像データのような大量
のデータを処理する場合、内部メモリ６と外部≠！孝ツ
メモリ３との間のデータ転送の頻度はかなり大きく、Ｄ
ＳＰの処理効率を低下させる。
断される。したがって、例えば画像データのような大量
のデータを処理する場合、内部メモリ６と外部≠！孝ツ
メモリ３との間のデータ転送の頻度はかなり大きく、Ｄ
ＳＰの処理効率を低下させる。
ＤＳＰは、１個の読出しデータまたは書込みデータ１４
に対し最も効率的な場合、１データ当りの転送に１マシ
ンサイクルを要するが、一方、ＤＳＰが扱えるデータの
最大データ語長をＬビット（Ｌは正の整数）とすると、
処理対象となるデータ語長がＬビット以下で充分の場合
でも、−担Ｌビットデータとして内部メモリ６および外
部メモリ１３に格納されるため、データ語長にかかわら
ず、１データ当りの転送に必要なマシンサイクル数は一
定となる。
に対し最も効率的な場合、１データ当りの転送に１マシ
ンサイクルを要するが、一方、ＤＳＰが扱えるデータの
最大データ語長をＬビット（Ｌは正の整数）とすると、
処理対象となるデータ語長がＬビット以下で充分の場合
でも、−担Ｌビットデータとして内部メモリ６および外
部メモリ１３に格納されるため、データ語長にかかわら
ず、１データ当りの転送に必要なマシンサイクル数は一
定となる。
従来のＤＳＰは以上のように構成されているので、処理
対象データを外部メモリ１３がら読込んだり、処理結果
を外部メモリ１３八出力することで、データ転送による
処理時間の損失を生じ、また、処理対象データのデータ
語長がＤＳＰの最大データ語長以下であっても、最大デ
ータ語長のデータと同様の転送時間を要するので、大量
のデータ処理に対し処理効率が低下するという課題があ
った。
対象データを外部メモリ１３がら読込んだり、処理結果
を外部メモリ１３八出力することで、データ転送による
処理時間の損失を生じ、また、処理対象データのデータ
語長がＤＳＰの最大データ語長以下であっても、最大デ
ータ語長のデータと同様の転送時間を要するので、大量
のデータ処理に対し処理効率が低下するという課題があ
った。
この発明は上記のような課題を解消するためになされた
もので、処理対象となるデータのデータ転送時間の短縮
及び内部メモリと外部メモリ間の転送回数を削減させる
ことで、効率的に大量のデータを処理できるＤＳＰを得
ることを目的とする。
もので、処理対象となるデータのデータ転送時間の短縮
及び内部メモリと外部メモリ間の転送回数を削減させる
ことで、効率的に大量のデータを処理できるＤＳＰを得
ることを目的とする。
この発明に係るＤＳＰは、処理対象データ及び処理済デ
ータを均等に複数個分割し、該分割した複数個のデータ
を内部メモリ及び外部メモリに格納し、内部メモリから
処理対象データを一定語長毎に切出してディジタル演算
を実行するとともに、メモリ間でデータ転送を行うよう
にしたち・のである。
ータを均等に複数個分割し、該分割した複数個のデータ
を内部メモリ及び外部メモリに格納し、内部メモリから
処理対象データを一定語長毎に切出してディジタル演算
を実行するとともに、メモリ間でデータ転送を行うよう
にしたち・のである。
この発明におけるＤＳＰは、多重化したデータを内部メ
モリから一定の語長毎に切出してディジタル演算を実行
するとともに、メモリ間でのデータ転送を行うようにし
たので、１マシンサイクルで複数のデータ転送を行い、
データ転送による時間損失を削減することができる。
モリから一定の語長毎に切出してディジタル演算を実行
するとともに、メモリ間でのデータ転送を行うようにし
たので、１マシンサイクルで複数のデータ転送を行い、
データ転送による時間損失を削減することができる。
以下、この発明の一実施例を図について説明する。第１
図はＤＳＰの構成を示すブロック図であり、１５．１６
は内部メモリ６からの処理対象として読出されるデータ
を一定の語長毎に切出すデータ分割器、１１はデータ転
送用のバス、１９は複数個のデータを一定個数毎に多重
化するデータ多重器である。
図はＤＳＰの構成を示すブロック図であり、１５．１６
は内部メモリ６からの処理対象として読出されるデータ
を一定の語長毎に切出すデータ分割器、１１はデータ転
送用のバス、１９は複数個のデータを一定個数毎に多重
化するデータ多重器である。
第２図は上記データ分割器１５．１６の内部構成を示す
ブロック図で、２１は制御部２からの制御信号３に基づ
いて処理対象データのデータ語長を判断し、またアドレ
ス信号５によりデータ切出し処理を制御する信号を出力
する切出し制御回路、２２は切出し制御信号、２３は読
出しデータに対しシフト処理を行なうシフタ、２５は一
定の語長のデータを切出しそのデータに基づいて符号ビ
ットを付加する論理演算回路である。
ブロック図で、２１は制御部２からの制御信号３に基づ
いて処理対象データのデータ語長を判断し、またアドレ
ス信号５によりデータ切出し処理を制御する信号を出力
する切出し制御回路、２２は切出し制御信号、２３は読
出しデータに対しシフト処理を行なうシフタ、２５は一
定の語長のデータを切出しそのデータに基づいて符号ビ
ットを付加する論理演算回路である。
第４図は、上記データ多重器１９の内部構成を示すブロ
ック図で、２６は制御信号３とアドレス信号５に基づい
て多重処理のための制御信号２７を出力する多重制御回
路、２８は演算器から出力される処理済データ中、一定
の語長を切出すマスク回路、３０は１マシンサイクル前
の多重済みデータのシフト結果データ３５と前記マスク
回路２８の出力を多重化する多重回路、３２は多重化結
果を記録し出力するレジスタ、３４は前記レジスタを多
重制御信号２７に基づいてシフト処理を行なうシフタ、
３６は最大データ語長幅にデータを多重化した時点で内
部メモリ６へ書込みを行なう書込み制御回路である。
ック図で、２６は制御信号３とアドレス信号５に基づい
て多重処理のための制御信号２７を出力する多重制御回
路、２８は演算器から出力される処理済データ中、一定
の語長を切出すマスク回路、３０は１マシンサイクル前
の多重済みデータのシフト結果データ３５と前記マスク
回路２８の出力を多重化する多重回路、３２は多重化結
果を記録し出力するレジスタ、３４は前記レジスタを多
重制御信号２７に基づいてシフト処理を行なうシフタ、
３６は最大データ語長幅にデータを多重化した時点で内
部メモリ６へ書込みを行なう書込み制御回路である。
次に、動作について説明する。
内部メモリ６及び外部メモリ１３のデータ語長をＬビッ
ト（Ｌは正の整数）とする、ここでは、Ｌが４の倍数と
し、データ処理には、Ｌビットデ−タを処理するノーマ
ルモード、ＴＬビットデー１ １゜ りを処理するーモード、−ｒＬヒツトデータを処理する
エモード等を示すデータ語長モードが、プログラムコー
ド１により設定できるものとする。最初に、処理対象と
なる全データを予め多重化して外部メモリー３へ記録し
ておき、この多重データ１４を内部メモリ６へ転送する
６次に、この多重化済みデータ７．８をアドレス生成部
４で生成されるアドレス信号５に応じて内部メモリ６か
らＬビットデータとして読み出す、このとき、内部メモ
リ６に対するアドレスは、アドレス生成部４から出力さ
れるアドレス信号５そのものではなく、データ語長モー
ドに応じて修正をした縮小アドレスで読出す０例えば、 第６図に示す様に、■モードの仮想アドレスｎをよした
値Ｎにより読出す、即ち、Ａ （４・ｎ）〜Ａ （４・
ｎ＋３）の４個のデータを読出す場合、内部メモリ６か
らは同一のＬビットデータが４回読出される。このＬビ
ット単位で読出された多重化データ７．８に対し、デー
タ分割器１５．１６では、アドレス信号５と、データ語
長モードを示す制御信号３に基づいて、処理対象データ
ビットを切出し、その切出されたデータの最上位ビット
により正負の判断を行ない、残りのビットにセットする
。その結果、データ語長Ｌビットの多重化データ１７．
１８として、演算器９で処理が可能になる。
ト（Ｌは正の整数）とする、ここでは、Ｌが４の倍数と
し、データ処理には、Ｌビットデ−タを処理するノーマ
ルモード、ＴＬビットデー１ １゜ りを処理するーモード、−ｒＬヒツトデータを処理する
エモード等を示すデータ語長モードが、プログラムコー
ド１により設定できるものとする。最初に、処理対象と
なる全データを予め多重化して外部メモリー３へ記録し
ておき、この多重データ１４を内部メモリ６へ転送する
６次に、この多重化済みデータ７．８をアドレス生成部
４で生成されるアドレス信号５に応じて内部メモリ６か
らＬビットデータとして読み出す、このとき、内部メモ
リ６に対するアドレスは、アドレス生成部４から出力さ
れるアドレス信号５そのものではなく、データ語長モー
ドに応じて修正をした縮小アドレスで読出す０例えば、 第６図に示す様に、■モードの仮想アドレスｎをよした
値Ｎにより読出す、即ち、Ａ （４・ｎ）〜Ａ （４・
ｎ＋３）の４個のデータを読出す場合、内部メモリ６か
らは同一のＬビットデータが４回読出される。このＬビ
ット単位で読出された多重化データ７．８に対し、デー
タ分割器１５．１６では、アドレス信号５と、データ語
長モードを示す制御信号３に基づいて、処理対象データ
ビットを切出し、その切出されたデータの最上位ビット
により正負の判断を行ない、残りのビットにセットする
。その結果、データ語長Ｌビットの多重化データ１７．
１８として、演算器９で処理が可能になる。
第３図（、） に−モード、第３図（ｂ） にエモ−ド
のＬビット多重化データの切出しの一例を示す。
のＬビット多重化データの切出しの一例を示す。
一方、演算器９から出力されるＬビットの処理済データ
１０に対し、データ多重器１９により、Ｌビットのデー
タ中、上記データ分割器と同様、アドレス信号５とデー
タ語長モードに基づいて、多重化を行なう。
１０に対し、データ多重器１９により、Ｌビットのデー
タ中、上記データ分割器と同様、アドレス信号５とデー
タ語長モードに基づいて、多重化を行なう。
第５図にＴモード時の多重化データ作成の一例を示す。
１ ・
この場合、４個のτヒツト出力データで多重化が完了し
たとき、内部メモリ６へ書込みが行なわれる。即ち、４
マシンサイクルに１回の割で書込みが行なわれる。この
ときの内部メモリ６へ書込まれるアドレスは読出し時と
同様、縮小アドレスにより行なわれる。
たとき、内部メモリ６へ書込みが行なわれる。即ち、４
マシンサイクルに１回の割で書込みが行なわれる。この
ときの内部メモリ６へ書込まれるアドレスは読出し時と
同様、縮小アドレスにより行なわれる。
この様にして内部メモリ６に記憶された多重化された処
理済データ２０は、Ｌビット多重化データとして外部メ
モリー３へ転送することができる。
理済データ２０は、Ｌビット多重化データとして外部メ
モリー３へ転送することができる。
以上より、■モード時には、実質的には１マシシサイク
ルで４個のデータの入出力転送が行われる。
ルで４個のデータの入出力転送が行われる。
なお、上記実施例では、ＤＳＰのメモリのデータ語長り
を４の倍数の場合を示したが、４の倍数に限るものでな
く、Ｌビットを均等に分割できるデータ語長であれば同
様の効果を奏する。
を４の倍数の場合を示したが、４の倍数に限るものでな
く、Ｌビットを均等に分割できるデータ語長であれば同
様の効果を奏する。
以上の様に、との発明によれば、ＤＳＰ内で、データ中
の特定の位置およびデータ語長を連続的に切出してディ
ジタル演算を実行し、また、その処理済データを多重化
して格納できるようにしたので一、ＤＳＰ外部とのデー
タ転送に要する時間を短縮するとともに転送回数を削減
し、処理効率を向上させる効果がある。
の特定の位置およびデータ語長を連続的に切出してディ
ジタル演算を実行し、また、その処理済データを多重化
して格納できるようにしたので一、ＤＳＰ外部とのデー
タ転送に要する時間を短縮するとともに転送回数を削減
し、処理効率を向上させる効果がある。
第１図はこの発明の一実施例によるＤＳＰの構成を示す
ブロック図、第２図はこの発明におけるデータ分割巻の
構成を示すブロック図、第３図はデータ分割の実施例を
説明するデータ構成図、第４図はこの発明におけるデー
タ多重器の構成を示すブロック図、第５図はデータ多重
の実施例を説明するデータ構成図、第６図はこの発明に
おけるデータメモリに格納されるデータの配置を示すメ
モリ構成図、第７図は従来のＤＳＰの内部構成を示すブ
ロック図である。 図において、６は内部メモリ、９は演算器、１３は外部
メモリである。 なお１図中、同一符号は同一、または相当部分を示す。 （ｂ） （Ｑ） Ｌビットす゛−９
ブロック図、第２図はこの発明におけるデータ分割巻の
構成を示すブロック図、第３図はデータ分割の実施例を
説明するデータ構成図、第４図はこの発明におけるデー
タ多重器の構成を示すブロック図、第５図はデータ多重
の実施例を説明するデータ構成図、第６図はこの発明に
おけるデータメモリに格納されるデータの配置を示すメ
モリ構成図、第７図は従来のＤＳＰの内部構成を示すブ
ロック図である。 図において、６は内部メモリ、９は演算器、１３は外部
メモリである。 なお１図中、同一符号は同一、または相当部分を示す。 （ｂ） （Ｑ） Ｌビットす゛−９
Claims (1)
- ディジタルデータを処理する演算器と、前記演算器で
処理するデータ及び処理済データを一旦格納する内部メ
モリと、前記演算器の処理対象となる全データを格納す
る外部メモリとを有し、前記内部メモリと前記外部メモ
リとの間で、前記演算器で処理するデータ及び処理済デ
ータの転送を行うとともに、ディジタル演算を実行する
ディジタル信号処理装置において、前記内部メモリと前
記外部メモリとの間で転送する前記演算器で処理するデ
ータ及び処理済データを均等に複数個分割し、分割した
複数個のデータを多重化して転送するとともに、前記内
部メモリ及び外部メモリに格納し、前記内部メモリから
読出された該多重化データを、一定の語長に切り出して
ディジタル演算を実行することを特徴とするディジタル
信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065369A JPH02244329A (ja) | 1989-03-17 | 1989-03-17 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065369A JPH02244329A (ja) | 1989-03-17 | 1989-03-17 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244329A true JPH02244329A (ja) | 1990-09-28 |
Family
ID=13284983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065369A Pending JPH02244329A (ja) | 1989-03-17 | 1989-03-17 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230175B1 (en) | 1997-11-11 | 2001-05-08 | Matsushita Electric Industrial Co., Ltd. | Reconfigurable digit-serial arithmetic system having a plurality of digit-serial arithmetic units |
| WO2005024636A1 (ja) * | 2003-09-04 | 2005-03-17 | Hitachi Ulsi Systems Co., Ltd. | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474642A (en) * | 1977-11-28 | 1979-06-14 | Hitachi Ltd | Operation circuit |
-
1989
- 1989-03-17 JP JP1065369A patent/JPH02244329A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474642A (en) * | 1977-11-28 | 1979-06-14 | Hitachi Ltd | Operation circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230175B1 (en) | 1997-11-11 | 2001-05-08 | Matsushita Electric Industrial Co., Ltd. | Reconfigurable digit-serial arithmetic system having a plurality of digit-serial arithmetic units |
| WO2005024636A1 (ja) * | 2003-09-04 | 2005-03-17 | Hitachi Ulsi Systems Co., Ltd. | 半導体装置 |
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