WO2005024636A1 - 半導体装置 - Google Patents

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semiconductor device
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Osamu Mouri
Takayuki Aizaki
Nobuhiro Seki
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Hitachi Ulsi Systems Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
    • H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technology effective when applied to image compression and expansion.
  • Digital video compression standards such as ISO / IEC 14496-2 (MP EG 4), ISO / IEC 13818-2 (MPEG 2) and ISO / IEC 1 1 172-2 (MPEG 1)
  • the divided image is divided into blocks and motion vector detection, discrete cosine transform (DCT), quantization, AC / DC prediction are performed for each block, and Huffman coding is performed to perform image data conversion. Compress.
  • the expansion processing of the compressed data is realized by a procedure reverse to the above-mentioned compression, that is, by generating a compensation image from Huffman decoding, AC prediction, DC prediction, inverse quantization, inverse DCT, and motion vector information. Disclosure of the invention
  • variable-length bit string data subjected to Huffman encoding must be used. At the time of image decompression, it is necessary to display and acquire variable-length bit string data from a memory in which compressed image data is stored. Soft processing When using air, it is necessary to manage the bit pointer in the fixed-length bit data at the time of reading and writing the memory, update the offset value up to the byte boundary, access the memory, and display, acquire, and write the variable-length bit string data. is there. Also, mask processing is required for the upper bits that have not been acquired and are not written on the data bus of the processor.
  • an object of the present invention is to provide a semiconductor device capable of performing high-speed processing in variable-length bit string data processing such as image compression and decompression.
  • a buffer and a control circuit for operating variable-length bit string data are provided between the compressed data storage memory and the processor, and a display 'acquisition' write instruction for displaying the variable-length bit string data is provided in the processor. It is a thing.
  • the buffer for the variable-length bit string data operation preferably has a bit capacity twice as large as the bit width of the compressed data storage memory.
  • the processor has the following instructions for operating the variable-length bit string data as display, acquisition, and writing instructions for the variable-length bit string data.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an explanatory diagram showing an operation of acquiring variable-length bit string data in the semiconductor device according to the embodiment of the present invention.
  • FIG. 3 is an explanatory diagram showing a write operation of variable-length bit string data in the semiconductor device according to one embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • a case of a 32-bit bus configuration will be described as an example.
  • the semiconductor device of the present embodiment is, for example, an MPEG image compression / decompression system, It comprises a compressed data storage memory 10, a processor 20, a buffer 30 for manipulating variable-length bit string data, a control circuit 40, a mask circuit 50 and the like.
  • the processor 20 includes a computing unit 21, a register file 22, a control unit 23, and the like.
  • the compressed data storage memory 10 is connected to the image compressed data stream bus 60, and is connected to the buffer 30 via a 32-bit path.
  • the buffer 30 is connected to the mask circuit 50 via a 32-bit path, and is connected to the control circuit 40 via a signal line.
  • the control circuit 40 is connected to the control unit 23 in the processor 20 via a dedicated instruction path 70.
  • the mask circuit 50 is connected to the register file 22 in the processor 20 via a 32-bit variable length data path 80.
  • the compressed data storage memory 10 is a memory having an n-bit width (n is a natural number), and stores MPEG image compressed data and the like.
  • the processor 20 is a processing device such as a DSP (DigitalSignalProcessor), and executes processes such as Huffman encoding and decoding of MPEG image compression / expansion.
  • DSP DigitalSignalProcessor
  • the arithmetic unit 21 in the processor 20 is an arithmetic unit such as an adder and an ALU.
  • the register file 22 includes, for example, eight registers each having a 32-bit width, and is used by the arithmetic unit 21 for arithmetic processing.
  • the control unit 23 includes a microprogram, a program decoder, a program control circuit, and the like, and executes various instructions. In addition, an instruction for operating variable-length bit string data is transmitted to the control circuit 40 via the dedicated instruction path 70.
  • the buffer 30 is a buffer for manipulating data of a variable-length bit string, and is composed of, for example, a single register having a bit capacity twice the bit width n of the compressed data storage memory 10.
  • the control circuit 40 controls the writing and reading of the compressed data storage memory 10, the operation of the variable length bit string data in the buffer 30, and the mask processing in the mask circuit 50, according to an instruction from the control unit 23 in the processor 20.
  • the mask circuit 50 is a circuit that performs a masking process on the variable-length bit string data. For example, processing such as embedding “0” data in portions other than the designated bits is performed on variable-length bit string data.
  • the processor 20 has the following instructions for operating the variable-length bit string data as display / acquisition / write instructions for the variable-length bit string data.
  • FIG. 2 is an explanatory diagram showing an operation of acquiring variable-length bit string data in a 32 bit path configuration (bit width n of compressed data storage memory 10 is 32 bits).
  • the control circuit 40 reads out 32 bits of data from the compressed data storage memory 10 and stores the higher-order bits (bit 6 3 to bit 3) of the buffer 30. 2) Write to. Next, the next 32 bits of data are read from the compressed data storage memory 10 and written to the lower bits (bit 31 to bit 0) of the buffer 30.
  • control circuit 40 transfers the data in the buffer 30 through the variable-length data path 80 to the register file 2 in the processor 20. Output to 2.
  • the mask circuit 50 sequentially masks the variable-length bit string data and outputs it to the register file 22 as 32-bit data.
  • the control circuit 40 When the remaining amount of data in the buffer 30 becomes 32 bits or less, the control circuit 40 The data of the lower bit (bit 31 to bit 0) of buffer 30 is shifted by 32 bits to the upper bit (bit 63 to bit 32), and the next 32 bits from compressed data storage memory 10 are shifted. Read data and write to lower 30 bits (bit 31 to bit 0) of buffer 30.
  • variable-length bit string data acquisition instruction from the processor 20 is an 8-bit acquisition instruction, as shown in Figure 2
  • the 8-bit data A in the buffer 30 is stored in the register file 2 in the processor 20. Output to 2.
  • mask processing such as embedding “0” data in the upper 24 bits is performed and output to the register file 22 as 32 bit data.
  • next instruction is also an 8-bit acquisition instruction
  • it outputs 8-bit data B in the buffer 30 to the register file 22 in the processor 20.
  • it performs mask processing and outputs it to register file 22 as 32-bit data.
  • the 32-bit data C in the buffer 30 is output to the register file 22 in the processor 20.
  • the data D is shifted by 32 bits, and the next 32 bits of data (data E) are stored from the compressed data storage memory 10. Read and write to lower bits of bit 30 (bit 31 to bit 0).
  • variable-length bit string data can be obtained in one cycle.
  • FIG. 3 is an explanatory diagram showing the operation of writing variable-length bit string data in the case of a 32-bit bus configuration (the bit width of the compressed data storage memory 10 is 32 bits).
  • control circuit 40 writes the variable length bit string data from the register file 22 sequentially to the upper bits of the buffer 30.
  • the control circuit 40 Write the data of the upper 32 bits (bit 6 3 to bit 3 2) in file 30 to compressed data storage memory 10. Then, the data of the lower 32 bits (bit 31 to bit 0) in the buffer 30 is shifted by 32 bits to the upper bit side.
  • variable-length bit string data write instruction from the processor 20 is an 8-bit write instruction, as shown in FIG. 3, the lower 8 bits of the 32-bit data from the register file 22 in the processor 20 are buffered. Write as data A sequentially from the most significant bit of 30.
  • next instruction is also an 8-bit write instruction
  • the lower 8 bits of the 32-bit data from the register file 22 are written as data B from the next bit of data A in the buffer 30.
  • the 32-bit data from the register file 22 is written as data C from the next bit of the data B in the buffer 30.
  • the upper 32 bits (bits 63 to 32) of the buffer 30 (the upper bits of data A, data B, and data C) are stored. (16 bits) is written to the compressed data storage memory 10. Then, the lower 16 bits of data C are shifted 32 bits to the upper bits.
  • variable-length bit string data processing required for MPEG moving image compression / expansion can be realized in one cycle, so that system performance can be improved.
  • image processing such as video compression and decompression, such as MPEG
  • MPEG can be processed in real-time.
  • a semiconductor device that can be mounted on a portable home appliance driven by low power consumption such as a digital video camera.
  • the present invention is not limited to the embodiment, and various changes can be made without departing from the gist of the invention. Needless to say, there is.
  • the moving image compression / expansion of the MPEG has been described.However, the present invention is not limited to this. Is also applicable.
  • the semiconductor device according to the present invention is suitable for use in electronic devices that perform moving image compression and decompression, such as digital video cameras, video decks, and information terminals.
  • the present invention can be applied to other electronic devices that process variable-length bit string data such as image processing and audio processing.

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Abstract

　画像圧縮・伸張などの可変長ビット列データ処理において、高速に処理することのできる半導体装置である。圧縮データ格納メモリ（１０）とプロセッサ（２０）の間に、可変長ビット列データ操作のためのバッファ（３０）および制御回路（４０）を設け、プロセッサ（２０）に可変長ビット列データの表示・取得・書き込み命令を設ける。可変長ビット列データ操作のためのバッファ（３０）は、圧縮データ格納メモリ（１０）のビット幅の２倍のビット容量を有することが好ましい。

Description

技術分野
本発明は、 半導体装置に関し、 特に、 画像圧縮'伸張に適用して有効な技術に 関するものである。
明
^景技術
本発明者が検討した技術として、 例えば、 MP EG (Mo v i n g P i c t 書
u r e E p e r t s Gr o u p) 画像圧縮 ·伸張においては、 次の技術が 考えられる。
I SO/ I EC 14496-2 (MP EG 4) , I SO/ I EC 13818- 2 (MPEG 2) 、 I SO/ I EC 1 1 172-2 (MPEG 1) などの動画圧 縮規格では、 デジタルィ匕された画像をブロック分割してブロックごとに動きべク トル検出、 離散コサイン変換 （DCT； D i s c r e t e Co s i n e T r a n s f o r m) 、 量子化、 AC/D C予測を実施し、 ハフマン符号化して画像 データを圧縮する。
また、 圧縮データの伸張処理は、 前記の圧縮と逆の手順、 すなわち、 ハフマン 復号化、 ACノ DC予測、 逆量子化、 逆 DCTおよび動きベク トル情報から補償 画を生成することにより実現する。 発明の開示
ところで、 前記のような画像圧縮 ·伸張の技術について、 本発明者が検討した 結果、 以下のようなことが明らかとなった。
MPEG圧縮ストリームデ タの場合、 ハフマン符号ィヒされた可変長ビット列 データを极わなければならない。 画像伸張時には、 画像圧縮データが格納された メモリから可変長ビット列データを表示 '取得し、 画像圧縮時には、 可変長ビッ ト列データを前記メモリに書き込む処理が必要である。 これらの処理をソフトゥ エアで行う場合、 メモリの読み出し '書き込み時の固定長ビットデータにおいて ビットポインタを管理し、 バイト境界までのオフセット値を更新しながらメモリ アクセス、 可変長ビット列データの表示 ·取得 ·書き込みを行う必要がある。 ま た、 プロセッサのデータバス上の未取得 '未書き込みの上位ビットについてマス ク処理が必要となる。
上記の処理を汎用プロセッサで行うと、 可変長ビット列データ 1ヮードの取 得 ·書き込みを行うのに約 1 0〜2 0サイクル必要となり、 ワードごとにこれら の処理を行うため、 システムのパフォーマンスが低下する。
そこで、 本宪明の目的は、 画像圧縮 '伸張などの可変長ビット列データ処理に おいて、 高速に処理することのできる半導体装置を提供するものである。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述おょぴ添 付図面から明らかになるであろう。
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば、 次のとおりである。
すなわち、 本発明による半導体装置は、 圧縮データ格納メモリとプロセッサの 間に、 可変長ビット列データ操作のためのバッファおよび制御回路を設け、 プロ セッサに可変長ビット列データの表示 '取得'書き込み命令を設けたものである。 可変長ビット列データ操作のためのバッファは、 圧縮データ格納メモリのビッ ト幅の 2倍のビット容量を有することが好ましい。
また、 プロセッサは、 可変長ビット列データの表示.取得.書き込み命令とし て、 可変長ビット列データを操作するための以下の命令を有する。
( 1 ) 可変長ビット列データ取得命令 （画像伸張用命令）
( a ) 指定ビット数表示命令 （ビットポインタの更新なし）
( b ) 指定ビット数取得命令 （ビットポインタの更新あり）
( c ) バイト境界までのビット数取得命令
( d ) 指定ビット数ビットポインタ更新命令
( e ) バイト境界からの指定ビット数表示命令
( 2 ) 可変長ビット列データ書き込み命令 （画像圧縮用命令）
( a ) 指定ビット数書き込み命令 ( b ) バイト境界まで 「0」 または 「1」 書き込み命令
( c ) バイト境界までのビット数取得命令
以上の命令を実行することにより、 可変長ビット列データの操作を 1サイクル で行うことが可能となる。
本願において開示される発明のうち、 代表的なものによって得られる効果を簡 単に説明すれば、 以下のとおりである。
( 1 ) 画像圧縮 ·伸張で必要な可変長ビット列データの処理を 1サイクルで実 現できるため、 システム性能の向上が図れる。
( 2 ) 小規模 ·低周波数動作のプロセッサ構成で、 M P E Gに代表される動画 圧縮 ·伸張などの画像処理が実時間で処理可能となるため、 例えばデジタルビデ ォカメラなどの低消費電力駆動の携帯型家電に実装可能な半導体装置で、 従来に 比べて画素密度の大きい画像処理機能を実現することが可能となる。 図面の簡単な説明
図 1は本発明の一実施の形態の半導体装置の構成を示すプロック図である。 図 2は本努明の一実施の形態の半導体装置において、 可変長ビット列データの 取得動作を示す説明図である。
図 3は本発明の一実施の形態の半導体装置において、 可変長ビット列データの 書き込み動作を示す説明図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において、 同一部材には同一の符号を付し、 その繰り返 しの説明は省略する。
まず、 図 1により、 本発明の一実施の形態の半導体装置の構成の一例を説明す る。 図 1は本発明の一実施の形態の半導体装置の構成を示すプロック図である。 なお、 以下においては、 これに限定されるものではないが、 3 2ビットバス構成 の場合を例に説明する。
本実施の形態の半導体装置は、例えば M P E G画像圧縮 ·伸張システムとされ、 圧縮データ格納メモリ 10と、 プロセッサ 20と、 可変長ビット列データ操作用 のバッファ 30と、 制御回路 40と、 マスク回路 50などから構成されている。 また、 プロセッサ 20は、 演算器 21と、 レジスタファイル 22と、 制御ュニッ ト 23などから構成されている。
圧縮データ格納メモリ 10は、 画像圧縮データストリームバス 60に接続され、 32ビットのパスを介してバッファ 30と接続されている。 バッファ 30は、 3 2ビットのパスを介してマスク回路 50と接続され、 信号線を介して制御回路 4 0と接続されている。 制御回路 40は、 専用命令パス 70を介してプロセッサ 2 0内の制御ユニット 23と接続されている。 マスク回路 50は、 32ビットの可 変長データパス 80を介してプロセッサ 20内のレジスタファイル 22と接続 されている。
圧縮データ格納メモリ 10は、 nビット幅 （nは自然数） のメモリであり、 M P E G画像圧縮データなどを格納する。
プロセッサ 20は、 DSP (D i g i t a l S i g n a l P r o c e s s o r ) などの処理装置であり、 MP E G画像圧縮 ·伸張のハフマン符号ィヒ ·復号 化などの処理を実行する。
プロセッサ 20内の演算器 21は、加算器、 ALUなどの演算器である。また、 レジスタファイル 22は、 例えば、 32ビット幅のレジスタ 8本からなり、 演算 器 21が演算処理に使用する。 制御ユニット 23は、 マイクロプログラム、 プロ グラムデコーダ、 プログラム制御回路などからなり、 各種の命令を実行する。 ま た、 専用命令パス 70を介して制御回路 40に対して可変長ビット列データ操作 のための命令を発信する。
ノくッファ 30は、 可変長ビット列データ操作用のバッファであり、 例えば、 圧 縮データ格納メモリ 1 0のビット幅 nの 2倍のビット容量のレジスタ 1段で構 成される。
制御回路 40は、 プロセッサ 20内の制御ユニット 23からの命令により、 圧 縮データ格納メモリ 10の書き込み '読み出し、 バッファ 30内の可変長ビット 列データの操作、 マスク回路 50内のマスク処理などの制御を行う回路である。 マスク回路 50は、 可変長ビット列データのマスク処理を行う回路であり、 例 えば、 可変長ビット列データに対して指定ビット以外の部分に 「0」 データを埋 め込む処理などを行う。
また、 プロセッサ 2 0は、 可変長ビット列データの表示 ·取得 ·書き込み命令 として、 可変長ビット列データを操作するための以下の命令を有する。
( 1 ) 可変長ビット列データ取得命令 （画像伸張用命令）
( a ) 指定ビット数表示命令 （ビットポインタの更新なし）
( b ) 指定ビット数取得命令 （ビットポインタの更新あり）
( c ) パイト境界までのビット数取得命令
( d ) 指定ビット数ビットポインタ更新命令
( e ) バイト境界からの指定ビット数表示命令
( 2 ) 可変長ビット列データ書き込み命令 （画像圧縮用命令）
( a ) 指定ビット数書き込み命令
( b ) バイト境界まで 「0」 または 「1」 書き込み命令
( c ) バイト境界までのビット数取得命令
次に、 図 2により、 本実施の形態の半導体装置における可変長ビット列データ 取得時の動作を説明する。 図 2は、 3 2ビットパス構成 （圧縮データ格納メモリ 1 0のビット幅 nが 3 2ビット） の場合の可変長ビット列データの取得動作を示 す説明図である。
まず、圧縮データ格納メモリ 1 0内にデータが存在する場合、制御回路 4 0は、 圧縮データ格納メモリ 1 0から 3 2ビットのデータを読み出し、 バッファ 3 0の 上位ビット （ビット 6 3〜ビット 3 2 ) に書き込む。 次に、 圧縮データ格納メモ リ 1 0から次の 3 2ビットのデータを読み出し、 バッファ 3 0の下位ビット （ビ ット 3 1〜ビット 0 ) に書き込む。
プロセッサ 2 0內の制御ュニット 2 3からの可変長ビット列データ取得命令 に従い、 制御回路 4 0は、 可変長データパス 8 0を介してバッファ 3 0内のデー タをプロセッサ 2 0内のレジスタファイル 2 2へ出力する。 この際、 マスク回路 5 0により可変長ビット列データに対して順次マスク処理を行い 3 2ビットの データとしてレジスタファイル 2 2へ出力する。
ノくッファ 3 0内のデータ残量が 3 2ビット以下になったら、 制御回路 4 0は、 バッファ 3 0の下位ビット （ビット 3 1〜ビット 0 ) のデータを上位ビット （ビ ット 6 3〜ビット 3 2 ) に 3 2ビットシフトし、 圧縮データ格納メモリ 1 0から 次の 3 2ビットのデータを読み出し、 バッファ 3 0 下位ビット （ビット 3 1〜 ビット 0 ) に書き込む。
例えば、 プロセッサ 2 0からの可変長ビット列データ取得命令が 8ビット取得 命令の場合、 図 2に示すように、 バッファ 3 0内の 8ビッ トのデータ Aをプロセ ッサ 2 0内のレジスタファイル 2 2へ出力する。 この際、上位 2 4ビットに「0」 データを埋め込むなどのマスク処理を行い 3 2ビットデータとしてレジスタフ アイル 2 2へ出力する。
続いて、 次の命令も 8ビット取得命令の場合、 同様にして、 バッファ 3 0内の 8 ビットのデータ Bをプロセッサ 2 0内のレジスタフアイノレ 2 2へ出力する。 こ の際、 マスク処理を行い 3 2ビットデータとしてレジスタファイル 2 2へ出力す る。
続いて、 次の命令が 3 2ビット取得命令の場合、 バッファ 3 0内の 3 2ビット のデータ Cをプロセッサ 2 0内のレジスタファイル 2 2へ出力する。 この際、 ノ ッファ 3 0内のデータ残量が 3 2ビット以下になったので、 データ Dを 3 2ビッ トシフトし、 圧縮データ格納メモリ 1 0から次の 3 2ビットのデータ （データ E ) を読み出し、 ノ ッファ 3 0の下位ビット （ビット 3 1〜ビット 0 ) に書き込 む。
以上の動作を繰り返すことにより、 1サイクルでの可変長ビット列データの取 得が可能となる。
次に、 図 3により、 本実施の形態の半導体装置における可変長ビット列データ 書き込み時の動作を説明する。 図 3は、 3 2ビットバス構成 （圧縮データ格納メ モリ 1 0のビット幅 n力 3 2ビット） の場合の可変長ビット列データの書き込み 動作を示す説明図である。
まず、 プロセッサ 2 0からの可変長ビット列データ書き込み命令に従い、 制御 回路 4 0は、 レジスタファイル 2 2からの可変長ビット列データを順次、 バッフ ァ 3 0の上位ビットに書き込む。
ノ ッファ 3 0内に 3 2ビットのデータが格納されたら、 制御回路 4 0は、 バッ ファ 3 0内の上位 3 2ビット （ビット 6 3〜ビット 3 2 ) のデータを圧縮データ 格納メモリ 1 0に書き込む。 そして、 バッファ 3 0内の下位 3 2ビット （ビット 3 1〜ビッ ト 0 ) のデータを上位ビット側へ 3 2ビットシフトする。
例えば、 プロセッサ 2 0からの可変長ビット列データ書き込み命令が 8ビット 書き込み命令の場合、 図 3に示すように、 プロセッサ 2 0内 レジスタファイル 2 2からの 3 2ビットデータ中の下位 8ビットを、 バッファ 3 0の最上位ビット から順次データ Aとして書き込む。
続いて、 次の命令も 8ビット書き込み命令の場合、 レジスタファイル 2 2から の 3 2ビットデータ中の下位 8ビットをバッファ 3 0内のデータ Aの次のビッ トからデータ Bとして書き込む。
続いて、 次の命令が 3 2ビット書き込み命令の場合、 レジスタファイル 2 2か らの 3 2ビットデータをバッファ 3 0内のデータ Bの次のビットからデータ C として書き込む。
次に、 バッファ 3 0内に 3 2ビットのデータが格納されたので、 バッファ 3 0 の上位 3 2ビッ ト （ビット 6 3〜ビット 3 2 ) のデータ （データ A、 データ B、 データ Cの上位 1 6ビット） を圧縮データ格納メモリ 1 0に書き込む。 そして、 データ Cの下位 1 6ビットデータを上位ビット側へ 3 2ビットシフトする。
以上の動作を繰り返すことにより、 1サイクルでの可変長ビット列データの書 き込みが可能となる。
したがって、 前記実施の形態の半導体装置によれば、 M P E G動画圧縮 '伸張 で必要な可変長ビット列データ処理を 1サイクルで実現できるため、 システム性 能の向上が図れる。
また、 小規模'低周波数動作のプロセッサ構成で、 M P E Gに代表される動画 圧縮 ·伸張などの画像処理が実時間で処理可能になるため、 従来に比べて画素密 度の大きレ、画像処理機能を、 デジタルビデオ力メラなどの低消費電力で駆動する 携帯型家電に実装可能な半導体装置により実現することが可能となる。
以上、 本発明者によってなされた発明をその実施の形態に基づき具体的に説明 したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることはいうまでもない。 例えば、 前記実施の形態においては、 MP EGの動画圧縮'伸張について説明 したが、 これに限定されるものではなく、 J PEG (J o i n t P h o t o g r a p h i c E e r t s Gr o u p) など他の画像圧縮 ·伸張について も適用可能である。
以上の説明では、 主として本発明者によってなされた発明をその属する技術分 野である画像処理に適用した場合について説明したが、 これに限定されるもので はなく、 例えば、 その他の画像処理、 音声処理を始めとするハフマン符号ィヒ ·復 号化などの可変長ビット列データを処理する電子機器全般に適用することも可 能である。 産業上の利用可能性
以上のように、本発明にかかる半導体装置は、例えば、デジタルビデオカメラ、 ビデオデッキ、 情報端末などの動画圧縮 ·伸張を行う電子機器に用いるのに適し ている。 また、 その他の画像処理、 音声処理を始めとする可変長ビット列データ を処理する電子機器全般に応用可能である。

Claims

青 求 の 範 囲
1 . 圧縮データを格納するメモリと、
前記メモリから可変長ビット列データを取得し、 または前記メモリへ可変長ビ ット列データを書き込むプロセッサと、
前記メモリと前記プロセッサとの間に設けられた、 前記可変長ビット列データ 操作のためのバッファと、
前記プロセッサからの命令により前記パッファを制御する制御回路と、 を有することを特徴とする半導体装置。
2 . 請求項 1記載の半導体装置において、
前記プロセッサは、 前記可変長ビット列データの表示、 取得または書き込みの 命令を有することを特徴とする半導体装置。
3 . 請求項 1記載の半導体装置において、
前記パッファは、 前記メモリのビット幅の 2倍のビット容量を有することを特 徴とする半導体装置。
4 . 請求項 2記載の半導体装置において、
前記バッファは、 前記メモリのビット幅の 2倍のビット容量を有することを特 徴とする半導体装置。
5 . 請求項 1記載の半導体装置において、
前記プロセッサと前記バッファとの間には、 さらに、 前記可変長ビット列デー タに対してマスク処理を行うマスク回路が設けられていることを特徴とする半
6 . 請求項 2記載の半導体装置において、
前記プロセッサと前記バッファとの間には、 さらに、 前記可変長ビット列デー タに対してマスク処理を行うマスク回路が設けられていることを特徴とする半
7 . 請求項 3記載の半導体装置において、
前記プロセッサと前記バッファとの間には、 さらに、 前記可変長ビット列デー タに対してマスク処理を行うマスク回路が設けられていることを特徴とする半
8 . 請求項 4記載の半導体装置において、
前記プロセッサと前記バッファとの間には、 さらに、 前記可変長ビット列デー タに対してマスク処理を行うマスク回路が設けられていることを特徴とする半
9 . 請求項 1〜 8のいずれか 1項に記載の半導体装置において、
前記メモリに格納される圧縮データは、 画像圧縮データであり、 前記可変長ビ ット列データは、 ハフマン符号化データであることを特徴とする半導体装置。
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