JPH08221248A

JPH08221248A - マイクロプロセッサ

Info

Publication number: JPH08221248A
Application number: JP7024946A
Authority: JP
Inventors: Kiyoshi Aiki; 清愛木; Tadashi Onishi; 忠志大西; Yasuhiro Akiyama; 靖浩秋山; Takeshi Tottori; 猛志鳥取
Original assignee: Hitachi Ltd; Hitachi Maxell Ltd
Current assignee: Hitachi Ltd; Maxell Holdings Ltd
Priority date: 1995-02-14
Filing date: 1995-02-14
Publication date: 1996-08-30

Abstract

(57)【要約】【構成】入力メモリ回路１０２Ａと出力メモリ回路１０
２Ｂの間に固定ビット長ｍから任意ビット長ｎの情報を
切り出すためのビット切り出し回路１を備えビット切り
出し回路１は、マイクロプロセッサ１０１と同一のチッ
プ上に構成される。【効果】ビット切り出し回路は、固定ビット長ｍで整列
された情報から任意ビット長ｎの情報をマイクロプロセ
ッサの基本命令の１命令で切り出すことができるので、
パラレル−パラレル変換時間を高速化できる。また、出
力側のメモリ回路の固定ビット長ｍに対してのビット配
置の操作をビット切り出しと同時に行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定ビット長ｍ単位で
蓄積されている蓄積情報の中から、可変長で任意ビット
長ｎの情報を切り出すための変換回路およびそれを有す
るマイクロプロセッサに関する。

【０００２】

【従来の技術】音声の圧縮伸長方式の一つであるＭＰＥ
Ｇにおいて、音声の圧縮情報は可変長符号の形態に圧縮
され、規格で定められたフレームフォーマットに従って
フレームと呼ばれる一つの圧縮情報の単位にパッキング
される。パッキングされたフレームは、通信メディアで
は伝送路をシリアル信号で伝送され、また蓄積メディア
では、例えば、固定ビット長（例えば、８ビット，１６
ビット）のメモリ回路などに整列されて蓄積される。Ｍ
ＰＥＧの圧縮方法およびフレームフォーマットなどにつ
いては、文献「ポイント図解式・最新ＭＰＥＧ教科書，
監修：藤原洋，発行所：（株）アスキー，ＩＳＢＮ４
−７５６１−０２４７−６」にその詳細が記載されてい
るのでここでは説明を省略する。圧縮時に符号回路によ
って一つのフレームにパッキングされた音声の圧縮情報
は、復号回路で伸長する際に元の可変長符号の形態に逆
パッキングする必要がある。

【０００３】情報が通信路を伝送されるビットストリー
ムのようなシリアルの情報形態である場合、連続した可
変長符号の情報から任意ビット長の情報の切り出しを行
うためには、シリアル−パラレル変換回路を用いること
で所望の任意ビット長の情報に切り出すことができる。
これは従来から行われてきた周知の手法である。

【０００４】一方、連続した可変長符号の情報がメモリ
回路などに整列されて蓄積されたパラレルの情報形態で
ある場合には、先ず、パラレル−シリアル変換回路でシ
リアルのビットストリームに変換し、次に前述のシリア
ル−パラレル変換回路を用いて所望の任意ビット長の情
報に切り出せることは前述の手法から類推でき、実現も
比較的容易である。この方式によれば、例えば切り出し
たい任意ビット長が仮にｎビットの場合には、ｎクロッ
クサイクルの変換時間で実現できていた。

【０００５】

【発明が解決しようとする課題】上述の従来の技術によ
れば、連続した可変長符号の情報がメモリ回路などに蓄
積された固定ビット長のパラレル情報である場合には、
先ず、パラレル−シリアル変換回路でシリアルのビット
ストリームに変換し、次にシリアル−パラレル変換回路
を用いることで所望の任意ビット長の情報を切り出すこ
とができた。この場合、例えばｎビットの情報を切り出
すために必要な変換時間はｎクロックサイクルとなって
しまうため、ビット長に比例して切り出し処理時間が長
くなってしまうという問題がある。

【０００６】また、任意ビット長ｎだけ切り出された情
報と固定ビット長ｍの出力側のメモリ回路とは（ｎ≦
ｍ）のビット範囲であり、また、その情報の使用目的に
よってビットの配置を操作しなければならない。具体に
は、例えば、ＭＰＥＧでは符号なし整数と符号付き固定
小数点などの情報がその使用目的によって存在する。前
者は固定ビット長ｍの出力側のメモリ回路に対して最下
位（右）側に寄せて配置し、また後者は固定ビット長ｍ
の出力側のメモリ回路に対して最上位（左）側に寄せて
配置しなければならないという問題があった。

【０００７】本発明の目的は、例えばＭＰＥＧなどの音
声圧縮伸長における伸長のための復号回路において、固
定ビット長ｍで蓄積された情報の中から任意ビット長ｎ
の情報を１クロックサイクルで切り出すための任意長ビ
ット切り出し回路と、それを搭載したマイクロプロセッ
サを提供することにある。

【０００８】本発明の他の目的は、固定ビット長ｍで蓄
積された情報の中から任意ビット長ｎの情報を１クロッ
クサイクルで切り出すと同時に、出力側のメモリ回路の
固定ビット長ｍに対して任意ビット長ｎの情報のビット
配置先を操作できる任意長ビット切り出し回路と、それ
を搭載したマイクロプロセッサを提供することにある。

【０００９】

【課題を解決するための手段】本発明では、固定ビット
長ｍ単位で入力される情報の中から任意ビット長ｎのビ
ット切り出し動作をマイクロプロセッサの基本命令の１
命令（１クロックサイクル）単位で実行するために、連
続した可変長符号情報を固定ビット長ｍ単位で蓄積する
ための入力メモリ回路と，前記入力メモリ回路に固定ビ
ット長ｍで蓄積されている情報の中から任意ビット長ｎ
の情報を切り出すためのビット切り出し回路と，前記ビ
ット切り出し回路で切り出された任意ビット長ｎの情報
を固定ビット長ｍ単位で蓄積するための出力メモリ回路
とを備え、前記ビット切り出し回路は前記入力メモリ回
路と前記出力メモリ回路を制御するための制御回路を具
備し、少なくとも前記ビット切り出し回路はマイクロプ
ロセッサと同一のチップ上に形成される構成にしたもの
である。

【００１０】また、連続した可変長符号情報をシリアル
信号で入力して固定ビット長ｍ単位でパラレル信号に変
換される情報の中から任意ビット長ｎのビット切り出し
をマイクロプロセッサの基本命令の１命令（１クロック
サイクル）単位で実行するために、連続した可変長符号
情報をシリアル信号で入力して固定ビット長ｍ単位でパ
ラレル信号に変換するためのシリアル−パラレル変換回
路と，前記シリアル−パラレル変換回路から固定ビット
長ｍで出力されている情報の中から任意ビット長ｎの情
報を切り出すためのビット切り出し回路と，前記ビット
切り出し回路で切り出された任意ビット長ｎの情報を固
定ビット長ｍ単位で蓄積するための出力メモリ回路とを
備え、前記ビット切り出し回路は前記シリアル−パラレ
ル変換回路と前記出力メモリ回路を制御するための制御
回路を具備し、前記ビット切り出し回路はマイクロプロ
セッサと同一のチップ上に形成される構成にしたもので
ある。

【００１１】さらに、本発明では、上述のビット切り出
し回路によって切り出した任意ビット長ｎの情報を固定
ビット長ｍの出力メモリ回路の最下位（右）側に寄せて
配置させる機能と，前記切り出した任意ビット長ｎの情
報を固定のビット長ｍの前記出力メモリ回路の最下位
（右）側に寄せて配置して加えて前記任意ビット長ｎの
最上位ビットを固定ビット長ｍの最上位まで符号拡張し
て配置させる機能と，前記切り出した任意ビット長ｎの
情報を固定ビット長ｍの前記出力メモリ回路の最上位
（左）側に寄せて配置させるために、ビット切り出し回
路にビット選択のための選択回路を具備して、ビット切
り出し回路を構成したものである。

【００１２】

【作用】マイクロプロセッサと同一チップ上に搭載され
たビット切り出し回路の制御部は、入力メモリ回路から
固定ビット長ｍ単位で蓄積されているパラレルの情報を
入力し、任意ビット長ｎの情報をマイクロプロセッサの
基本命令の１命令（１クロックサイクル）単位で切り出
して出力メモリ回路に出力するようにデータレジスタの
入力側と出力側のマルチプレクサを制御する。

【００１３】また、マイクロプロセッサと同一チップ上
に搭載されたビット切り出し回路の出力側のマルチプレ
クサは、任意ビット長ｎの情報を１クロックサイクルで
切り出すと同時に、切り出した任意ビット長ｎの情報を
固定ビット長ｍの出力メモリ回路の最下位（右）側に寄
せて配置させたり、切り出した任意ビット長ｎの情報を
固定のビット長ｍの出力メモリ回路の最下位（右）側に
寄せて配置して加えて任意ビット長ｎの最上位ビットを
固定ビット長ｍの最上位まで符号拡張して配置させた
り、切り出した任意ビット長ｎの情報を固定ビット長ｍ
の出力メモリ回路の最上位（左）側に寄せるようにビッ
ト配置を操作する。

【００１４】さらに、マイクロプロセッサと同一チップ
上に搭載されたシリアル−パラレル変換回路は、連続し
た可変長符号情報をシリアルで入力して固定ビット長ｍ
単位でパラレル信号に変換させ、ＦＩＦＯ回路で外部ク
ロックと内部クロックとの同期を合わせるように動作す
る。

【００１５】

【実施例】以下、本発明の第１の実施例を図１から図１
４により説明する。先ず図１により、本発明の第１の実
施例のマイクロプロセッサのブロック構成と動作を説明
する。本発明のマイクロプロセッサ１０１は、CPU1011
とビット切り出し回路１を同一チップ上に搭載する構成
とし、また外部には入力メモリ回路１０２Ａと出力メモ
リ回路１０２Ｂを接続できる構成としてある。マイクロ
プロセッサ１０１は、CPU1011 とビット切り出し回路１
を内部アドレスバスＬ１Ａと内部データバスＬ１Ｂと内
部制御バスＬ１Ｃによって接続している。これらのバス
を介して、ビット切り出し動作時のデータ転送や動作状
態の制御などを行う。また、マイクロプロセッサ１０１
と外部の入力メモリ回路１０２Ａと出力メモリ回路１０
２Ｂは、外部アドレスバスＬ１０１Ａと外部データバス
Ｌ１０１Ｂと外部制御バスＬ１０１Ｃによって接続す
る。本発明では、入力メモリ回路１０２Ａと出力メモリ
回路１０２Ｂを外部に接続したが、マイクロプロセッサ
１０１と同一のチップ上に全て搭載されてあってもよ
し、また一方のみの搭載であってもよい。

【００１６】次に、ビット切り出し動作時のデータの流
れを簡単に説明する。ここで固定ビット長ｍは、メモリ
素子のビット数を考慮して１６ビットと仮定し、また入
力メモリ回路１０２Ａには連続した可変長符号があらか
じめ１６ビットに整列されて蓄積されているものとす
る。

【００１７】マイクロプロセッサ１０１は、ビット切り
出し回路１に対して入力メモリ回路１０２Ａの先頭番地
と出力メモリ回路１０２Ｂの先頭番地と切り出しビット
長とビット切り出し数とビット配置モードを設定する。
これを受けてビット切り出し回路１は、入力メモリ回路
１０２Ａから１６ビットのパラレルデータを読み出し
て、切り出しビット長で示される数のビットを切り出
し、同時にビット配置モードに示されるビットの配置操
作を行ってから出力メモリ回路１０２Ｂに書き込む。基
本的には、これら一連の動作をマイクロプロセッサの基
本命令の１命令単位に実行してビット切り出し動作を実
現する。

【００１８】また本発明では特に説明しないが、切り出
しビット数をテーブル化するという手法によって複数個
のビット切り出し動作を連続的に実現することは容易で
ある。

【００１９】次に図２により、本発明の第１の実施例の
マイクロプロセッサと同一チップ上に構成されるビット
切り出し回路のブロック構成と動作を説明する。制御回
路１３は、ビット切り出し回路１の入力側のマルチプレ
クサ１１とデータレジスタ１０と出力側のマルチプレク
サ１２によって、データの入力とデータの保持とデータ
の切り出しとデータのビット配置を操作するための加工
を行う。これらは制御回路１３からラインＬ１１を介し
て送られたマイクロプロセッサの基本クロック信号によ
って動作する。

【００２０】ビット配置モードレジスタ１７には、切り
出したビット情報を出力側の固定ビット長の最下位側、
もしくは最上位側に配置するための動作モードを設定す
るレジスタで、切り出しビット長レジスタ１８は、固定
ビット長のパラレルデータの中から任意ビット長のデー
タを切り出すための切り出しビット長を設定するための
レジスタで、切り出しビット数レジスタ１４は、ビット
切り出しを行う回数を設定するためのレジスタである。
また、有効データ長レジスタ１９は、切り出しビット長
レジスタ１８の内容を元にしてデータレジスタ１０に残
っている有効データ長を保持している。

【００２１】さらに、入力メモリ回路１０２Ａのアドレ
スを指示するためには入力メモリアドレスカウンタ１５
を、出力メモリ回路１０２Ｂのアドレスを指示するため
には出力メモリアドレスカウンタ１６を各々設けた構成
とする。

【００２２】ここで、ビットの切り出し動作を説明す
る。図３はビット切り出し回路のビット変換動作の説明
図である。本発明では、入力メモリ回路１０２Ａ、およ
び出力メモリ回路１０２Ｂは、固定ビット長ｍを仮に１
６ビットとし、切り出しビット長は切り出しビット長レ
ジスタ１８に１０個が順次に送られるものとする。入力
メモリ回路１０２Ａには、可変長符号のＡからＬまでの
１０個のデータが１６ビットの固定長ビットのメモリに
整列されて収容される。例えば、データＢは、１０ビッ
トのデータを４ビットと６ビットに分けて格納してい
る。

【００２３】ビット切り出し回路１は、このように配置
されているデータを１ワードずつ入力メモリ回路１０２
Ａから読み出して、切り出しビット長レジスタ１８の内
容に従って、Ａを１２ビット，Ｂを１０ビット，Ｃを３
ビット，Ｄを１０ビット，Ｅを８ビット，Ｆを１１ビッ
ト，Ｇを１６ビット，Ｈを６ビット，Ｉを１２ビット，
Ｊを８ビット，Ｋを４ビット，Ｌを１２ビット切り出し
て出力メモリ回路１０２Ｂに格納する。図３の斜線部分
は、切り出した情報を最下位側に寄せて配置した場合の
ビット配置を示している。

【００２４】次に、マイクロプロセッサ１０１のビット
切り出し動作を図４のフローチャートに従って説明す
る。まず初期状態でデータレジスタ１０と有効データ長
レジスタ１９をクリアする（４０１）。次に入力メモリ
回路１０２Ａの入力アドレスカウンタ１５に読み出しの
ための先頭アドレスを設定する（４０２）。同様に出力
メモリ回路１０２Ｂの出力アドレスカウンタ１６に書き
込みのための先頭アドレスを設定する（４０３）。切り
出したデータのビット配置を操作させるための動作モー
ドをビット配置モードレジスタ１７に設定する（４０
４）。切り出したいデータの個数を切り出しデータ数レ
ジスタ１４に設定する（４０５）。

【００２５】ここで切り出しビット長を切り出しビット
長レジスタ１８に格納し(４０６)、有効データ長レジス
タ１９が１６ビットより大きいか否かを比較し（４０
７）、１６ビットより大きければ処理ステップ４１１に
進む。一方、有効データ長レジスタ１９が１６ビットよ
り大きくないない場合は、入力メモリ回路１０２Ａから
新たに１６ビット入力して現在の有効データの上位側に
連結したデータを生成し（４０８）、有効データ長レジ
スタ１９の内容に１６を加え（４０９）、次のデータ読
み込みに対処するために入力アドレスカウンタ１５のア
ドレスを一つ更新する（４１０）。

【００２６】処理ステップ４１１では、先に切り出しビ
ット長レジスタ１８に設定した数のビット長のデータを
切り出し、その後次の有効ビット長を得るために現在の
有効ビット長レジスタ１９から切り出しビット長レジス
タ１８に設定されている数を引く（４１２）。ビット配
置モードレジスタ１７が「０」か否かの判定をして（４
１３)、「０」ならばデータを最下位（右）側に寄せて
配置する(４１４）。処理ステップ４１３の判定で
「０」でなければビット配置モードレジスタ１７が
「１」か否かの判定をして（４１５）、「１」ならばデ
ータを最下位（右）側に寄せて、かつ最上位ビット（Ｍ
ＳＢ）を符号拡張して配置する（４１６）。処理ステッ
プ４１５の判定で「１」でなければビット配置モードレ
ジスタ１７が「２もしくは３」ということになるのでデ
ータを最上位（左）側に寄せて配置する（４１７）。ビ
ット配置モードレジスタ１７のモードと割当て番号につ
いては図７（Ａ）に示すが後で説明する。

【００２７】ここまでの処理ステップで所望のデータを
切り出してビットの配置を操作したので出力メモリ回路
１０２Ｂにそのデータを書き込む（４１８）。その後で
出力メモリアドレスカウンタ１６のアドレスを一つ更新
し（４１９）、さらに切り出しビット数レジスタ１４の
内容から一つ引き（４２０）、切り出しビット数レジス
タ１４の内容が「０」になるまで処理ステップ４０６か
ら処理ステップ４２１を繰り返して終了する（４２
１）。

【００２８】以上、上述した一連の動作の中の、特に、
処理ステップ４０６から処理ステップ４２１をマイクロ
プロセッサの１クロックサイクルで実行するビット切り
出し回路を同一のチップ上に搭載してマイクロプロセッ
サを構成したことが本発明の特徴の一つである。

【００２９】次に、ビット切り出し回路のビットシフト
動作のタイミングの一例を説明する。図５はビット切り
出し回路の動作タイミング図である。

【００３０】図５の上段（１回目：１２ビットの切り出
しの場合）では、初期動作として先ずラインＬ１を介し
て１６ビットのデータが入力メモリ回路１０２Ａから入
力される。その後、ラインＬ２を介してデータレジスタ
１０にラッチされるとラインＬ３には図５のように出力
される。この情報をマルチプレクサ１２で１２ビット分
切り出してラインＬ４には図５のように下位側１２ビッ
ト分が出力メモリ回路１０２Ｂに送出され、残された上
位の４ビットはラインＬ５を介してマルチプレクサ１１
に戻る。

【００３１】図５の中段（２回目：１０ビットの切り出
しの場合）では、データレジスタ１０の有効ビット長が
１６を越えていないのでラインＬ１を介して１６ビット
のデータを入力メモリ回路１０２Ａから入力して上位側
に配置し、ラインＬ２を介し入力したデータ（４ビッ
ト）は下位側に配置してデータレジスタ１０にラッチさ
せる。ラインＬ３には図５のように有効２０ビットのデ
ータとして出力される。この情報をマルチプレクサ１２
で１０ビット分切り出すとラインＬ４には図５のように
下位側１０ビット分が送出され、残された上位の１０ビ
ットはラインＬ５を介して再びマルチプレクサ１１に戻
る。

【００３２】図５の下段（３回目：３ビットの切り出し
の場合）では、データレジスタ１０の有効ビット長が１
６を越えていないのでラインＬ１を介して１６ビットの
データを入力メモリ回路１０２Ａから入力して上位側に
配置し、ラインＬ２を介し入力したデータ（１０ビッ
ト）は下位側に配置してデータレジスタ１０にラッチさ
せる。ラインＬ３には図５のように有効２０ビットのデ
ータとして出力される。この情報をマルチプレクサ１２
で３ビット分切り出すとラインＬ４には図５のように下
位側３ビット分が送出される。

【００３３】次に、本発明のビット切り出し回路の出力
側のマルチプレクサのブロック構成と動作を説明する。
図６はビット切り出し回路の出力側のマルチプレクサの
ブロック図で、図７はビット切り出し回路の出力側のマ
ルチプレクサの真理値表である。マルチプレクサ１２
は、マルチプレクサ１２ａとマルチプレクサ１２ｂの２
段構成である。

【００３４】ラインＬ３は、固定ビット長ｍの２倍のビ
ット幅をもちマルチプレクサ１２ａの入力ＩＮに接続さ
れる。マルチプレクサ１２ａは選択信号Ｓに入力されて
いる切り出しビット長（ＢＬＮＧ）の指示に従って、切
り出しビット長ｎ分の情報をマルチプレクサ１２ｂに送
り、残されたビットの情報（Ｘ）はラインＬ５を介して
送り出される。

【００３５】残されたビットの情報（Ｘ）と切り出しビ
ット長（ＢＬＮＧ）の対応は図１１に示す通りとなる。
また、切り出しビット長（ＢＬＮＧ）と出力情報（Ｙ）
と出力情報（Ｘ）の対応は図７（Ｂ）に示す通りであ
る。

【００３６】マルチプレクサ１２ｂに入力されたビット
情報は、ビット配置モード（MODE）の指示に従って１６
ビット幅のラインＬ４に配置して出力させる。ビット配
置モード（ＭＯＤＥ）とビットシフト動作の関係を図７
（Ａ）に示す。

【００３７】本実施例では、ビット配置モードが「０」
の時は出力の１６ビットに対して最下位ビット側に右寄
せし、またビット配置モードが「１」の時は出力の１６
ビットに対して最下位ビット側に右寄せし、かつ切り出
した情報の最上位ビットを上位方向に符号拡張し、さら
にビット配置モードが「２」の時は出力の１６ビットに
対して最上位ビット側に左寄せする。ビット配置モード
が「３」の時については未定義状態とした。

【００３８】続いて、各ビット配置モードにおけるビッ
トの配置状態を説明する。図８はビット切り出し回路の
動作モード（０）のＹ出力対応表であり、切り出しビッ
ト長（ＢＬＮＧ）で指示されたビット分のデータが右寄
せした形で出力されている。このビット配置モード
（０）は例えば、切り出したデータが符号なし整数の形
態となるデータである場合に有効である。

【００３９】図９はビット切り出し回路の動作モード
（１）のＹ出力対応表である。同様に切り出しビット長
（ＢＬＮＧ）で指示されたビット分のデータが右寄せし
た形で配置され、かつ、切り出した情報の最上位ビット
が上位方向に符号拡張されて出力されている。このビッ
ト配置モード（１）は例えば、切り出したデータが符号
付き整数の形態となるデータである場合に有効である。

【００４０】図１０はビット切り出し回路の動作モード
（２）のＹ出力対応表であり、切り出しビット長（ＢＬ
ＮＧ）で指示されたビット分のデータが左寄せした形で
出力されている。このビット配置モード（２）は例え
ば、切り出したデータが符号付き固定小数点の形態とな
るデータである場合に有効である。

【００４１】次に、ビット切り出し回路の入力側のマル
チプレクサのブロック構成と動作を説明する。図１２は
ビット切り出し回路の入力側のマルチプレクサのブロッ
ク図であり、図１４はビット切り出し回路の入力側のマ
ルチプレクサの入力対応表である。

【００４２】入力側のマルチプレクサ１１は、選択情報
Ｓから入力した有効ビット情報(ＤＬＮＧ)の指示に従っ
て、ラインＬ５から入力された情報を最下位側に配置
し、ラインＬ１から入力された情報をその上位側に配置
するようにビットの選択を行う。図１４の右下の太線で
枠られた部分はラインＬ５から入力された、つまり、前
回に切り出されたときの残りの有効なビット情報を意味
し、その上位側に配置されている１６ビットのデータは
ラインＬ１を介して入力メモリ回路１０２Ａから入力さ
れた新たな情報を意味する。有効ビット長レジスタ１９
は、このように入力側のビット配置を制御し、かつ入力
メモリ回路１０２Ａから新たに情報をラッチする際のク
ロックを生成するための制御信号として制御回路１３に
も送る。

【００４３】図１３は、ビット切り出し回路の有効ビッ
ト長レジスタＤＬＮＧの真理値表である。有効ビット長
情報（ＤＬＮＧ）は基本的には、現在の有効ビット長(D
LNG)から切り出しビット長（ＢＬＮＧ）を引いた残りが
次のステートでの有効ビット長（ＤＬＮＧ）となるが、
新たに１６ビットのデータを取り込んだときには有効ビ
ット長（ＤＬＮＧ）は１６だけ加えられた値となる。

【００４４】次に、本発明の第２の実施例を図１５およ
び図１６により説明する。先ず図１５により、本発明の
第２の実施例のマイクロプロセッサのブロック構成と動
作を説明する。

【００４５】本実施例のマイクロプロセッサ１０１Ａ
は、CPU1011 とビット切り出し回路１Ａとシリアル−パ
ラレル変換回路１６０を同一チップ上に搭載する構成と
し、また外部には出力メモリ回路１０２Ｂを接続できる
構成としてある。本実施例では、出力メモリ回路１０２
Ｂを外部に接続したが、マイクロプロセッサ１０１と同
一のチップ上に全て搭載されてあってもよい。

【００４６】マイクロプロセッサ１０１Ａは、CPU1011
とビット切り出し回路１Ａとシリアル−パラレル変換回
路１６０を内部アドレスバスＬ１Ａと内部データバスＬ
１Ｂと内部制御バスＬ１Ｃによって接続する。これらの
バスを介して、ビット切り出し動作時のデータ転送や動
作状態の制御などを行う。また、マイクロプロセッサ１
０１Ａと外部の出力メモリ回路１０２Ｂは、外部アドレ
スバスＬ１０１Ａと外部データバスＬ１０１Ｂと外部制
御バスＬ１０１Ｃによって接続されている。また、シリ
アル−パラレル変換回路１６０は、ラインＬ１６０から
シリアルデータを入力し、ラインＬ１６１からシリアル
データのクロック信号を入力する。さらに、ラインＬ１
６３を介して入力された読み出しクロック信号に同期さ
せてラインＬ１６２からパラレルのデータを出力させる
構成としたものである。

【００４７】次に図１６により、本発明の第２の実施例
のマイクロプロセッサと同一チップ上に構成されるビッ
ト切り出し回路とシリアル−パラレル変換回路１６０の
ブロック構成と動作を説明する。

【００４８】制御回路１３は、ビット切り出し回路１Ａ
の入力側のマルチプレクサ１１とデータレジスタ１０と
出力側のマルチプレクサ１２によって、データの入力と
データの保持とデータの切り出しとデータのビット配置
を操作するための加工を行う。これらは制御回路１３か
らラインＬ１１を介して送られたマイクロプロセッサ１
Ａからのクロック信号で動作する。

【００４９】ビット配置モードレジスタ１７には、切り
出したビット情報を出力側の固定ビット長の最下位側、
もしくは最上位側に配置するための動作モードを設定す
るレジスタで、切り出しビット長レジスタ１８は、固定
ビット長のパラレルデータの中から任意ビット長のデー
タを切り出すための切り出しビット長を設定するための
レジスタで、切り出しビット数レジスタ１４は、ビット
切り出しを行う回数を設定するためのレジスタである。
また、有効データ長レジスタ１９は、切り出しビット長
レジスタ１８の内容を元にしてデータレジスタ１０に残
っている有効データ長を保持している。さらに、出力メ
モリ回路１０２Ｂのアドレスを指示するためには出力メ
モリアドレスカウンタ１６を各々設けた構成とする。

【００５０】次に、本発明の第２の実施例の特徴である
シリアル−パラレル変換回路１６０を説明する。シリア
ル−パラレル変換回路１６０は、シリアル−パラレル変
換するためのＳ／Ｐ回路１６０１とシリアルデータ入力
側の書き込みクロックとビット切り出し回路１Ａからの
読み出しクロックの位相ずれを吸収するためのFIFO回路
１６０２から構成される。

【００５１】ラインＬ１６０からシリアルデータを入力
し、これをラインＬ１６１から入力した同期クロック信
号で取り込む。Ｓ／Ｐ回路１６０１は内部でパラレル信
号に変換して出力端子ＰＯに送り、後段のＦＩＦＯ回路
１６０２に入力させる。同時に、Ｓ／Ｐ回路１６０１は
内部でパラレル信号に同期したクロック信号を生成して
出力端子ＣＯに送り、後段のＦＩＦＯ回路１６０２に入
力させる。ＦＩＦＯ回路１６０２は、ビット切り出し回
路１ＡからラインＬ１６３を介して入力された読み出し
クロック信号に同期させてラインＬ１６２に固定長ビッ
トｍのパラレル信号のデータを送出する。なお、ビット
切り出し回路１Ａの構成は、実施例１のビット切り出し
回路１から入力メモリアドレスカウンタ１５を取り除い
た構成であり、また、その動作は実施例１から容易に類
推できるので説明は省略する。

【００５２】

【発明の効果】本発明によれば、例えばＭＰＥＧの音声
圧縮伸長における伸長処理を行う復号回路において、本
発明の任意長ビット切り出し回路と、それを搭載したマ
イクロプロセッサを用いて、蓄積メディアのような入力
メモリ回路に固定ビット長ｍで蓄積された情報の中から
任意ビット長ｎの情報を１クロックサイクルで切り出し
て固定ビット長ｍの出力メモリ回路に出力できるので、
従来技術に記述したような切り出し時のビット長に比例
した変換時間の遅れの問題を解消して、マイクロプロセ
ッサの１クロックサイクルで変換するので変換時間を高
速化できる。

【００５３】また、本発明によれば、入力メモリ回路に
固定ビット長ｍで蓄積された情報の中から任意ビット長
ｎの情報を１クロックサイクルで切り出すと同時に、出
力側のメモリ回路の固定ビット長ｍに合わせて任意ビッ
ト長ｎの情報を使用目的に合わせてビット配置すると
き、切り出した任意ビット長ｎの情報を固定ビット長ｍ
の出力メモリ回路の最下位（右）側に寄せて配置させた
り、切り出した任意ビット長ｎの情報を固定のビット長
ｍの最下位（右）側に寄せて配置して加えて任意ビット
長ｎの最上位ビットを固定ビット長ｍの最上位まで符号
拡張して配置させたり、切り出した任意ビット長ｎの情
報を固定ビット長ｍの最上位（左）側に寄せるめ、例え
ば、ＭＰＥＧなどの音声圧縮伸長における伸長回路にお
いて、符号なし整数と符号付き固定小数点などの情報が
存在するその使用目的に合わせてビット配置を操作でき
る。

【００５４】さらに、マイクロプロセッサと同一チップ
上に搭載されたシリアル−パラレル変換回路は、連続し
た可変長符号情報をシリアルで入力して固定ビット長ｍ
単位でパラレル信号に変換させ、ＦＩＦＯ回路で外部ク
ロックと内部クロックとの同期を合わせるので、通信メ
ディアのように伝送路を伝送されるシリアル信号であっ
ても外付け回路を設けることなしにビット切り出し動作
が行える。

【図面の簡単な説明】

【図１】本発明の実施例１のマイクロプロセッサのブロ
ック図。

【図２】本発明の実施例１のビット切り出し回路のブロ
ック図。

【図３】本発明の実施例１のビット切り出し回路のビッ
ト変換動作の説明図。

【図４】本発明の実施例１のビット切り出し回路の動作
のフローチャート。

【図５】本発明の実施例１のビット切り出し回路の動作
タイミングチャート。

【図６】本発明の実施例１のビット切り出し回路の出力
側のマルチプレクサのブロック図。

【図７】本発明の実施例１のビット切り出し回路の出力
側のマルチプレクサの説明図。

【図８】本発明の実施例１のビット切り出し回路の動作
モード（０）のＹ出力対応の説明図。

【図９】本発明の実施例１のビット切り出し回路の動作
モード（１）のＹ出力対応の説明図。

【図１０】本発明の実施例１のビット切り出し回路の動
作モード（２）のＹ出力対応の説明図。

【図１１】本発明の実施例１のビット切り出し回路のＸ
出力対応の説明図。

【図１２】本発明の実施例１のビット切り出し回路の入
力側のマルチプレクサのブロック図。

【図１３】本発明の実施例１のビット切り出し回路のＤ
ＬＮＧの説明図。

【図１４】本発明の実施例１のビット切り出し回路の入
力側のマルチプレクサの入力の説明図。

【図１５】本発明の実施例２のマイクロプロセッサのブ
ロック図。

【図１６】本発明の実施例２のビット切り出し回路のブ
ロック図。

【符号の説明】

１…ビット切り出し回路、１０２Ａ…入力メモリ回路、
１０２Ｂ…出力メモリ回路、１０１…マイクロプロッセ
サ、１０１１…ＣＰＵ、Ｌ１Ａ…内部アドレスバス、Ｌ
１Ｂ…内部データバス、Ｌ１Ｃ…内部制御バス、Ｌ１０
１Ａ…外部アドレスバス、Ｌ１０１Ｂ…外部データバ
ス、Ｌ１０１Ｃ…外部制御バス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者秋山靖浩東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者鳥取猛志大阪府茨木市丑寅一丁目１番88号日立マクセル株式会社内

Claims

【特許請求の範囲】

【請求項１】連続した可変長符号情報を固定ビット長ｍ
単位で蓄積するための入力メモリ回路と，前記入力メモ
リ回路に固定ビット長ｍで蓄積されている情報の中から
任意ビット長ｎの情報を切り出すためのビット切り出し
回路と，前記ビット切り出し回路で切り出された任意ビ
ット長ｎの情報を固定ビット長ｍ単位で蓄積するための
出力メモリ回路とを備え、前記ビット切り出し回路は前
記入力メモリ回路と前記出力メモリ回路を制御するため
の制御回路をも具備し、前記ビット切り出し回路はマイ
クロプロセッサと同一のチップ上に形成され、固定ビッ
ト長ｍ単位で入力される情報の中から任意ビット長ｎの
ビット切り出し動作をマイクロプロセッサの基本命令の
１命令単位で実行させることを特徴とするマイクロプロ
セッサ。
【請求項２】連続した可変長符号情報をシリアル信号で
入力して固定ビット長ｍ単位でパラレル信号に変換する
ためのシリアル−パラレル変換回路と，前記シリアル−
パラレル変換回路から固定ビット長ｍで出力されている
情報の中から任意ビット長ｎの情報を切り出すためのビ
ット切り出し回路と，前記ビット切り出し回路で切り出
された任意ビット長ｎの情報を固定ビット長ｍ単位で蓄
積するための出力メモリ回路とを備え、前記ビット切り
出し回路は前記シリアル−パラレル変換回路と前記出力
メモリ回路を制御するための制御回路をも具備し、前記
ビット切り出し回路はマイクロプロセッサと同一のチッ
プ上に形成され、連続した可変長符号情報をシリアル信
号で入力して固定ビット長ｍ単位でパラレル信号に変換
された情報の中から任意ビット長ｎのビット切り出し動
作をマイクロプロセッサの基本命令の１命令単位で実行
させることを特徴とするマイクロプロセッサ。
【請求項３】請求項１または請求項２に記載の前記任意
長ビット切り出し回路は、任意ビット長ｎと固定ビット
長ｍが（ｎ≦ｍ）の範囲にあるとき、切り出した任意ビ
ット長ｎの情報を固定ビット長ｍの出力メモリ回路の最
下位側に寄せて配置させる機能と，前記切り出した任意
ビット長ｎの情報を固定のビット長ｍの最下位側に寄せ
て配置して加えて前記任意ビット長ｎの最上位ビットを
固定ビット長ｍの最上位まで符号拡張して配置させる機
能と，前記切り出した任意ビット長ｎの情報を固定ビッ
ト長ｍの最上位側に寄せて配置させる機能を有するマイ
クロプロセッサ。