JP2001117814A - インタフェース装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサによるビットストリーム処理にお
いてプロセッサの命令では効率的に行うことができない
ビット処理を効率よく行うことが可能となる装置を提供
する。 【解決手段】 プロセッサＰとメモリＭ間に、メモリイ
ンタフェース回路Ａを設け、メモリインタフェース回路
ＡとプロセッサＰとはアドレスバス１００、データバス
１０３等を介して接続され、また、メモリインタフェー
ス回路ＡとメモリＭとはアドレスバス１１０、データバ
ス１１２等を介して接続されている。メモリＭから読み
出されたデータは、演算器２８で切出し処理されて、演
算結果レジスタ３２に保持され、プロセッサインタフェ
ース回路１０を介してプロセッサＰに送られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリインターフ
ェース回路に関するものであり、特に、メモリに記憶さ
れたデータについて無効なデータを読み飛ばして切出し
処理を行ってプロセッサに送るためのメモリインターフ
ェース回路に関するものである。

【０００２】

【従来の技術】動画像のデジタル符号化の国際標準の１
つであるＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅ
ｘｐｅｒｔ Ｇｒｏｕｐ）１等に代表されるマルチメデ
ィアのビットストリームの規格においては、最小単位の
データの途中又は前後に無効なビットが挿入されている
ことがある。例えば、ＭＰＥＧ１のビットストリームに
おいては、タイムスタンプ情報の途中に無効なビットと
してのマーカービット（ｍａｒｋｅｒ ｂｉｔ）が挿入
されている。

【０００３】ここで、上記のビットストリームが記憶さ
れた半導体メモリなどの記憶装置から該記憶装置に接続
されたプロセッサ（マイクロプロセッサ又はシグナルプ
ロセッサ）が該ビットストリームを読み出して、上記最
小単位のデータを切り出すには、プロセッサにおいて、
シフト命令、論理演算命令等を組み合わせて実行する必
要がある。

【０００４】つまり、図８において、ビットストリーム
におけるデータａから該データａにおいてハッチングが
されていない無効データを読み飛ばしてデータｊを得る
には、以下のような各ステップの処理を必要とする。

【０００５】すなわち、３２ビット分のデータａがある
場合に、図８におけるデータｂを用意し、このデータａ
とデータｂとの論理積を算出してデータｃを得る。そし
て、このデータｃを１ビット右へシフトしてデータｄを
得る。一方、図８におけるデータｅを用意し、上記デー
タａとデータｅの論理積を算出してデータｆを得る。さ
らに、データｆを２ビット右へシフトしてデータｇを得
た上で、該データｇと上記データｄの論理和を算出して
データｈを得る。このデータｈの１バイト目の上位から
３ビット目以降のデータが、上記データｊにおける２バ
イト目の３ビット目以降のデータとなる。

【０００６】

【発明が解決しようとする課題】上記のようにいわゆる
汎用プロセッサがシフト演算や論理演算等を組み合わせ
て切出し処理を行う場合には、多くのステップを必要と
してしまうことになる。

【０００７】よって、本発明は、上記のような有効なデ
ータの切出し処理をプロセッサ自体が行うことなく効率
的に処理することができるための装置を提供することを
目的とするものである。

【０００８】

【課題を解決するための手段】本発明は上記問題点を解
決するために創作されたものであって、第１には、プロ
セッサと記憶装置間に設けられるインタフェース装置で
あって、該記憶装置に記憶されたデータを読み出す読出
し手段と、読み出されたデータに所定の演算を行う演算
手段と、該演算手段により行われた演算の結果をプロセ
ッサに対して出力する出力手段と、を有することを特徴
とする。

【０００９】この第１の構成のインタフェース装置にお
いては、上記読出し手段が、上記記憶装置に記憶された
データを読み出し、上記演算手段が、読み出されたデー
タに所定の演算を行う。そして、上記出力手段が、該演
算手段により行われた演算の結果をプロセッサに対して
出力する。本発明のインタフェース装置によれば、プロ
セッサと記憶装置（メモリ）との間に切出し処理等の専
用の処理を行うためのインタフェース装置を設けること
ができるので、プロセッサによるビットストリーム処理
においてプロセッサの命令では効率的に行うことができ
ないビット処理を効率よく行うことが可能となる。

【００１０】また、第２には、上記第１の構成におい
て、上記演算手段が、メモリから読み出されたデータに
対して所定の切出し処理を行うことを特徴とする。これ
により、該演算手段により切出し処理を行うことが可能
となり、プロセッサによるビットストリーム処理におい
てプロセッサの命令では効率的に行うことができないビ
ット処理、特に、切出し処理を効率よく行うことが可能
となる。

【００１１】また、第３には、上記第１又は第２の構成
において、上記インタフェース装置は、上記プロセッサ
と、データメモリアクセス用のアドレスバスとデータバ
スとメモリアクセス制御信号路とを介して接続され、ま
た、該インタフェース装置は、該記憶装置と、データメ
モリアクセス用のアドレスバスとデータバスとメモリア
クセス制御信号路とを介して接続されていることを特徴
とする。この第２の構成においては、該インタフェース
装置は、該プロセッサと、データメモリアクセス用のア
ドレスバスと、データバスと、メモリアクセス制御信号
路を介して接続されているので、アドレスバス、データ
バス等から送られる信号に基づき、記憶装置の読出し、
演算、出力等の各種操作が行われることになる。また、
該インタフェース装置は、該記憶装置と、データメモリ
アクセス用のアドレスバスと、データバスと、メモリア
クセス制御信号路を介して接続されているので、該アド
レスバスやメモリアクセス制御信号路を介してメモリに
送られる信号に基づき、メモリデータの読出しが行われ
ることになる。

【００１２】また、第４には、上記第３の構成におい
て、上記読出し手段は、読出しを行うメモリのアドレス
の決定に使用するメモリアドレス指定因子を出力するメ
モリアドレスレジスタ手段と、プロセッサ側からの設定
操作に基づき該メモリアドレスレジスタ手段にメモリア
ドレス指定因子を繰り返し設定可能にする設定手段とを
有し、読出しを行うメモリのアドレスは、該プロセッサ
側から入力される信号であって、上記アドレスバスから
の信号と、上記データバスからの信号と、上記メモリア
クセス制御信号路からのメモリアクセス制御信号と、該
メモリアドレスレジスタ手段の出力であるメモリアドレ
ス指定因子と、の１ビット以上のパターンに基づいて決
定されることを特徴とする。これにより、読出し手段に
より読み出すデータのメモリアドレスを設定することが
可能となる。

【００１３】また、第５には、上記第３又は第４の構成
において、上記インタフェース装置が、さらに、上記演
算手段において行う演算を決定するのに使用する演算指
定因子を出力する演算指定手段と、プロセッサ側からの
演算指定操作に基づいて、該演算指定手段に演算指定因
子を繰り返し設定可能にする設定手段と、上記演算手段
において行う演算を、該プロセッサ側から入力される信
号であって、上記アドレスバスからの信号と、上記デー
タバスからの信号と、上記メモリアクセス制御信号路か
らのメモリアクセス制御信号と、該演算指定手段の出力
である演算指定因子と、の１ビット以上のパターンに基
づいて決定する演算器制御手段と、を有することを特徴
とする。この演算指定手段と設定手段等により、演算内
容を指定することが可能となる。

【００１４】また、第６には、上記第１から第５までの
いずれかの構成において、上記インタフェース装置は、
メモリから読み出されたデータを保持するバッファ手段
と、上記演算手段により得られた演算結果を格納する演
算結果レジスタ手段とを有し、上記演算手段は、該バッ
ファ手段に保持された所定ビット数のデータに対して演
算処理を行い、その演算結果を上記演算結果レジスタ手
段に格納することを特徴とする。よって、上記のバッフ
ァ手段と演算結果レジスタ手段とが設けられていること
により、演算処理を円滑に行うことが可能となる。

【００１５】また、第７には、上記第１から第６までの
いずれかの構成において、上記インタフェース装置は、
メモリから読み出されたデータを保持するメモリ読出し
データレジスタ手段と、上記演算手段により得られた演
算結果を格納する演算結果レジスタ手段とを有し、メモ
リから読み出したデータを該メモリ読出しデータレジス
タ手段に格納する処理と、該メモリ読出しデータレジス
タ手段に格納されているデータに該演算手段が所定の演
算を行い、演算結果を演算結果レジスタ手段に格納する
処理とを所定の場合に並行して行うことを特徴とする。
よって、上記メモリ読出しデータレジスタ手段と演算結
果レジスタ手段とが設けられていることにより、演算処
理を円滑に行うことが可能となる。

【００１６】

【発明の実施の形態】本発明の実施の形態としての実施
例を図面を利用して説明する。本発明のインタフェース
装置としての第１実施例に基づくメモリインタフェース
回路Ａは、図１に示すように、プロセッサＰと、上記記
憶装置としてのメモリＭ間に設けられるもので、プロセ
ッサインタフェース回路１０と、設定回路１２と、メモ
リアドレスレジスタ回路１４と、設定回路１６と、メモ
リ自動読出しモードレジスタ回路１８と、メモリ制御回
路２０と、バッファ制御回路２２と、バッファ２４と、
演算器制御回路２６と、演算器２８と、設定回路３０
と、演算結果レジスタ３２とを有している。

【００１７】上記メモリアドレスレジスタ回路１４、メ
モリ自動読出しモードレジスタ回路１８、演算結果レジ
スタ３２等は、プロセッサＰのアドレス空間の一部に割
り当てられており、プロセッサのロード命令による読み
出し、ストア命令による書き込みの少なくとも一方が可
能となっている。また、メモリインタフェース回路Ａ全
体のインタフェース回路初期化操作や、バッファに格納
されたデータに対して演算を行い、その演算結果を演算
結果レジスタ回路に格納する操作等は、プロセッサの特
定のアドレスのストア命令によって行われる。各操作の
具体例は図２に示され、アドレスデータ、ライト信号、
リード信号等で特定されるコマンドに従い各操作が行わ
れる。

【００１８】メモリインタフェース回路Ａはプロセッサ
Ｐとアドレスバス１００、ライト信号路１０１、リード
信号路１０２、データバス１０３を介して接続され、こ
のアドレスデータの信号は、アドレスバス１００を介し
て入力され、また、ライト信号はライト信号路１０１を
介して入力され、リード信号はリード信号路１０２を介
して入力され、データはデータバス１０３を介して入出
力される。上記ライト信号路１０１やリード信号路１０
２は、上記メモリアクセス制御信号路として機能する。

【００１９】また、メモリインタフェース回路Ａは、ア
ドレスバス１１０、データバス１１２、メモリ読出し信
号路１１１を介して、メモリＭと接続されている。上記
メモリ読出し信号路１１１は、上記メモリアクセス制御
信号路として機能する。

【００２０】ここで、メモリインタフェース回路Ａにお
ける各部の構成の説明をすると、まず、上記プロセッサ
インタフェース回路１０は、メモリインタフェース回路
ＡとプロセッサＰとのインタフェースを司るものであ
り、データバス１０３を介してプロセッサＰと接続され
ている。このプロセッサインタフェース回路１０は、図
２に示す各操作の中でリード信号がオンとなるもの（つ
まり、図２の表中で、Ｒのあるもの）に基づき、メモリ
アドレスレジスタ回路１４、メモリ自動読出しモードレ
ジスタ回路１８、演算結果レジスタ３２の少なくともい
ずれかに格納された値をプロセッサＰに出力する。

【００２１】また、上記設定回路（設定手段）１２は、
メモリアドレスレジスタ回路１４の設定を行うメモリア
ドレスレジスタ設定回路であり、プロセッサＰによるイ
ンタフェース回路初期化操作（図２参照）やメモリアド
レスレジスタ回路設定操作（図２参照）に従い、メモリ
アドレスレジスタ回路１４の設定を繰り返し行うことが
可能である。

【００２２】具体的には、プロセッサＰによるインタフ
ェース回路初期化操作（図２参照）やメモリアドレスレ
ジスタ回路設定操作（図２参照）に基づき、メモリアド
レスレジスタ回路１４の設定を行う。例えば、インタフ
ェース回路初期化操作の場合には、設定回路１２はメモ
リアドレスレジスタ回路１４の初期化を行い、メモリア
ドレスレジスタ回路設定操作の場合には、設定回路１２
は、プロセッサＰから送られるコマンドにはメモリＭに
おけるアクセス対象のアドレスのデータとして１６ビッ
トのメモリアドレスレジスタ回路設定データ、すなわ
ち、メモリアドレス指定因子が含まれているので、この
データをメモリアドレスレジスタ回路１４に送る。ま
た、この設定回路１２は、メモリ制御回路２０が出力す
るメモリ読出し信号を受信すると、メモリアドレスレジ
スタ回路の設定値に１を加える処理を行う。

【００２３】また、メモリアドレスレジスタ回路（メモ
リアドレスレジスタ手段）１４は、設定回路１２の設定
に基づき、メモリＭ等に出力するアドレスデータを設定
する。つまり、初期化の場合には、該アドレスデータを
初期化し、一方、メモリアドレスレジスタ回路設定操作
の場合には、アドレスデータを設定する。そして、メモ
リアドレスレジスタ回路１４はそのアドレスデータをメ
モリＭ、プロセッサインタフェース回路１０、設定回路
１２に送る。つまり、読出しを行うメモリのアドレスの
決定に使用するメモリアドレス指定因子を出力する。

【００２４】また、設定回路１６は、メモリ自動読出し
モードレジスタ回路の設定を行うメモリ自動読出しモー
ドレジスタ設定回路であり、プロセッサＰによるメモリ
自動読出しモードレジスタ回路設定操作（図２参照）に
基づき、メモリ自動読出しモードレジスタ回路１８の設
定を行う。つまり、図２に示すように、このメモリ自動
読出しモードレジスタ回路設定操作において、データが
０の場合には、メモリ自動読出しモードはオフに設定さ
れ、該データが１の場合には、メモリ自動読出しモード
はオンに設定される。

【００２５】また、メモリ自動読出しモードレジスタ回
路１８は、設定回路１６による設定に基づき、自動読出
し信号を出力する。例えば、図２に示すように、上記メ
モリ自動読出しモードレジスタ回路設定操作において、
データが１の場合には、自動読出し信号として例えば１
のデータをメモリ制御回路２０やプロセッサインタフェ
ース回路１０に出力し、一方、上記データが０の場合に
は、０のデータを出力する。

【００２６】また、メモリ制御回路２０は、メモリ自動
読出しモードレジスタ回路１８が出力する自動読出し信
号及びバッファ２４からのバッファ状態信号に基づきメ
モリ読出し信号を出力する。つまり、自動読出し信号が
読出しを指示する旨の内容（例えば、上記では１のデー
タ）の信号であり、かつ、バッファ状態信号がバッファ
が書込み可能である旨の内容の信号である場合には、メ
モリ読出し信号として読出しを指示する旨の信号（例え
ば、０のデータ）をメモリＭ、設定回路１２、バッファ
制御回路２２に出力する。

【００２７】また、バッファ制御回路２２は、プロセッ
サＰからのインタフェース回路初期化操作（図２参照）
に基づき、バッファ２４を初期化する。また、該バッフ
ァ制御回路２２は、メモリ制御回路２０からのメモリ読
出し信号に基づき、バッファに対してバッファ書込み信
号を出力して、メモリＭからのデータをバッファ２４に
書き込むようにする。また、該バッファ制御回路２２
は、プロセッサＰからの演算操作（図２参照）に基づ
き、バッファ２４から演算器２８に対して演算に必要な
データを出力する。

【００２８】また、バッファ（バッファ手段）２４は、
メモリＭから読み出されたデータを一時的に記憶するも
のであり、バッファ制御回路２２により上記のような制
御が行われる。つまり、バッファ制御回路２２からバッ
ファ書込み信号が入力されると、メモリＭから出力され
たデータを書き込む処理を行い、また、演算器２８にデ
ータを出力するとともに、バッファの出力が有効である
ことを示すバッファ出力有効信号を設定回路３０に送
る。

【００２９】また、演算器制御回路２６は、プロセッサ
Ｐからの演算操作（図２参照）に基づき、演算器２８が
図２の演算操作に示す処理内容を実行するように演算器
制御信号を出力する。

【００３０】また、演算器２８は、該演算器制御操作に
基づいて、タイムスタンプ情報において所定の切出し操
作を行う。つまり、図２の演算指示信号の箇所に示され
るように、バッファ２４に記憶されたデータにおける１
番目のバイトの第３ビットから第１ビットを切り出し
（これが図８のデータａにおける１番目のバイトの有効
データに相当する）（なお、ここでは、最上位ビット→
最下位ビットの順に、第７ビット、第６ビット・・・第
０ビットであるものとする。以下においても同じ。）、
また、２番目のバイトの第７ビットから第０ビットを切
り出し（これが図８のデータａにおける２番目のバイト
の有効データに相当する）、また、３番目のバイトの第
７ビットから第１ビットを切り出し（これが図８のデー
タａにおける３番目のバイトの有効データに相当す
る）、また、４番目のバイトの第７ビットから第０ビッ
トを切り出し（これが図８のデータａにおける４番目の
バイトの有効データに相当する）、また、５番目のバイ
トの第７ビットから第１ビットを切り出し（これが図８
のデータａにおける５番目のバイトの有効データに相当
する）、そして切り出した各データを連接して、演算結
果レジスタ３２に送る。

【００３１】また、設定回路３０は、演算結果レジスタ
３２の設定を行う演算結果レジスタ設定回路であり、バ
ッファ２４からのバッファ出力有効信号に基づき、演算
結果レジスタ３２に対して、演算器２８からのデータを
所定の記憶領域に記憶するように制御を行う。つまり、
演算結果レジスタ（演算結果レジスタ手段）３２では、
演算器２８において各バイトの有効データを切り出して
連接した３３ビット分のデータが演算器２８から送られ
るので、これを第３２ビットから第０ビットまでの記憶
領域に格納する。

【００３２】なお、上記設定回路１２と、メモリアドレ
スレジスタ回路１４と、設定回路１６と、メモリ自動読
出しモードレジスタ回路１８と、メモリ制御回路２０
は、上記読出し手段として機能し、上記演算器２８は、
上記演算手段として機能し、また、上記プロセッサイン
タフェース回路１０は、上記出力手段として機能する。

【００３３】なお、上記プロセッサＰは、マイクロプロ
セッサ、デジタルシグナルプロセッサをはじめとするデ
ジタル信号処理回路であり、また、上記メモリＭは、半
導体メモリ、磁気記憶装置、光記憶装置、光磁気記憶装
置等により構成される。

【００３４】次に、上記第１実施例のメモリインタフェ
ース回路Ａの動作について説明する。プロセッサＰによ
るインタフェース回路初期化操作（図２参照）が行われ
ると、設定回路１２は、メモリアドレスレジスタ回路１
４の初期化を行う。これにより、メモリアドレスレジス
タ回路１４からは、初期化した値（例えば０）がメモリ
Ｍに出力される。また、バッファ制御回路２２も、バッ
ファ２４を初期化する。

【００３５】次に、プロセッサＰによるメモリアドレス
レジスタ回路設定操作（図２参照）に基づき、設定回路
１２は、メモリアドレスレジスタ回路１４の設定を行
う。これにより、メモリアドレスレジスタ回路１４から
はアドレスデータがメモリＭに出力される。

【００３６】次に、プロセッサＰによるメモリ自動読出
しモードレジスタ回路設定操作（図２参照）に基づき、
設定回路１６は、メモリ自動読出しモードレジスタ回路
１８の値を設定する。メモリ自動読出しモードレジスタ
回路１８は、自動読出し信号を出力するが、この自動読
出し信号の値及びバッファが出力するバッファ状態信号
に基づき、メモリ制御回路２０がメモリ読出し信号を出
力する。メモリ読出し信号がメモリＭからの読出しを指
示する旨の信号である場合には、メモリＭは、メモリア
ドレスレジスタ回路１４からのアドレスデータに指示さ
れるアドレスのメモリデータをバッファ２４に出力す
る。なお、メモリ読出し信号は設定回路１２にも入力さ
れ、このメモリ読出し信号に基づき、設定回路１２はメ
モリアドレスレジスタ回路１４の値に１を加える。ま
た、バッファ制御回路２２は、上記メモリ制御回路２０
からのメモリ読出し信号に基づき、バッファ２４に対し
てバッファ書込み信号を出力する。すると、バッファ２
４は、メモリＭから読み出されたメモリデータを書き込
む。

【００３７】次に、プロセッサＰによる演算操作（図２
参照）に基づき、バッファ制御回路２２は、バッファ２
４から演算器２８に対して演算に必要なデータを出力す
るように、バッファ２４に対して出力指示信号を出力す
る。すると、バッファ２４は、所定のデータ量のデータ
を演算器に出力するとともに、バッファ出力有効信号を
設定回路３０に送る。また、演算器制御回路２６は、該
演算操作に基づき、演算器２８を制御して、演算器２８
は、上記のような切出し操作を行う。そして、設定回路
３０は、バッファ２４からのバッファ出力有効信号に基
づき、演算結果レジスタ３２を制御して、演算結果レジ
スタ３２に演算結果としての３３ビット分のデータを格
納する。

【００３８】次に、プロセッサＰによる演算結果レジス
タ読出し操作１（図２参照）に基づき、プロセッサイン
タフェース回路１０は、演算結果レジスタ３２に格納さ
れたデータにおける上位１ビットのデータを読み出し
て、データバス１０３を介してプロセッサＰに出力し、
さらに、プロセッサＰによる演算結果レジスタ読出し操
作２（図２参照）に基づき、プロセッサインタフェース
回路１０は、演算結果レジスタ３２に格納されたデータ
における下位３２ビットのデータを読み出して、データ
バス１０３を介してプロセッサＰに出力する。

【００３９】次に、第２実施例におけるメモリインタフ
ェース回路について説明する。本発明のインタフェース
装置としての第２実施例に基づくメモリインタフェース
回路Ｂは、図３に示すように、プロセッサＰと、上記記
憶装置としてのメモリＭ間に設けられるもので、プロセ
ッサインタフェース回路６０と、設定回路６２と、メモ
リアドレスレジスタ回路６４と、メモリ制御回路７０
と、設定回路７２と、メモリ読出しデータレジスタ回路
７４と、演算器制御回路７６と、演算器７８と、設定回
路８０と、演算結果レジスタ８２とを有している。

【００４０】上記メモリアドレスレジスタ回路６４、メ
モリ制御回路７０、演算結果レジスタ８２等は、プロセ
ッサＰのアドレス空間の一部に割り当てられており、プ
ロセッサのロード命令による読み出し、ストア命令によ
る書き込みの少なくとも一方が可能となっている。ま
た、メモリインタフェース回路Ａ全体のインタフェース
回路初期化操作や、メモリ読出しレジスタ回路７４に格
納されているデータに対して演算を行い、その演算結果
を演算結果レジスタに格納する操作等は、プロセッサの
特定のアドレスのストア命令によって行われる。各操作
の具体例は図４に示され、アドレスデータ、ライト信
号、リード信号等で特定されるコマンドに従い各操作が
行われる。

【００４１】メモリインタフェース回路Ｂはプロセッサ
Ｐとアドレスバス１００、ライト信号路１０１、リード
信号路１０２、データバス１０３を介して接続され、こ
のアドレスデータの信号は、アドレスバス１００を介し
て入力され、また、ライト信号はライト信号路１０１を
介して入力され、リード信号はリード信号路１０２を介
して入力され、データはデータバス１０３を介して入出
力される。上記ライト信号路１０１やリード信号路１０
２は、上記メモリアクセス制御信号路として機能する。

【００４２】また、メモリインタフェース回路Ｂは、ア
ドレスバス１１０、データバス１１２、メモリ読出し信
号路１１１を介して、メモリＭと接続されている。上記
メモリ読出し信号路１１１は、上記メモリアクセス制御
信号路として機能する。

【００４３】ここで、メモリインタフェース回路Ｂにお
ける各部の構成の説明をすると、まず、上記プロセッサ
インタフェース回路６０は、上記第１実施例の場合と同
様に、メモリインタフェース回路ＡとプロセッサＰとの
インタフェースを司るものであり、データバス１０３を
介してプロセッサＰと接続されている。このプロセッサ
インタフェース回路６０は、図４に示す各操作の中でリ
ード信号がオンとなるもの（つまり、図４の表中で、Ｒ
のあるもの）に基づき、メモリアドレスレジスタ回路６
４、演算結果レジスタ８２の少なくともいずれかに格納
された値をプロセッサＰに出力する。

【００４４】また、上記設定回路（設定手段）６２は、
メモリアドレスレジスタ回路６４の設定を行うメモリア
ドレスレジスタ設定回路であり、プロセッサＰによるイ
ンタフェース回路初期化操作（図４参照）やメモリアド
レスレジスタ回路設定操作（図４参照）に従い、メモリ
アドレスレジスタ回路６４の設定を繰り返し行うことが
可能である。

【００４５】具体的には、図４に示されるインタフェー
ス回路初期化操作やメモリアドレスレジスタ回路設定操
作に基づき、メモリアドレスレジスタ回路６４の設定を
行うことが可能である。例えば、図４に示すインタフェ
ース回路初期化操作の場合には、設定回路６２はメモリ
アドレスレジスタ回路６４の初期化を行い、メモリアド
レスレジスタ回路設定操作の場合には、設定回路６２
は、プロセッサＰから送られるコマンドにはメモリＭに
おけるアクセス対象のアドレスのデータとして１６ビッ
トのメモリアドレスレジスタ回路設定データが含まれて
いるので、このデータをメモリアドレスレジスタ回路６
４に送る。また、この設定回路６２は、メモリ制御回路
７０が出力するメモリ読出し信号を受信すると、メモリ
アドレスレジスタ回路の設定値に１を加える処理を行
う。

【００４６】また、メモリアドレスレジスタ回路（メモ
リアドレスレジスタ手段）６４は、設定回路６２の設定
に基づき、メモリＭ等に出力するアドレスデータを設定
する。つまり、インタフェース回路初期化操作の場合に
は、該アドレスデータを初期化し、一方、メモリアドレ
スレジスタ回路設定操作の場合には、その設定データに
対応するアドレスデータに設定する。そして、メモリア
ドレスレジスタ回路６４はそのアドレスデータをメモリ
Ｍ、プロセッサインタフェース回路６０、設定回路６２
に送る。

【００４７】また、メモリ制御回路７０は、プロセッサ
Ｐからのメモリ読出し操作（図４参照）や、並行処理操
作（図４参照）に基づき、メモリ読出し信号をメモリＭ
及び設定回路７２に出力する。つまり、メモリ読出し操
作の場合も並行処理操作の場合もメモリ制御回路７０は
メモリ読出し信号を出力する。

【００４８】また、設定回路７２は、メモリ読出しデー
タレジスタ回路（メモリ読出しデータレジスタ手段）７
４を制御するメモリ読出しデータレジスタ設定回路であ
り、メモリ制御回路７０からメモリ読出し信号を受信す
ると、メモリ読出しデータレジスタ回路７４を制御して
メモリＭから送られた読出しデータをメモリ読出しデー
タレジスタ回路７４に保持するようにする。この読出し
データをメモリ読出しデータレジスタ回路７４は１バイ
ト分のデータの保持が可能である。

【００４９】また、演算器制御回路７６は、プロセッサ
Ｐによる並行処理操作（図４参照）及び演算操作（図４
参照）に基づき、演算器制御信号を出力して、演算器７
８を制御する。例えば、図４における並行処理操作の中
で、第１並行処理操作によれば、メモリ読出しデータレ
ジスタ回路７４に保持されているデータを読み出し、そ
のデータの第３ビットから第１ビットを切り出す。ま
た、第２並行処理操作によれば、メモリ読出しデータレ
ジスタ回路７４に保持されているデータを読み出し、そ
のデータの第７ビットから第０ビットを切り出す。ま
た、第３並行処理操作によれば、メモリ読出しデータレ
ジスタ回路７４に保持されているデータを読み出し、そ
のデータの第７ビットから第１ビットを切り出す。ま
た、第４並行処理操作によれば、メモリ読出しデータレ
ジスタ回路７４に保持されているデータを読み出し、そ
のデータの第７ビットから第０ビットを切り出す。ま
た、同様に、演算器７８は、演算操作（図４参照）に基
づき、メモリ読出しデータレジスタ回路７４に保持され
ているデータを読み出し、そのデータの第７ビットから
第１ビットを切り出す。

【００５０】また、設定回路８０は、演算結果レジスタ
（演算結果レジスタ手段）８２の設定を行う演算結果レ
ジスタ設定回路であり、図４における並行処理操作及び
演算操作に基づき、演算結果レジスタを設定する。つま
り、演算器７８から送られた各データを、演算結果レジ
スタの図４の並行処理操作及び演算操作に示す各位置に
格納する。

【００５１】つまり、図４における並行処理操作の中
で、設定回路８０は、第１並行処理操作においては、演
算器７８で切り出されたデータを、演算結果レジスタ８
２の第３２ビットから第３０ビットの格納領域に格納す
る（これが図８のデータａにおける１番目のバイトの有
効データに相当する）。また、第２並行処理操作におい
ては、演算器７８で切り出されたデータを、演算結果レ
ジスタ８２の第２９ビットから第２２ビットに格納する
（これが図８のデータａにおける２番目のバイトの有効
データに相当する）。また、第３並行処理操作において
は、演算器７８で切り出されたデータを、演算結果レジ
スタ８２の第２１ビットから第１５ビットに格納する
（これが図８のデータａにおける３番目のバイトの有効
データに相当する）。また、第４並行処理操作において
は、演算器７８で切り出されたデータを、演算結果レジ
スタ８２の第１４ビットから第７ビットに格納する（こ
れが図８のデータａにおける４番目のバイトの有効デー
タに相当する）。さらに、図４における演算操作におい
ては、演算器７８で切り出されたデータを、演算結果レ
ジスタ８２の第６ビットから第０ビットに格納する（こ
れが図８のデータａにおける５番目のバイトの有効デー
タに相当する）。

【００５２】なお、上記プロセッサＰは、上記第１実施
例と同様に、マイクロプロセッサ、デジタルシグナルプ
ロセッサをはじめとするデジタル信号処理回路であり、
また、上記メモリＭは、上記第１実施例と同様に、半導
体メモリ、磁気記憶装置、光記憶装置、光磁気記憶装置
等により構成される。

【００５３】次に、上記第２実施例のメモリインタフェ
ース回路Ｂの動作について、図５のタイムチャート等を
使用して説明する。まず、プロセッサＰによるインタフ
ェース回路初期化操作（図４参照）に基づき、設定回路
６２は、メモリアドレスレジスタ回路６４の初期化を行
う。この処理は、図５のタイムチャートにおける「イン
タフェース回路初期化操作」に該当する。これにより、
メモリアドレスレジスタ回路６４からは、初期化した値
（例えば０）がメモリＭに出力される。

【００５４】次に、プロセッサＰによるメモリアドレス
レジスタ回路設定操作（図４参照）に基づき、設定回路
６２は、メモリアドレスレジスタ回路６４の設定を行
う。これにより、メモリアドレスレジスタ回路６４から
はアドレスデータがメモリＭに出力される。この処理
は、図５のタイムチャートにおける「メモリアドレスレ
ジスタ回路設定」に該当する。

【００５５】次に、メモリ読出し操作（図４参照）に基
づき、メモリ制御回路７０は、メモリ読出し信号を出力
し、これによりメモリＭ中の上記で設定されたアドレス
のデータが出力される。このメモリ読出し操作は、図５
のタイムチャートにおける「メモリ読み出し操作」に該
当する。この操作は所定回数繰り返される。

【００５６】次に、並行処理操作（図４参照）に基づ
き、メモリ読出しデータレジスタ回路７４内のデータは
演算器７８に送られるとともに、メモリＭからも次のデ
ータが読み出され、演算器７８では、図４の並行処理操
作に示す切出し処理が行われ、切出し処理されたデータ
は演算結果レジスタ８２に格納される。この並行処理操
作においては、図４に示す第１並行処理操作、第２並行
処理操作、第３並行処理操作、第４並行処理操作の順に
処理が行われる。この第１並行処理操作は、図５のタイ
ムチャートにおける「メモリ読出しタイムスタンプ切り
出し１並行操作」に該当し、また、第２並行処理操作
は、図５のタイムチャートにおける「メモリ読出しタイ
ムスタンプ切り出し２並行操作」に該当し、第３並行処
理操作は、図５のタイムチャートにおける「メモリ読出
しタイムスタンプ切り出し３並行操作」に該当し、ま
た、第４並行処理操作は、図５のタイムチャートにおけ
る「メモリ読出しタイムスタンプ切り出し４並行操作」
に該当する。さらに、図４に示す演算操作に基づき、演
算器７８は、切出し処理を行う。

【００５７】次に、演算操作（図４参照）に基づき、演
算器７８が切出し処理処理を行い、切出し処理したデー
タを演算結果レジスタ８２に格納する。

【００５８】次に、プロセッサＰによる演算結果レジス
タ読出し操作１（図４参照）に基づき、プロセッサイン
タフェース回路６０は、演算結果レジスタ８２に格納さ
れたデータにおける上位１ビットのデータを読み出し
て、データバス１０３を介してプロセッサＰに出力し、
さらに、プロセッサＰによる演算結果レジスタ読出し操
作２（図２参照）に基づき、プロセッサインタフェース
回路６０は、演算結果レジスタ８２に格納されたデータ
における下位３２ビットのデータを読み出して、データ
バス１０３を介してプロセッサＰに出力する。

【００５９】以上のように、上記各実施例のメモリイン
タフェース回路によれば、プロセッサＰとメモリＭとの
間に切出し処理等の専用の処理を行うためのインタフェ
ース回路を設けることができるので、プロセッサによる
ビットストリーム処理においてプロセッサの命令では効
率的に行うことができないビット処理を効率よく行うこ
とが可能となる。つまり、図８に示すような煩雑な処理
を行うことなく、効率よく処理を行うことができる。

【００６０】次に、第３実施例におけるメモリインタフ
ェース回路について説明する。この第３実施例における
プロセッサインタフェース回路は上記第１実施例のプロ
セッサインタフェース回路と同様に図１に示す構成であ
るが、図６に示すアドレスマップが適用される点が異な
る。つまり、図６に示すデータ読み飛ばし操作によって
データの読み飛ばしを可能にしたものである。

【００６１】本実施例におけるメモリアドレスレジスタ
設定回路１２の処理内容を説明すると、プロセッサＰの
ストア命令により、プロセッサＰは図６に示すデータ読
み飛ばし操作をメモリインタフェース回路Ａに指示す
る。ここで、例えば、読み飛ばしのワード数が１２ワー
ドであり、バッファ２４に格納されたデータのワード数
が３である場合には、メモリアドレスレジスタ設定回路
１２は、前記ワード数の差分の９を現在のメモリアドレ
スレジスタ回路の値に加算して、当該メモリアドレスレ
ジスタ回路１４に設定する。

【００６２】次に、第４実施例におけるメモリインタフ
ェース回路について説明する。この第４実施例のメモリ
インタフェース回路Ｃは、上記第１実施例と略同様の構
成であるが、図７に示すように、上記第１実施例の構成
に設定回路４０と、演算指定レジスタ４２を追加した点
が異なる。この演算指定レジスタ４２は、演算器２８に
おいて行う演算を決定するのに使用する演算指定因子を
出力する。設定回路４０は、演算指定レジスタ設定回路
であり、プロセッサＰの演算指定操作に基づいて、該演
算指定レジスタ４２に演算指定因子を繰り返し設定可能
である。演算器制御回路２６は、プロセッサＰの演算操
作によってプロセッサＰから入力される、アドレスバス
からの信号、データバスからの信号、リード信号、及び
ライト信号、さらに、演算指定レジスタ４２の出力であ
る演算指定因子の１ビット以上のパターンに基づいて、
演算器２８において行う演算を決定し、演算器２８を制
御する。この場合、演算器２８は、例えば、演算器２８
に入力されたデータのシフト、連接、マスク等のビット
操作、算術演算を行う。ここで、演算器制御回路２６
は、上記の「演算手段を制御する制御手段」として機能
し、また、上記演算指定レジスタ４２は、上記の演算指
定手段として機能し、また、上記設定回路４０は、「演
算指定手段に演算指定因子を繰り返し設定可能にする設
定手段」として機能する。

【００６３】

【発明の効果】本発明に基づくインタフェース装置によ
れば、プロセッサと記憶装置との間に切出し処理等の専
用の処理を行うためのインタフェース回路を設けること
ができるので、プロセッサによるビットストリーム処理
においてプロセッサの命令では効率的に行うことができ
ないビット処理を効率よく行うことが可能となる。

【００６４】つまり、ビット操作を伴うデータ処理をプ
ロセッサを用いて行う場合に、プロセッサが不得意とす
るビット操作をプロセッサによって行う必要がなくなる
ため、処理の効率が上がり、処理ステート数を削減する
ことができ、処理の高速化、低消費電力化の少なくとも
一方を実現できる。また、プロセッサのプログラム開発
が容易となり、プロセッサのプログラム開発効率を向上
させることができる。また、プロセッサコード量を削減
することで、プロセッサメモリサイズを削減することが
できる。また、プロセッサ自体のハードウエアを変更す
ることなく、以上の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に基づくインタフェース回
路の構成を示す回路図である。

【図２】本発明の第１実施例に基づくインタフェース回
路に適用されるアドレスマップを示す説明図である。

【図３】本発明の第２実施例に基づくインタフェース回
路の構成を示す回路図である。

【図４】本発明の第２実施例に基づくインタフェース回
路に適用されるアドレスマップを示す説明図である。

【図５】本発明の第２実施例に基づくインタフェース回
路の動作を説明するタイムチャートである。

【図６】本発明の第３実施例に基づくインタフェース回
路に適用されるアドレスマップを示す説明図である。

【図７】本発明の第４実施例に基づくインタフェース回
路の構成を示す回路図である。

【図８】従来におけるタイムスタンプ情報の切出し処理
の方法を説明する説明図である。

【符号の説明】

Ａ、Ｂ メモリインタフェース回路 Ｐ プロセッサ Ｍ メモリ １０、６０ プロセッサインタフェース回路 １２、１６、３０、４０、６２、７２、８０ 設定回路 １４、６４ メモリアドレスレジスタ回路 ２０、７０ メモリ制御回路 ２２ バッファ制御回路 ２４ バッファ ２６、７６ 演算器制御回路 ２８、７８ 演算器 ３２、８２ 演算結果レジスタ ４２ 演算指定レジスタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 プロセッサと記憶装置間に設けられるイ
   ンタフェース装置であって、 該記憶装置に記憶されたデータを読み出す読出し手段
   と、 読み出されたデータに所定の演算を行う演算手段と、 該演算手段により行われた演算の結果をプロセッサに対
   して出力する出力手段と、を有することを特徴とするイ
   ンタフェース装置。
2. 【請求項２】 上記演算手段が、メモリから読み出され
   たデータに対して所定の切出し処理を行うことを特徴と
   する請求項１に記載のインタフェース装置。
3. 【請求項３】 上記インタフェース装置は、上記プロセ
   ッサと、データメモリアクセス用のアドレスバスとデー
   タバスとメモリアクセス制御信号路とを介して接続さ
   れ、 また、該インタフェース装置は、該記憶装置と、データ
   メモリアクセス用のアドレスバスとデータバスとメモリ
   アクセス制御信号路とを介して接続されていることを特
   徴とする請求項１又は２に記載のインタフェース装置。
4. 【請求項４】 上記読出し手段は、読出しを行うメモリ
   のアドレスの決定に使用するメモリアドレス指定因子を
   出力するメモリアドレスレジスタ手段と、プロセッサ側
   からの設定操作に基づき該メモリアドレスレジスタ手段
   にメモリアドレス指定因子を繰り返し設定可能にする設
   定手段とを有し、 読出しを行うメモリのアドレスは、該プロセッサ側から
   入力される信号であって、上記アドレスバスからの信号
   と、上記データバスからの信号と、上記メモリアクセス
   制御信号路からのメモリアクセス制御信号と、該メモリ
   アドレスレジスタ手段の出力であるメモリアドレス指定
   因子と、の１ビット以上のパターンに基づいて決定され
   ることを特徴とする請求項３に記載のインタフェース装
   置。
5. 【請求項５】 上記インタフェース装置が、さらに、 上記演算手段において行う演算を決定するのに使用する
   演算指定因子を出力する演算指定手段と、 プロセッサ側からの演算指定操作に基づいて、該演算指
   定手段に演算指定因子を繰り返し設定可能にする設定手
   段と、 上記演算手段において行う演算を、該プロセッサ側から
   入力される信号であって、上記アドレスバスからの信号
   と、上記データバスからの信号と、上記メモリアクセス
   制御信号路からのメモリアクセス制御信号と、該演算指
   定手段の出力である演算指定因子と、の１ビット以上の
   パターンに基づいて決定する演算器制御手段と、を有す
   ることを特徴とする請求項３又は４に記載のインタフェ
   ース装置。
6. 【請求項６】 上記インタフェース装置は、さらに、 メモリから読み出されたデータを保持するバッファ手段
   と、上記演算手段により得られた演算結果を格納する演
   算結果レジスタ手段とを有し、 上記演算手段は、該バッファ手段に保持された所定ビッ
   ト数のデータに対して演算処理を行い、その演算結果を
   上記演算結果レジスタ手段に格納することを特徴とする
   請求項１又は２又は３又は４又は５に記載のインタフェ
   ース装置。
7. 【請求項７】 上記インタフェース装置は、さらに、 メモリから読み出されたデータを保持するメモリ読出し
   データレジスタ手段と、上記演算手段により得られた演
   算結果を格納する演算結果レジスタ手段とを有し、 メモリから読み出したデータを該メモリ読出しデータレ
   ジスタ手段に格納する処理と、該メモリ読出しデータレ
   ジスタ手段に格納されているデータに該演算手段が所定
   の演算を行い、演算結果を演算結果レジスタ手段に格納
   する処理とを所定の場合に並行して行うことを特徴とす
   る請求項１又は２又は３又は４又は５又は６に記載のイ
   ンタフェース装置。