JP3163975B2 - 符号化プロセッサ - Google Patents
符号化プロセッサInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、プログラム制御に
よってデータの可変長または固定長の符号化処理を実行
するプロセッサに関する。
よってデータの可変長または固定長の符号化処理を実行
するプロセッサに関する。
【０００２】
【従来の技術】従来、固定長符号と可変長符号の混在し
た符号化処理をプログラムで実現するには、汎用のプロ
セッサ（マイクロプロセッサなど）のプログラム（ソフ
トウェア）で実現していた。
た符号化処理をプログラムで実現するには、汎用のプロ
セッサ（マイクロプロセッサなど）のプログラム（ソフ
トウェア）で実現していた。
【０００３】上記のような符号化処理には、規定された
シンタックスに従って、固定長の符号の作成と可変長の
符号の作成を順次行って出力しなければならない。可変
長の符号の作成は、符号化するもとのデ−タから符号と
符号長を符号テ−ブルと符号長テーブルを参照して行う
のが通常である。また固定長符号化は通常そのデータの
値そのものを符号として出力する。
シンタックスに従って、固定長の符号の作成と可変長の
符号の作成を順次行って出力しなければならない。可変
長の符号の作成は、符号化するもとのデ−タから符号と
符号長を符号テ−ブルと符号長テーブルを参照して行う
のが通常である。また固定長符号化は通常そのデータの
値そのものを符号として出力する。
【０００４】１つのデータの可変長符号化処理の例を汎
用のプロセッサのの機能を用いて以下に説明する。
用のプロセッサのの機能を用いて以下に説明する。
【０００５】(1)データAをデータレジスタ１にセットす
る。 (2)データAの符号テーブルの先頭アドレスを得、データ
レジスタ２に格納する。
る。 (2)データAの符号テーブルの先頭アドレスを得、データ
レジスタ２に格納する。
【０００６】(3)データレジスタ１とデータレジスタ２
をあわせてアドレスレジスタ１に格納する。
をあわせてアドレスレジスタ１に格納する。
【０００７】(4)アドレスレジスタ１を用いて符号テー
ブルが格納されているメモリから符号を読み出してデー
タレジスタ３に格納する。
ブルが格納されているメモリから符号を読み出してデー
タレジスタ３に格納する。
【０００８】(5)データAの符号長テーブルの先頭アドレ
スを得、データレジスタ４に格納する。
スを得、データレジスタ４に格納する。
【０００９】(6)データレジスタ１とデータレジスタ４
をあわせてアドレスレジスタ２に格納する。
をあわせてアドレスレジスタ２に格納する。
【００１０】(7)アドレスレジスタ２を用いて符号長テ
ーブルが格納されているメモリから符号長を読み出して
データレジスタ５に格納する。
ーブルが格納されているメモリから符号長を読み出して
データレジスタ５に格納する。
【００１１】上記(1)〜(7)の処理でデータAの符号と符
号長が得られたことになる。
号長が得られたことになる。
【００１２】
【発明が解決しようとする課題】従来、データAの符号
と符号長を得るには、その命令ステップ数は１つのデー
タの符号化処理でも少なく見積もっても７ステップ以上
必要となり、またその実行サイクル数も少なく見積もっ
ても７ステップ以上必要となる。
と符号長を得るには、その命令ステップ数は１つのデー
タの符号化処理でも少なく見積もっても７ステップ以上
必要となり、またその実行サイクル数も少なく見積もっ
ても７ステップ以上必要となる。
【００１３】この符号処理においては、シンタックスの
異なる符号化処理をプログラムで実現するし、かつサイ
クル（ステップ）数を低減することが要求されている。
異なる符号化処理をプログラムで実現するし、かつサイ
クル（ステップ）数を低減することが要求されている。
【００１４】本発明は、シンタックスの異なる固定長符
号と可変長符号の混在した符号化処理をソフトウェアで
効率よく実現するプロセッサを提供することを目的とす
る。
号と可変長符号の混在した符号化処理をソフトウェアで
効率よく実現するプロセッサを提供することを目的とす
る。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に本発明は、プログラムを格納する命令メモリ、演算処
理の実行を行う演算処理回路、命令の読みだしの制御を
行うシ−ケンサ、読みだされた命令を解析して前記演算
処理回路の制御信号を出力する命令デコ−ダで構成され
るプロセッサにおいて、符号長と符号を同一アドレスに
格納する可変長符号テーブルメモリ、前記演算処理回路
からのデータバスを入力とした可変長符号テーブルメモ
リの上位アドレスを指定する第１のアドレスレジスタ、
前記演算処理回路からのデータバスを入力とした可変長
符号テーブルメモリの下位アドレスを指定する第２のア
ドレスレジスタ、前記演算処理回路より出力されるデー
タバスと前記可変長符号テーブルメモリからの符号長の
出力を選択して出力する第１の選択回路、前記演算処理
回路より出力されるデータバスと前記可変長符号テーブ
ルメモリからの符号の出力を選択して出力する第２の選
択回路、前記第１の選択回路の出力を入力とする符号長
レジスタ、前記第２の選択回路の出力を入力とする符号
レジスタ、前記符号長レジスタと前記符号レジスタの出
力を同時に格納する符号長＆符号FIFO、前記符号長＆符
号FIFOのフラグまたは前記命令デコーダからの起動信号
によって起動する制御が行われ前記符号長＆符号FIFOか
ら符号長と符号を１つのワードとして順次に読み出して
任意の固定のビット数へパッキングすパッキング回路を
備え、前記４つののレジスタの書き込み信号と前記２つ
の選択回路の制御信号と前記符号長＆符号FIFOへの書き
込み信号は、前記命令デコーダが実行する命令によって
出力することを特徴とする符号化プロセッサである。
に本発明は、プログラムを格納する命令メモリ、演算処
理の実行を行う演算処理回路、命令の読みだしの制御を
行うシ−ケンサ、読みだされた命令を解析して前記演算
処理回路の制御信号を出力する命令デコ−ダで構成され
るプロセッサにおいて、符号長と符号を同一アドレスに
格納する可変長符号テーブルメモリ、前記演算処理回路
からのデータバスを入力とした可変長符号テーブルメモ
リの上位アドレスを指定する第１のアドレスレジスタ、
前記演算処理回路からのデータバスを入力とした可変長
符号テーブルメモリの下位アドレスを指定する第２のア
ドレスレジスタ、前記演算処理回路より出力されるデー
タバスと前記可変長符号テーブルメモリからの符号長の
出力を選択して出力する第１の選択回路、前記演算処理
回路より出力されるデータバスと前記可変長符号テーブ
ルメモリからの符号の出力を選択して出力する第２の選
択回路、前記第１の選択回路の出力を入力とする符号長
レジスタ、前記第２の選択回路の出力を入力とする符号
レジスタ、前記符号長レジスタと前記符号レジスタの出
力を同時に格納する符号長＆符号FIFO、前記符号長＆符
号FIFOのフラグまたは前記命令デコーダからの起動信号
によって起動する制御が行われ前記符号長＆符号FIFOか
ら符号長と符号を１つのワードとして順次に読み出して
任意の固定のビット数へパッキングすパッキング回路を
備え、前記４つののレジスタの書き込み信号と前記２つ
の選択回路の制御信号と前記符号長＆符号FIFOへの書き
込み信号は、前記命令デコーダが実行する命令によって
出力することを特徴とする符号化プロセッサである。
【００１６】本発明は、上記符号化プロセッサにさら
に、符号化処理を施す複数のデータを格納するブロック
データメモリ、前ブロッデータメモリを連続的にアクセ
スを行うアドレスを発生するアドレス発生器、前記アド
レス発生器により連続的に前記ブロックデータメモリよ
り読み出されたデータがある同じ固定値を連続して出力
する個数（RUN数）と前記固定値の次に読み出されるデ
ータの値（LEVEL値）を検出して前記RUN数と前記LEVEL
値を同時に出力するとともに検出信号とを出力する変換
回路、前記変換回路の出力と前記演算処理回路より出力
されるデータバスとの出力を選択して前記第２のアドレ
スレジスタに出力する第３の選択回路を備え、前記アド
レス発生器の起動信号と前記第３の選択回路の制御信号
は前記命令デコーダが前記起動命令によって作成して出
力し、前記命令デコーダは前記アドレス発生器の起動命
令が実行されると前記変換器より出力される検出信号を
受けて、前記第１、第２、第３の選択回路の制御信号を
生成し、また前記第１のアドレスレジスの書き込み信
号、次サイクルに前記符号長レジスタと前記符号レジス
タの書き込み信号、次サイクルに前記符号長＆符号FIFO
への書き込み信号を発生することを特徴とする符号化プ
ロセッサである。
に、符号化処理を施す複数のデータを格納するブロック
データメモリ、前ブロッデータメモリを連続的にアクセ
スを行うアドレスを発生するアドレス発生器、前記アド
レス発生器により連続的に前記ブロックデータメモリよ
り読み出されたデータがある同じ固定値を連続して出力
する個数（RUN数）と前記固定値の次に読み出されるデ
ータの値（LEVEL値）を検出して前記RUN数と前記LEVEL
値を同時に出力するとともに検出信号とを出力する変換
回路、前記変換回路の出力と前記演算処理回路より出力
されるデータバスとの出力を選択して前記第２のアドレ
スレジスタに出力する第３の選択回路を備え、前記アド
レス発生器の起動信号と前記第３の選択回路の制御信号
は前記命令デコーダが前記起動命令によって作成して出
力し、前記命令デコーダは前記アドレス発生器の起動命
令が実行されると前記変換器より出力される検出信号を
受けて、前記第１、第２、第３の選択回路の制御信号を
生成し、また前記第１のアドレスレジスの書き込み信
号、次サイクルに前記符号長レジスタと前記符号レジス
タの書き込み信号、次サイクルに前記符号長＆符号FIFO
への書き込み信号を発生することを特徴とする符号化プ
ロセッサである。
【００１７】また本発明は、上記２つのプロセッサにさ
らに前記第１のアドレスレジスタの出力と前記第２のア
ドレスレジスタの出力を加算し前記可変長符号テーブル
メモリへのアドレスとして出力する加算器を備えた符号
化プロセッサである。
らに前記第１のアドレスレジスタの出力と前記第２のア
ドレスレジスタの出力を加算し前記可変長符号テーブル
メモリへのアドレスとして出力する加算器を備えた符号
化プロセッサである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。
て、図を用いて説明する。
【００１９】（実施の形態１）図１は、本発明の符号化
プロセッサの第１の実施の形態のブロック図である。
プロセッサの第１の実施の形態のブロック図である。
【００２０】図１において、その構成は、プログラムを
格納する命令メモリ１０２、演算処理の実行を行う通常
は演算器,複数のレジスタ,メモリなどで構成される演算
処理回路１０４、命令の読みだしの制御を行うシ−ケン
サ１０１、読みだされた命令を解析して演算処理回路１
０４の制御信号を出力する命令デコ−ダ１０３で構成さ
れるプロセッサである。またこのプロセッサに、可変長
符号処理のための符号長と符号を同一アドレスに格納す
る可変長符号テーブルメモリ１０５、演算処理回路１０
４からのデータバスを入力とした可変長符号テーブルメ
モリ１０５の上位アドレスを指定する第１のアドレスレ
ジスタ（UA-REG）１０６、演算処理回路１０４からのデ
ータバスを入力とした可変長符号テーブルメモリ１０５
の下位アドレスを指定する第２のアドレスレジスタ（LA
-REG）１０７、演算処理回路１０４より出力されるデー
タバスと可変長符号テーブルメモリ１０５からの符号長
の出力を選択して出力する第１の選択回路１０８、演算
処理回路１０４より出力されるデータバスと可変長符号
テーブルメモリ１０５からの符号の出力を選択して出力
する第２の選択回路１０９、第１の選択回路１０８の出
力を入力とする符号長レジスタ（REN-REG）１１０、第
２の選択回路１０９の出力を入力とする符号レジスタ
（CODE-REG）１１１、符号長レジスタ１１０と符号レジ
スタ１１１の出力を同時に格納する符号長＆符号FIFO１
１２、符号長＆符号FIFO１１２のフラグまたは命令デコ
ーダ１０３からの起動信号によって起動する制御が行わ
れ、符号長＆符号FIFO１１２から符号長および符号を１
つのワードとして順次に読み出して、ビット列へパッキ
ングするパッキング回路１１３を備えている。
格納する命令メモリ１０２、演算処理の実行を行う通常
は演算器,複数のレジスタ,メモリなどで構成される演算
処理回路１０４、命令の読みだしの制御を行うシ−ケン
サ１０１、読みだされた命令を解析して演算処理回路１
０４の制御信号を出力する命令デコ−ダ１０３で構成さ
れるプロセッサである。またこのプロセッサに、可変長
符号処理のための符号長と符号を同一アドレスに格納す
る可変長符号テーブルメモリ１０５、演算処理回路１０
４からのデータバスを入力とした可変長符号テーブルメ
モリ１０５の上位アドレスを指定する第１のアドレスレ
ジスタ（UA-REG）１０６、演算処理回路１０４からのデ
ータバスを入力とした可変長符号テーブルメモリ１０５
の下位アドレスを指定する第２のアドレスレジスタ（LA
-REG）１０７、演算処理回路１０４より出力されるデー
タバスと可変長符号テーブルメモリ１０５からの符号長
の出力を選択して出力する第１の選択回路１０８、演算
処理回路１０４より出力されるデータバスと可変長符号
テーブルメモリ１０５からの符号の出力を選択して出力
する第２の選択回路１０９、第１の選択回路１０８の出
力を入力とする符号長レジスタ（REN-REG）１１０、第
２の選択回路１０９の出力を入力とする符号レジスタ
（CODE-REG）１１１、符号長レジスタ１１０と符号レジ
スタ１１１の出力を同時に格納する符号長＆符号FIFO１
１２、符号長＆符号FIFO１１２のフラグまたは命令デコ
ーダ１０３からの起動信号によって起動する制御が行わ
れ、符号長＆符号FIFO１１２から符号長および符号を１
つのワードとして順次に読み出して、ビット列へパッキ
ングするパッキング回路１１３を備えている。
【００２１】本発明のプロセッサ上記回路の制御のため
に以下に示す命令をもつことができる。
に以下に示す命令をもつことができる。
【００２２】（１）第１のアドレスレジスタ（UA-REG）
１０６、第２のアドレスレジスタ（LA-REG）１０７、符
号長レジスタ１１０と符号レジスタ１１１をデスティネ
ーションとしたデータ転送命令。つまり演算処理回路１
０４内のレジスタやメモリからのデータ転送、または、
命令コード自身がもっている即値データの転送が可能で
ある。
１０６、第２のアドレスレジスタ（LA-REG）１０７、符
号長レジスタ１１０と符号レジスタ１１１をデスティネ
ーションとしたデータ転送命令。つまり演算処理回路１
０４内のレジスタやメモリからのデータ転送、または、
命令コード自身がもっている即値データの転送が可能で
ある。
【００２３】（２）第１のアドレスレジスタ（UA-REG）
１０６の出力と第２のアドレスレジスタ（LA-REG）１０
７の出力をあわせた値をアドレスとして可変長符号テー
ブルメモリ１０５を読み出して、前記可変長符号テーブ
ルメモリの出力データのうち符号長を意味するデータを
符号長レジスタ１１０に、符号を意味するデータを符号
レジスタ１１１に同時に転送する命令。
１０６の出力と第２のアドレスレジスタ（LA-REG）１０
７の出力をあわせた値をアドレスとして可変長符号テー
ブルメモリ１０５を読み出して、前記可変長符号テーブ
ルメモリの出力データのうち符号長を意味するデータを
符号長レジスタ１１０に、符号を意味するデータを符号
レジスタ１１１に同時に転送する命令。
【００２４】（３）符号長レジスタ１１０と符号レジス
タ１１１を同時に符号長＆符号FIFO１１２へのデータ転
送命令。
タ１１１を同時に符号長＆符号FIFO１１２へのデータ転
送命令。
【００２５】（４）前記（２）と（３）を連続して行う
命令。 （５）符号長＆符号FIFO１１２の状態を判断して分岐す
る命令。つまり符号長＆符号FIFO１１２か空か、満杯か
を示すフラグを条件付分岐命令の条件とする。
命令。 （５）符号長＆符号FIFO１１２の状態を判断して分岐す
る命令。つまり符号長＆符号FIFO１１２か空か、満杯か
を示すフラグを条件付分岐命令の条件とする。
【００２６】（６）パッキング回路１１３の起動命令。
命令（１）〜（４）の実行のために命令デコーダ１０３
は、入力された命令コードを解析して、前記４つのレジ
スタ１０６,１０７,１１０,１１１の書き込み信号と２
つの選択回路１０８、１０９の制御信号と符号長＆符号
FIFO１１２への書き込み信号を生成し出力する。また命
令（５）の実行のために命令デコーダ１０３とシーケン
サ１０１は、符号長＆符号FIFO１１２からのフラグ出力
が命令コード内にある条件記述を満たせば命令メモリ１
０２の読み出しアドレスを命令コード内にあるアドレス
の値に変更する。また命令（６）の実行のために命令デ
コーダ１０３は、入力された命令コードを解析してパッ
キング回路１１３を起動する。
命令（１）〜（４）の実行のために命令デコーダ１０３
は、入力された命令コードを解析して、前記４つのレジ
スタ１０６,１０７,１１０,１１１の書き込み信号と２
つの選択回路１０８、１０９の制御信号と符号長＆符号
FIFO１１２への書き込み信号を生成し出力する。また命
令（５）の実行のために命令デコーダ１０３とシーケン
サ１０１は、符号長＆符号FIFO１１２からのフラグ出力
が命令コード内にある条件記述を満たせば命令メモリ１
０２の読み出しアドレスを命令コード内にあるアドレス
の値に変更する。また命令（６）の実行のために命令デ
コーダ１０３は、入力された命令コードを解析してパッ
キング回路１１３を起動する。
【００２７】このように、本実施の形態の符号化プロセ
ッサは命令（１）〜（６）が実行できることを示した。
ッサは命令（１）〜（６）が実行できることを示した。
【００２８】次に本実施の形態の符号化プロセッサを用
いて符号化していくフローの例を説明する。本実施の形
態の符号化プロセッサを用いてプログラムで符号化して
いく場合、まず、可変長符号テーブルメモリ１０５に図
２(a)に示すように予め格納しておく。図２(a)は、複数
の可変長符号化テーブルの内容（A〜X）が格納されてお
り、その１つ可変長符号化テーブルの詳細な例を図２
(b)に示す。図２(b)の例では、符号長はすべて上位３ビ
ット、符号は下位７ビットの１ワードに格納する。この
テーブルの作り方は、可変長符号化するデータの値とテ
ーブルの先頭アドレスとで示されるワードに、前記デー
タの符号長と符号を格納する。先頭アドレスは２のN乗
（Nは正の自然数）である。
いて符号化していくフローの例を説明する。本実施の形
態の符号化プロセッサを用いてプログラムで符号化して
いく場合、まず、可変長符号テーブルメモリ１０５に図
２(a)に示すように予め格納しておく。図２(a)は、複数
の可変長符号化テーブルの内容（A〜X）が格納されてお
り、その１つ可変長符号化テーブルの詳細な例を図２
(b)に示す。図２(b)の例では、符号長はすべて上位３ビ
ット、符号は下位７ビットの１ワードに格納する。この
テーブルの作り方は、可変長符号化するデータの値とテ
ーブルの先頭アドレスとで示されるワードに、前記デー
タの符号長と符号を格納する。先頭アドレスは２のN乗
（Nは正の自然数）である。
【００２９】また、符号化を行うためのデータは全て、
演算処理回路内部１０４のレジスタやメモリに格納して
ある。
演算処理回路内部１０４のレジスタやメモリに格納して
ある。
【００３０】本実施の形態の符号化プロセッサの１つの
データに対する固定長符号化と可変長符号化の処理を実
現するプログラムのフローを図３(a),(b)に示す。１つ
のデータに対する固定長符号化の処理は図３(a)に示す
ように、（ＳＴ１）〜（ＳＴ３）で、符号と符号長が得
られ、符号長＆符号FIFO１１２に格納される。
データに対する固定長符号化と可変長符号化の処理を実
現するプログラムのフローを図３(a),(b)に示す。１つ
のデータに対する固定長符号化の処理は図３(a)に示す
ように、（ＳＴ１）〜（ＳＴ３）で、符号と符号長が得
られ、符号長＆符号FIFO１１２に格納される。
【００３１】(ＳＴ１)符号化するデータの符号長を符号
長レジスタ１１０に転送（命令（１）を使用）する。
長レジスタ１１０に転送（命令（１）を使用）する。
【００３２】(ＳＴ２)符号化するデータの値を符号レジ
スタ１１１に転送（命令（１）を使用）する。
スタ１１１に転送（命令（１）を使用）する。
【００３３】(ＳＴ３)符号長レジスタと符号レジスタの
内容を符号長＆符号FIFO１１２に転送（命令（３）を使
用）する。
内容を符号長＆符号FIFO１１２に転送（命令（３）を使
用）する。
【００３４】また、１つのデータに対する可変長符号化
の処理は図３(b)に示すように、、（ＳＴ４）〜（ＳＴ
６）で、符号と符号長が得られ、符号長＆符号FIFO１１
２に格納される。
の処理は図３(b)に示すように、、（ＳＴ４）〜（ＳＴ
６）で、符号と符号長が得られ、符号長＆符号FIFO１１
２に格納される。
【００３５】(ＳＴ４)符号化するデータの可変長符号テ
ーブルメモリ１０５の先頭アドレスを第１のアドレスレ
ジスタ１０６に転送（命令（１）を使用）する。
ーブルメモリ１０５の先頭アドレスを第１のアドレスレ
ジスタ１０６に転送（命令（１）を使用）する。
【００３６】(ＳＴ５)符号化するデータの値を第２のア
ドレスレジスタ１０７に転送（命令（１）を使用）す
る。
ドレスレジスタ１０７に転送（命令（１）を使用）す
る。
【００３７】(ＳＴ６)符号長＆符号FIFO１１２に符号長
と符号を可変長符号テーブルメモリ１０５から読み出し
て転送（命令（４）を使用）する。
と符号を可変長符号テーブルメモリ１０５から読み出し
て転送（命令（４）を使用）する。
【００３８】通常の符号化処理では、固定長符号と可変
長符号が連続的に混在しているので、上記固定長符号処
理ルーチンと可変長符号ルーチンを符号化処理の規定に
沿って順番に実行するプログラムを作成し実行させる。
固定長の符号長や、可変長符号テーブルが同じデータを
符号化する場合は、上記(ＳＴ１)と(ＳＴ４)は最初だけ
で良くなる。
長符号が連続的に混在しているので、上記固定長符号処
理ルーチンと可変長符号ルーチンを符号化処理の規定に
沿って順番に実行するプログラムを作成し実行させる。
固定長の符号長や、可変長符号テーブルが同じデータを
符号化する場合は、上記(ＳＴ１)と(ＳＴ４)は最初だけ
で良くなる。
【００３９】前記プログラムにより符号長＆符号FIFO１
１２には、符号長と符号が順次格納されていく。パッキ
ング回路１１３は符号長＆符号FIFO１１２が満杯になる
か、命令（６）のパッキング回路起動命令により、符号
長＆符号FIFO１１２から順次符号長と符号を読み出して
符号列を出力していく。プログラムは符号長＆符号FIFO
１１２が満杯でないことの確認をしてから符号長＆符号
FIFO１１２への転送命令（命令（３）と命令（４））を
実行する管理を行う。
１２には、符号長と符号が順次格納されていく。パッキ
ング回路１１３は符号長＆符号FIFO１１２が満杯になる
か、命令（６）のパッキング回路起動命令により、符号
長＆符号FIFO１１２から順次符号長と符号を読み出して
符号列を出力していく。プログラムは符号長＆符号FIFO
１１２が満杯でないことの確認をしてから符号長＆符号
FIFO１１２への転送命令（命令（３）と命令（４））を
実行する管理を行う。
【００４０】上記の様に、本実施の形態の符号化プロセ
ッサは、シンタックスの異なる固定長符号と可変長符号
の混在した符号化処理を効率よく実現するプログラムを
実行できる。
ッサは、シンタックスの異なる固定長符号と可変長符号
の混在した符号化処理を効率よく実現するプログラムを
実行できる。
【００４１】（実施の形態２）図４は、本発明の符号化
プロセッサの第２の実施の形態のブロック図である。図
４においてその構成は、実施の形態１で説明した符号化
プロセッサにさらに、符号化処理を施す複数のデータを
格納するブロックデータメモリ４１５、ブロッデータメ
モリ４１５を連続的にアクセスを行うアドレスを発生す
るアドレス発生器４１４、アドレス発生器４１４により
連続的にブロックデータメモリ４１５より読み出された
データがある同じ固定値を連続して出力する個数（RUN
数）と前記固定値の次に読み出されるデータの値（LEVE
L値）を検出して、前記RUN数と前記LEVEL値を同時に出
力するとともにレベル検出信号とを出力する変換回路４
１６、変換回路４１６の出力と演算処理回路１０４より
出力されるデータバスとの出力を選択して、第２のアド
レスレジスタ１０７に出力する第３の選択回路４１７を
備えている。
プロセッサの第２の実施の形態のブロック図である。図
４においてその構成は、実施の形態１で説明した符号化
プロセッサにさらに、符号化処理を施す複数のデータを
格納するブロックデータメモリ４１５、ブロッデータメ
モリ４１５を連続的にアクセスを行うアドレスを発生す
るアドレス発生器４１４、アドレス発生器４１４により
連続的にブロックデータメモリ４１５より読み出された
データがある同じ固定値を連続して出力する個数（RUN
数）と前記固定値の次に読み出されるデータの値（LEVE
L値）を検出して、前記RUN数と前記LEVEL値を同時に出
力するとともにレベル検出信号とを出力する変換回路４
１６、変換回路４１６の出力と演算処理回路１０４より
出力されるデータバスとの出力を選択して、第２のアド
レスレジスタ１０７に出力する第３の選択回路４１７を
備えている。
【００４２】本発明のプロセッサは上記命令（１）〜
（６）に加えて以下に示す命令（７）をもつことができ
る。
（６）に加えて以下に示す命令（７）をもつことができ
る。
【００４３】（７）アドレス発生器４１４を起動し、連
続的にブロックデータメモリ４１５からデータを読み出
して、そのデータがある同じ固定値（”０”）を連続し
て出力する個数（RUN数）と前記固定値の次に読み出さ
れるデータの値（LEVEL値）を検出して、前記RUN数と前
記LEVEL値を同時に出力するとともにレベル検出信号と
を出力し、検出されたときのみの前記RUN数と前記LEVEL
値をあわせた値を、第１のアドレスレジスタ１０６の値
をもあわせた値をアドレストとして、可変長符テーブル
１０５を参照して符号長と符号を断続的に符号長＆符号
FIFO１１２への書き込み命令。
続的にブロックデータメモリ４１５からデータを読み出
して、そのデータがある同じ固定値（”０”）を連続し
て出力する個数（RUN数）と前記固定値の次に読み出さ
れるデータの値（LEVEL値）を検出して、前記RUN数と前
記LEVEL値を同時に出力するとともにレベル検出信号と
を出力し、検出されたときのみの前記RUN数と前記LEVEL
値をあわせた値を、第１のアドレスレジスタ１０６の値
をもあわせた値をアドレストとして、可変長符テーブル
１０５を参照して符号長と符号を断続的に符号長＆符号
FIFO１１２への書き込み命令。
【００４４】この命令（７）は命令デコーダ１０３が、
図５(a)に示すように、制御信号を発生することで実現
する。図５(a)は、図５(b)のデータを例にした場合のタ
イミングチャートである。図５(b)は、８ｘ８＝６４個
の画像データであり、値は画素の値を示している。
図５(a)に示すように、制御信号を発生することで実現
する。図５(a)は、図５(b)のデータを例にした場合のタ
イミングチャートである。図５(b)は、８ｘ８＝６４個
の画像データであり、値は画素の値を示している。
【００４５】画像データの符号化の多くは８画素×８画
素のブロックをジグザグスキャンといわれる順番で２次
元の可変長符号化を行う。つまり図５(c)に示すように
画素データを出力するアドレスをアドレス発生器４１４
は命令（７）により起動信号が命令デコ−ダ１０３より
発生されて連続的にブロックデータメモリ４１５に供給
する。この例の場合、変換器４１６は図５(c)に示すよ
うに、”０”の連続する数（RUN数）とその次にあるデ
ータを検出（レベル検出）していく。つまり、（RUN,LE
VEL）=（0,8）,（0,3）,（3,5）,（7,1）と検出してい
く（図５(c)と図５(a)）。
素のブロックをジグザグスキャンといわれる順番で２次
元の可変長符号化を行う。つまり図５(c)に示すように
画素データを出力するアドレスをアドレス発生器４１４
は命令（７）により起動信号が命令デコ−ダ１０３より
発生されて連続的にブロックデータメモリ４１５に供給
する。この例の場合、変換器４１６は図５(c)に示すよ
うに、”０”の連続する数（RUN数）とその次にあるデ
ータを検出（レベル検出）していく。つまり、（RUN,LE
VEL）=（0,8）,（0,3）,（3,5）,（7,1）と検出してい
く（図５(c)と図５(a)）。
【００４６】検出されたサイクル以降ブロックデータの
最後をアクセスし終わるまで、図５(a)に示すように、
命令デコ−ダ１０３は、レベル検出信号を受け取り、第
１のアドレスレジスタ（LA-REG）１０６の書き込み信号
（LA-REG WE）、次サイクルに符号長レジスタ（REN-RE
G）１１０と符号レジスタ（CODE-REG）１１１の書き込
み信号（REN-REG WE,CODE-REG WE）、次サイクルに符号
長＆符号FIFO１１２への書き込み信号（CODE-FIFO WE）
を発生する。
最後をアクセスし終わるまで、図５(a)に示すように、
命令デコ−ダ１０３は、レベル検出信号を受け取り、第
１のアドレスレジスタ（LA-REG）１０６の書き込み信号
（LA-REG WE）、次サイクルに符号長レジスタ（REN-RE
G）１１０と符号レジスタ（CODE-REG）１１１の書き込
み信号（REN-REG WE,CODE-REG WE）、次サイクルに符号
長＆符号FIFO１１２への書き込み信号（CODE-FIFO WE）
を発生する。
【００４７】この命令（７）の機能を実現することで、
さらに画像データなどの符号化には効率的なプログラム
が作成できることが自明である。
さらに画像データなどの符号化には効率的なプログラム
が作成できることが自明である。
【００４８】（実施の形態３）図６は、本発明の符号化
プロセッサの第３の実施の形態のブロック図である。図
６においてその構成は、実施の形態１で説明した符号化
プロセッサに、さらに第１のアドレスレジスタ１０６の
出力と第２のアドレスレジスタ１０７の出力を加算し、
可変長符号テーブルメモリ１０５へのアドレスとして出
力する加算器６１７を備える。
プロセッサの第３の実施の形態のブロック図である。図
６においてその構成は、実施の形態１で説明した符号化
プロセッサに、さらに第１のアドレスレジスタ１０６の
出力と第２のアドレスレジスタ１０７の出力を加算し、
可変長符号テーブルメモリ１０５へのアドレスとして出
力する加算器６１７を備える。
【００４９】実施の形態１で示した符号化プロセッサの
場合、図２(a)に示した様なテ−ブルの各先頭アドレス
は２のN乗であるという制限があるが、本実施の形態で
は、加算することで２のN乗であるという制限が無くな
り、各可変長符号テーブルの先頭アドレスが任意の位置
で構わなくなる。つまり無駄のないテーブルメモリが構
成できる。
場合、図２(a)に示した様なテ−ブルの各先頭アドレス
は２のN乗であるという制限があるが、本実施の形態で
は、加算することで２のN乗であるという制限が無くな
り、各可変長符号テーブルの先頭アドレスが任意の位置
で構わなくなる。つまり無駄のないテーブルメモリが構
成できる。
【００５０】
【発明の効果】以上のように本発明によれば、プログラ
ムにより可変長符号化処理を効率よく、つまり、ステッ
プ数と実行サイクル数が低減でき、またプログラムによ
り実現できるので複数のシンタックスにも用意に対応で
きるという顕著な効果が得られる。
ムにより可変長符号化処理を効率よく、つまり、ステッ
プ数と実行サイクル数が低減でき、またプログラムによ
り実現できるので複数のシンタックスにも用意に対応で
きるという顕著な効果が得られる。
【図１】本発明の第１の実施の形態によるブロック構成
図
図
【図２】本発明の第１の実施の形態による可変長符号テ
−ブルメモリの内容を示す図
−ブルメモリの内容を示す図
【図３】本発明の第１の実施の形態による処理フロ−図
【図４】本発明の第２の実施の形態によるブロック構成
図
図
【図５】(a)は本発明の第２の実施の形態の動作を説明
するためのタイミング図 (b)は本発明の第２の実施の形態の動作を説明するため
の画像データを示す図 (c)は本発明の第２の実施の形態の変換器の動作説明図
するためのタイミング図 (b)は本発明の第２の実施の形態の動作を説明するため
の画像データを示す図 (c)は本発明の第２の実施の形態の変換器の動作説明図
【図６】本発明の第３の実施の形態によるブロック構成
図
図
１０１ シーケンサ １０２ 命令メモリ １０３ 命令デコーダ １０４ 演算処理回路 １０５ 可変長符号テーブルメモリ １０６ アドレスレジスタ １０７ アドレスレジスタ １０８ 選択回路 １０９ 選択回路 １１０ 符号長レジスタ １１１ 符号レジスタ １１２ 符号長＆符号FIFO １１３ パッキング回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/40
Claims (3)
- 【請求項１】 プログラムを格納する命令メモリと、演
算処理の実行を行う演算処理回路と、命令の読みだしの
制御を行うシ−ケンサと、読みだされた命令を解析して
前記演算処理回路の制御信号を出力する命令デコ−ダと
を備えたプロセッサにおいて、 符号長と符号を同一アドレスに格納する可変長符号テー
ブルメモリと、 前記演算処理回路からのデータバスを入力とした可変長
符号テーブルメモリの上位アドレスを指定する第１のア
ドレスレジスタと、 前記演算処理回路からのデータバスを入力とした可変長
符号テーブルメモリの下位アドレスを指定する第２のア
ドレスレジスタと、 前記演算処理回路より出力されるデータバスと前記可変
長符号テーブルメモリからの符号長の出力を選択して出
力する第１の選択回路と、 前記演算処理回路より出力されるデータバスと前記可変
長符号テーブルメモリからの符号の出力を選択して出力
する第２の選択回路と、 前記第１の選択回路の出力を入力とする符号長レジスタ
と、 前記第２の選択回路の出力を入力とする符号レジスタ
と、 前記符号長レジスタと前記符号レジスタの出力を同時に
格納する符号長＆符号FIFOと、 前記符号長＆符号FIFOのフラグまたは前記命令デコーダ
からの起動信号によって起動する制御が行われ前記符号
長＆符号FIFOから符号長と符号を１つのワードとして順
次に読み出して任意の固定のビット数へパッキングすパ
ッキング回路とを備え、 前記４つのレジスタの書き込み信号と前記２つの選択回
路の制御信号と前記符号長＆符号FIFOへの書き込み信号
は、前記命令デコーダが実行する命令によって出力する
ことを特徴とする符号化プロセッサ。 - 【請求項２】 符号化処理を施す複数のデータを格納す
るブロックデータメモリと、 前ブロッデータメモリを連続的にアクセスを行うアドレ
スを発生するアドレス発生器と、 前記アドレス発生器により連続的に前記ブロックデータ
メモリより読み出されたデータがある同じ固定値を連続
して出力する個数（RUN数）と前記固定値の次に読み出
されるデータの値（LEVEL値）を検出して前記RUN数と前
記LEVEL値を同時に出力するとともに検出信号とを出力
する変換回路と、 前記変換回路の出力と前記演算処理回路より出力される
データバスとの出力を選択して前記第２のアドレスレジ
スタに出力する第３の選択回路とを備え、 前記アドレス発生器の起動信号と前記第３の選択回路の
制御信号は前記命令デコーダが前記起動命令によって作
成して出力し、前記命令デコーダは前記アドレス発生器
の起動命令が実行されると前記変換器より出力される検
出信号を受けて、前記第１、第２、第３の選択回路の制
御信号を生成し、 また前記第１のアドレスレジスの書き込み信号、次サイ
クルに前記符号長レジスタと前記符号レジスタの書き込
み信号、次サイクルに前記符号長＆符号FIFOへの書き込
み信号を発生することを特徴とする請求項１記載の符号
化プロセッサ。 - 【請求項３】 前記第１のアドレスレジスタの出力と前
記第２のアドレスレジスタの出力を加算し、前記可変長
符号テーブルメモリへのアドレスとして出力する加算器
を備えた請求項１または請求項２記載の符号化プロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11758496A JP3163975B2 (ja) | 1996-05-13 | 1996-05-13 | 符号化プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11758496A JP3163975B2 (ja) | 1996-05-13 | 1996-05-13 | 符号化プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307454A JPH09307454A (ja) | 1997-11-28 |
| JP3163975B2 true JP3163975B2 (ja) | 2001-05-08 |
Family
ID=14715446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11758496A Expired - Fee Related JP3163975B2 (ja) | 1996-05-13 | 1996-05-13 | 符号化プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163975B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010119136A (ja) * | 2004-01-29 | 2010-05-27 | Panasonic Corp | メモリアクセス方法 |
-
1996
- 1996-05-13 JP JP11758496A patent/JP3163975B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09307454A (ja) | 1997-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |