JPH07273663A - 信号処理装置及び信号処理方法 - Google Patents
信号処理装置及び信号処理方法Info
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- JPH07273663A JPH07273663A JP5907894A JP5907894A JPH07273663A JP H07273663 A JPH07273663 A JP H07273663A JP 5907894 A JP5907894 A JP 5907894A JP 5907894 A JP5907894 A JP 5907894A JP H07273663 A JPH07273663 A JP H07273663A
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Abstract
(57)【要約】
【目的】 ハフマン符号の復号を高速に行う。
【構成】 逆量子化部２０２における乗算を、有効係数
ＮＺとこれに対応する量子化係数Ｑｉのみとの乗算に限
定し、逆ジグザグ変換する際に固定値“０”及び有効係
数ＮＺを含むデータを配列するのではなく、あらかじめ
一まとまりのハフマン符号に対応した数だけ全て固定値
“０”を配列し、その後、対応する箇所に有効係数ＮＺ
を重ね書きする。 【効果】 無効係数についての乗算が不要となる。
ＮＺとこれに対応する量子化係数Ｑｉのみとの乗算に限
定し、逆ジグザグ変換する際に固定値“０”及び有効係
数ＮＺを含むデータを配列するのではなく、あらかじめ
一まとまりのハフマン符号に対応した数だけ全て固定値
“０”を配列し、その後、対応する箇所に有効係数ＮＺ
を重ね書きする。 【効果】 無効係数についての乗算が不要となる。
Description
【０００１】
【産業上の利用分野】この発明は信号処理装置に関し、
特に符号の０ラン長を検出して復号を行い、逆ジグザグ
変換を行う技術に関するものである。
特に符号の０ラン長を検出して復号を行い、逆ジグザグ
変換を行う技術に関するものである。
【０００２】
【従来の技術】図１１は従来の技術を示すブロック図で
あり、ハフマン符号として得られた情報を、画像データ
へと復号する復号化手段２９９を示したものである。
あり、ハフマン符号として得られた情報を、画像データ
へと復号する復号化手段２９９を示したものである。
【０００３】復号化手段２９９は、ハフマン復号部２０
１と、逆量子化部２０２と、逆ジグザグ変換部２０３
と、逆−離散コサイン変換部（以下「ＩＤＣＴ部」と記
載する）２０６と、ハフマン符号テーブル３と、量子化
テーブル４とを備えている。
１と、逆量子化部２０２と、逆ジグザグ変換部２０３
と、逆−離散コサイン変換部（以下「ＩＤＣＴ部」と記
載する）２０６と、ハフマン符号テーブル３と、量子化
テーブル４とを備えている。
【０００４】ハフマン復号部２０１はハフマン符号ＨＣ
を入力し、ハフマン符号テーブル３と共にこれを復号し
て０ラン長ＺＲＬ及び非零の有効係数ＮＺとを順次出力
する。逆量子化部２０２は、量子化テーブル４と共に０
ラン長ＺＲＬ及び有効係数ＮＺから逆量子化データＩＱ
を求める。逆ジグザグ変換部２０３では逆量子化データ
ＩＱを受けて、ＤＣＴ係数Ｄ3 を出力する。そしてＩＤ
ＣＴ部２０６がＤＣＴ係数Ｄ3 を入力して、これを復元
画像データＤ4 へと変換する。
を入力し、ハフマン符号テーブル３と共にこれを復号し
て０ラン長ＺＲＬ及び非零の有効係数ＮＺとを順次出力
する。逆量子化部２０２は、量子化テーブル４と共に０
ラン長ＺＲＬ及び有効係数ＮＺから逆量子化データＩＱ
を求める。逆ジグザグ変換部２０３では逆量子化データ
ＩＱを受けて、ＤＣＴ係数Ｄ3 を出力する。そしてＩＤ
ＣＴ部２０６がＤＣＴ係数Ｄ3 を入力して、これを復元
画像データＤ4 へと変換する。
【０００５】逆量子化部２０２は量子化テーブル４から
得られる量子化係数Ｑｉに対する乗算を行って逆量子化
データＩＱを出力する。具体的には量子化テーブル４の
アドレスを順次更新して行き、そのアドレスに対応する
量子化係数Ｑｉと有効係数ＮＺ又は値“０”との乗算が
行われる。一まとまりのハフマン符号からはまず最初に
０ラン長ＺＲＬ無しで有効係数ＮＺのみが得られるの
で、これと最初のアドレスに対応する量子化係数Ｑｉと
が乗算される。その後は０ラン長ＺＲＬと有効係数ＮＺ
とが対を成して得られるので、値“０”との乗算が０ラ
ン長ＺＲＬの大きさだけ連続して行われた後、有効係数
ＮＺとの乗算が行われる。
得られる量子化係数Ｑｉに対する乗算を行って逆量子化
データＩＱを出力する。具体的には量子化テーブル４の
アドレスを順次更新して行き、そのアドレスに対応する
量子化係数Ｑｉと有効係数ＮＺ又は値“０”との乗算が
行われる。一まとまりのハフマン符号からはまず最初に
０ラン長ＺＲＬ無しで有効係数ＮＺのみが得られるの
で、これと最初のアドレスに対応する量子化係数Ｑｉと
が乗算される。その後は０ラン長ＺＲＬと有効係数ＮＺ
とが対を成して得られるので、値“０”との乗算が０ラ
ン長ＺＲＬの大きさだけ連続して行われた後、有効係数
ＮＺとの乗算が行われる。
【０００６】逆ジグザグ変換部２０３は逆量子化データ
ＩＱを入力し、これをジグザグ順に並べた後、シリアル
な順序で読み出すことにより逆ジグザグ変換を行ってＤ
ＣＴ係数Ｄ3 を出力する。
ＩＱを入力し、これをジグザグ順に並べた後、シリアル
な順序で読み出すことにより逆ジグザグ変換を行ってＤ
ＣＴ係数Ｄ3 を出力する。
【０００７】
【発明が解決しようとする課題】従来の復号化手段２９
９においては、その逆量子化部２０２における乗算を一
まとまりのハフマン符号に対応する回数だけ行わなけれ
ばならなかった。例えば、一まとまりのハフマン符号に
対応する画像データが８×８＝６４（画素）を有してい
る場合には、一まとまりのハフマン符号に対応して逆量
子化部２０２は６４回の乗算を行わなければならない。
９においては、その逆量子化部２０２における乗算を一
まとまりのハフマン符号に対応する回数だけ行わなけれ
ばならなかった。例えば、一まとまりのハフマン符号に
対応する画像データが８×８＝６４（画素）を有してい
る場合には、一まとまりのハフマン符号に対応して逆量
子化部２０２は６４回の乗算を行わなければならない。
【０００８】同様にして、逆ジグザグ変換部２０３は一
まとまりのハフマン符号に対応して６４個のデータをジ
グザグに配列しなければならない。
まとまりのハフマン符号に対応して６４個のデータをジ
グザグに配列しなければならない。
【０００９】このため、演算に時間がかかり、処理時間
の遅延を招来するという問題点があた。
の遅延を招来するという問題点があた。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、信号の処理、特に符号の復号を
高速に行うことを目的としている。
ためになされたもので、信号の処理、特に符号の復号を
高速に行うことを目的としている。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、単一の第１の値と、前記第１の値以外
の少なくとも一つの値を採る第２の値から構成される入
力信号を処理する信号処理装置であって、（ａ）（ａ−
１）前記第１の値が前記入力信号において連続する数を
示すランレングスを順次入力する第１入力端と、（ａ−
２）前記第２の値を順次入力する第２入力端と、（ａ−
３）前記ランレングスの値に１を加えて得られる値ずつ
更新される第１のアドレスを順次出力する第１出力端
と、（ａ−４）前記第１のアドレスと同期させて前記第
２の値を順次出力する第２出力端とを有するアドレス生
成部と、（ｂ）前記第１のアドレス及び前記第２の値に
対して所定の信号処理を行い、配列された複数の出力信
号を出力する信号処理部とを備える信号処理装置であ
る。
にかかるものは、単一の第１の値と、前記第１の値以外
の少なくとも一つの値を採る第２の値から構成される入
力信号を処理する信号処理装置であって、（ａ）（ａ−
１）前記第１の値が前記入力信号において連続する数を
示すランレングスを順次入力する第１入力端と、（ａ−
２）前記第２の値を順次入力する第２入力端と、（ａ−
３）前記ランレングスの値に１を加えて得られる値ずつ
更新される第１のアドレスを順次出力する第１出力端
と、（ａ−４）前記第１のアドレスと同期させて前記第
２の値を順次出力する第２出力端とを有するアドレス生
成部と、（ｂ）前記第１のアドレス及び前記第２の値に
対して所定の信号処理を行い、配列された複数の出力信
号を出力する信号処理部とを備える信号処理装置であ
る。
【００１２】この発明のうち請求項２にかかるものは、
請求項１記載の信号処理装置であって、前記アドレス生
成部は（ａ−５）前記第１入力端に接続された入力端
と、検出信号を出力する出力端とを含む“０”検出部
と、（ａ−６）前記第１入力端に接続された第１端と、
常に値“１”が与えられる第２端と、前記検出信号が与
えられる制御端と、前記検出信号によって前記第１端に
与えられたデータ及び前記第２端に与えられたデータの
いずれかを出力する出力端とを含む第１のセレクタと、
（ａ−７）第１端と、前記第１のセレクタの前記出力端
に接続された第２端と、前記検出信号が与えられる第３
端と、これらの第１端乃至第３端に与えられたデータを
加算して出力して自身の前記第１端に与える出力端とを
含む加算器とを更に有し、前記検出信号は、前記ランレ
ングスが零の時に値“０”を、前記ランレングスが非零
の時に値“１”を採る。
請求項１記載の信号処理装置であって、前記アドレス生
成部は（ａ−５）前記第１入力端に接続された入力端
と、検出信号を出力する出力端とを含む“０”検出部
と、（ａ−６）前記第１入力端に接続された第１端と、
常に値“１”が与えられる第２端と、前記検出信号が与
えられる制御端と、前記検出信号によって前記第１端に
与えられたデータ及び前記第２端に与えられたデータの
いずれかを出力する出力端とを含む第１のセレクタと、
（ａ−７）第１端と、前記第１のセレクタの前記出力端
に接続された第２端と、前記検出信号が与えられる第３
端と、これらの第１端乃至第３端に与えられたデータを
加算して出力して自身の前記第１端に与える出力端とを
含む加算器とを更に有し、前記検出信号は、前記ランレ
ングスが零の時に値“０”を、前記ランレングスが非零
の時に値“１”を採る。
【００１３】この発明のうち請求項３にかかるものは、
請求項１記載の信号処理装置であって、前記信号処理部
は、（ｂ−１）アドレス毎に対応して乗数を記憶してお
り、前記第１のアドレスを入力してこれに対応する前記
乗数を出力する乗数記憶手段と、（ｂ−２）前記第２の
値を入力し、これに対応する前記第１のアドレスに対応
して得られた前記乗数を前記第２の値に乗算し、これに
よって得られた乗算結果を出力する乗算部とを有する。
請求項１記載の信号処理装置であって、前記信号処理部
は、（ｂ−１）アドレス毎に対応して乗数を記憶してお
り、前記第１のアドレスを入力してこれに対応する前記
乗数を出力する乗数記憶手段と、（ｂ−２）前記第２の
値を入力し、これに対応する前記第１のアドレスに対応
して得られた前記乗数を前記第２の値に乗算し、これに
よって得られた乗算結果を出力する乗算部とを有する。
【００１４】この発明のうち請求項４にかかるものは、
請求項１記載の信号処理装置であって、前記信号処理部
は、（ｂ−３）所定の記憶領域に予め前記第１の値が格
納され、前記第１のアドレスと、これに対応する前記乗
算結果とを入力し、前記所定の記憶領域の一部を指定す
る第２のアドレスを、前記第１のアドレスから所定の規
則に基づいて求め、前記第２のアドレスにおいて格納さ
れていた前記第１の値を前記第１のアドレスに対応する
前記乗算結果に更新して格納する記憶装置を更に有す
る。
請求項１記載の信号処理装置であって、前記信号処理部
は、（ｂ−３）所定の記憶領域に予め前記第１の値が格
納され、前記第１のアドレスと、これに対応する前記乗
算結果とを入力し、前記所定の記憶領域の一部を指定す
る第２のアドレスを、前記第１のアドレスから所定の規
則に基づいて求め、前記第２のアドレスにおいて格納さ
れていた前記第１の値を前記第１のアドレスに対応する
前記乗算結果に更新して格納する記憶装置を更に有す
る。
【００１５】この発明のうち請求項５にかかるものは、
請求項４記載の信号処理装置であって、前記記憶装置
は、（ｂ−３−１）予め前記第１の値が格納され、前記
第２のアドレスにおいて格納されていた前記第１の値を
前記第１のアドレスに対応する前記乗算結果に更新して
格納する第１及び第２の記憶手段と、（ｂ−３−２）前
記第１及び第２の記憶手段にそれぞれ対応して設けら
れ、いずれもが前記第２のアドレスと、連続して更新さ
れる読み出しアドレスとを選択的にそれぞれ前記第１及
び第２の記憶手段に出力する第２及び第３のセレクタと
を有し、前記第２及び第３のセレクタの切り替えによっ
て前記第１及び第２の記憶手段における前記第２のアド
レスに基づく書き込みと、前記読み出しアドレスに基づ
く読み出しとが交互に行われ、前記第２の記憶手段にお
いて前記書き込みが行われている期間内において前記第
１の記憶手段において前記読み出しが行われ、前記第１
の記憶手段において前記書き込みが行われている期間内
において前記第２の記憶手段において前記読み出しが行
われる。
請求項４記載の信号処理装置であって、前記記憶装置
は、（ｂ−３−１）予め前記第１の値が格納され、前記
第２のアドレスにおいて格納されていた前記第１の値を
前記第１のアドレスに対応する前記乗算結果に更新して
格納する第１及び第２の記憶手段と、（ｂ−３−２）前
記第１及び第２の記憶手段にそれぞれ対応して設けら
れ、いずれもが前記第２のアドレスと、連続して更新さ
れる読み出しアドレスとを選択的にそれぞれ前記第１及
び第２の記憶手段に出力する第２及び第３のセレクタと
を有し、前記第２及び第３のセレクタの切り替えによっ
て前記第１及び第２の記憶手段における前記第２のアド
レスに基づく書き込みと、前記読み出しアドレスに基づ
く読み出しとが交互に行われ、前記第２の記憶手段にお
いて前記書き込みが行われている期間内において前記第
１の記憶手段において前記読み出しが行われ、前記第１
の記憶手段において前記書き込みが行われている期間内
において前記第２の記憶手段において前記読み出しが行
われる。
【００１６】この発明のうち請求項６にかかるものは、
請求項４記載の信号処理装置であって、前記記憶装置
は、（ｂ−３−３）予め前記第１の値が格納され、前記
第２のアドレスにおいて格納されていた前記第１の値を
前記第１のアドレスに対応する前記乗算結果に更新して
格納する第１及び第２の記憶手段と、（ｂ−３−４）前
記第１及び第２の記憶手段にそれぞれ対応して設けら
れ、いずれもが前記第２のアドレスと、連続して更新さ
れる読み出しアドレスとを選択的にそれぞれ前記第１及
び第２の記憶手段に出力する第２及び第３のセレクタと
を有し、前記第２及び第３のセレクタの切り替えによっ
て前記第１及び第２の記憶手段における前記第２のアド
レスに基づく書き込みと、前記読み出しアドレスに基づ
く読み出しとが交互に行われ、前記第２の記憶手段にお
いて前記読み出しが行われている期間内において前記第
１の記憶手段において前記書き込みが行われ、前記第１
の記憶手段において前記読み出しが行われている期間内
において前記第２の記憶手段において前記書き込みが行
われる。
請求項４記載の信号処理装置であって、前記記憶装置
は、（ｂ−３−３）予め前記第１の値が格納され、前記
第２のアドレスにおいて格納されていた前記第１の値を
前記第１のアドレスに対応する前記乗算結果に更新して
格納する第１及び第２の記憶手段と、（ｂ−３−４）前
記第１及び第２の記憶手段にそれぞれ対応して設けら
れ、いずれもが前記第２のアドレスと、連続して更新さ
れる読み出しアドレスとを選択的にそれぞれ前記第１及
び第２の記憶手段に出力する第２及び第３のセレクタと
を有し、前記第２及び第３のセレクタの切り替えによっ
て前記第１及び第２の記憶手段における前記第２のアド
レスに基づく書き込みと、前記読み出しアドレスに基づ
く読み出しとが交互に行われ、前記第２の記憶手段にお
いて前記読み出しが行われている期間内において前記第
１の記憶手段において前記書き込みが行われ、前記第１
の記憶手段において前記読み出しが行われている期間内
において前記第２の記憶手段において前記書き込みが行
われる。
【００１７】この発明のうち請求項７にかかるものは、
単一の第１の値と、前記第１の値以外の少なくとも一つ
の値を採る第２の値から構成される入力信号を処理する
信号処理方法であって、（ａ）前記第１の値が前記入力
信号において連続する数を示すランレングスを順次入力
する工程と、（ｂ）前記第２の値を順次入力する工程
と、（ｃ）前記ランレングスの値に１を加えて得られる
値ずつ更新して第１のアドレスを順次出力する工程と、
（ｄ）前記第１のアドレスと同期させて前記第２の値を
順次出力する工程とを備える信号処理方法である。
単一の第１の値と、前記第１の値以外の少なくとも一つ
の値を採る第２の値から構成される入力信号を処理する
信号処理方法であって、（ａ）前記第１の値が前記入力
信号において連続する数を示すランレングスを順次入力
する工程と、（ｂ）前記第２の値を順次入力する工程
と、（ｃ）前記ランレングスの値に１を加えて得られる
値ずつ更新して第１のアドレスを順次出力する工程と、
（ｄ）前記第１のアドレスと同期させて前記第２の値を
順次出力する工程とを備える信号処理方法である。
【００１８】この発明のうち請求項８にかかるものは、
請求項７記載の信号処理方法であって、（ｅ）アドレス
毎に対応して乗数を記憶している乗数記憶手段に対し、
前記第１のアドレスを入力してこれに対応する前記乗数
を得る工程と、（ｆ）前記第２の値に対応する前記第１
のアドレスに対応して得られた前記乗数を前記第２の値
に乗算し、これによって得られた乗算結果を得る工程と
を更に備える。
請求項７記載の信号処理方法であって、（ｅ）アドレス
毎に対応して乗数を記憶している乗数記憶手段に対し、
前記第１のアドレスを入力してこれに対応する前記乗数
を得る工程と、（ｆ）前記第２の値に対応する前記第１
のアドレスに対応して得られた前記乗数を前記第２の値
に乗算し、これによって得られた乗算結果を得る工程と
を更に備える。
【００１９】この発明のうち請求項９にかかるものは、
請求項８記載の信号処理方法であって、（ｇ）所定の記
憶領域に予め前記第１の値が格納されている記憶装置に
対し、前記第１のアドレスと、これに対応する前記乗算
結果とを入力する工程と、（ｈ）前記所定の記憶領域の
一部を指定する第２のアドレスを、前記第１のアドレス
から所定の規則に基づいて求める工程と、（ｉ）前記第
２のアドレスにおいて格納されていた前記第１の値を前
記第１のアドレスに対応する前記乗算結果に更新して格
納する工程とを更に備える。
請求項８記載の信号処理方法であって、（ｇ）所定の記
憶領域に予め前記第１の値が格納されている記憶装置に
対し、前記第１のアドレスと、これに対応する前記乗算
結果とを入力する工程と、（ｈ）前記所定の記憶領域の
一部を指定する第２のアドレスを、前記第１のアドレス
から所定の規則に基づいて求める工程と、（ｉ）前記第
２のアドレスにおいて格納されていた前記第１の値を前
記第１のアドレスに対応する前記乗算結果に更新して格
納する工程とを更に備える。
【００２０】この発明のうち請求項１０にかかるもの
は、請求項９記載の信号処理方法であって、（ｊ）予め
前記第１の値が格納されている第１の記憶手段に対し、
前記第２のアドレスにおいて格納されていた前記第１の
値を前記第１のアドレスに対応する前記乗算結果に更新
して書き込みを行う工程と、（ｋ）予め前記第１の値が
格納されている第２の記憶手段に対し、前記第２のアド
レスにおいて格納されていた前記第１の値を前記第１の
アドレスに対応する前記乗算結果に更新して書き込みを
行う工程と、（ｌ）前記第１の記憶手段から、連続して
更新される読み出しアドレスに対応して格納されている
前記第１の値及び前記乗算結果の何れか一方を読み出
し、前記読み出しアドレスに前記第１の値を書き込む工
程と、（ｍ）前記第２の記憶手段から、連続して更新さ
れる前記読み出しアドレスに対応して格納されている前
記第１の値及び前記乗算結果の何れか一方を読み出し、
前記読み出しアドレスに前記第１の値を書き込む工程と
を更に備え、前記工程（ｊ）の実行されている期間にお
いて前記工程（ｍ）を実行し、前記工程（ｋ）の実行さ
れている期間において前記工程（ｌ）を実行する。
は、請求項９記載の信号処理方法であって、（ｊ）予め
前記第１の値が格納されている第１の記憶手段に対し、
前記第２のアドレスにおいて格納されていた前記第１の
値を前記第１のアドレスに対応する前記乗算結果に更新
して書き込みを行う工程と、（ｋ）予め前記第１の値が
格納されている第２の記憶手段に対し、前記第２のアド
レスにおいて格納されていた前記第１の値を前記第１の
アドレスに対応する前記乗算結果に更新して書き込みを
行う工程と、（ｌ）前記第１の記憶手段から、連続して
更新される読み出しアドレスに対応して格納されている
前記第１の値及び前記乗算結果の何れか一方を読み出
し、前記読み出しアドレスに前記第１の値を書き込む工
程と、（ｍ）前記第２の記憶手段から、連続して更新さ
れる前記読み出しアドレスに対応して格納されている前
記第１の値及び前記乗算結果の何れか一方を読み出し、
前記読み出しアドレスに前記第１の値を書き込む工程と
を更に備え、前記工程（ｊ）の実行されている期間にお
いて前記工程（ｍ）を実行し、前記工程（ｋ）の実行さ
れている期間において前記工程（ｌ）を実行する。
【００２１】この発明のうち請求項１１にかかるもの
は、請求項９記載の信号処理方法であって、（ｊ）予め
前記第１の値が格納されている第１の記憶手段に対し、
前記第２のアドレスにおいて格納されていた前記第１の
値を前記第１のアドレスに対応する前記乗算結果に更新
して書き込みを行う工程と、（ｋ）予め前記第１の値が
格納されている第２の記憶手段に対し、前記第２のアド
レスにおいて格納されていた前記第１の値を前記第１の
アドレスに対応する前記乗算結果に更新して書き込みを
行う工程と、（ｌ）前記第１の記憶手段から、連続して
更新される読み出しアドレスに対応して格納されている
前記第１の値及び前記乗算結果の何れか一方を読み出
し、前記読み出しアドレスに前記第１の値を書き込む工
程と、（ｍ）前記第２の記憶手段から、連続して更新さ
れる前記読み出しアドレスに対応して格納されている前
記第１の値及び前記乗算結果の何れか一方を読み出し、
前記読み出しアドレスに前記第１の値を書き込む工程と
を更に備え、前記工程（ｍ）の実行されている期間にお
いて前記工程（ｊ）を実行し、前記工程（ｌ）の実行さ
れている期間において前記工程（ｋ）を実行する。
は、請求項９記載の信号処理方法であって、（ｊ）予め
前記第１の値が格納されている第１の記憶手段に対し、
前記第２のアドレスにおいて格納されていた前記第１の
値を前記第１のアドレスに対応する前記乗算結果に更新
して書き込みを行う工程と、（ｋ）予め前記第１の値が
格納されている第２の記憶手段に対し、前記第２のアド
レスにおいて格納されていた前記第１の値を前記第１の
アドレスに対応する前記乗算結果に更新して書き込みを
行う工程と、（ｌ）前記第１の記憶手段から、連続して
更新される読み出しアドレスに対応して格納されている
前記第１の値及び前記乗算結果の何れか一方を読み出
し、前記読み出しアドレスに前記第１の値を書き込む工
程と、（ｍ）前記第２の記憶手段から、連続して更新さ
れる前記読み出しアドレスに対応して格納されている前
記第１の値及び前記乗算結果の何れか一方を読み出し、
前記読み出しアドレスに前記第１の値を書き込む工程と
を更に備え、前記工程（ｍ）の実行されている期間にお
いて前記工程（ｊ）を実行し、前記工程（ｌ）の実行さ
れている期間において前記工程（ｋ）を実行する。
【００２２】
【作用】この発明のうち請求項１にかかる信号処理装置
においては、アドレス生成部は第２の値に対応する第１
のアドレスを生成する。
においては、アドレス生成部は第２の値に対応する第１
のアドレスを生成する。
【００２３】この発明のうち請求項２にかかる信号処理
装置においては、第１のアドレスは、ランレングスの値
が零／非零によって異なるステップによって順次更新さ
れることによって生成される。
装置においては、第１のアドレスは、ランレングスの値
が零／非零によって異なるステップによって順次更新さ
れることによって生成される。
【００２４】この発明のうち請求項３にかかる信号処理
装置においては、第１のアドレスに対応する乗数と第２
の値との乗算のみが行われる。
装置においては、第１のアドレスに対応する乗数と第２
の値との乗算のみが行われる。
【００２５】この発明のうち請求項４にかかる信号処理
装置においては、記憶装置において予め第１の値が与え
られており、第１のアドレスに対応した第２のアドレス
において乗算結果に書き換えるだけで所望のデータの書
き込みを行うことができる。
装置においては、記憶装置において予め第１の値が与え
られており、第１のアドレスに対応した第２のアドレス
において乗算結果に書き換えるだけで所望のデータの書
き込みを行うことができる。
【００２６】この発明のうち請求項５にかかる信号処理
装置においては、請求項４にかかる信号処理装置におい
て特に、記憶手段を一対設けることにより、一方の記憶
手段に書き込みを行っている期間において他方の記憶手
段から読み出しを行うことができる。
装置においては、請求項４にかかる信号処理装置におい
て特に、記憶手段を一対設けることにより、一方の記憶
手段に書き込みを行っている期間において他方の記憶手
段から読み出しを行うことができる。
【００２７】この発明のうち請求項６にかかる信号処理
装置においては、請求項４にかかる信号処理装置におい
て特に、記憶手段を一対設けることにより、一方の記憶
手段から読み出しを行っている期間において他方の記憶
手段に書き込みを行うことができる。
装置においては、請求項４にかかる信号処理装置におい
て特に、記憶手段を一対設けることにより、一方の記憶
手段から読み出しを行っている期間において他方の記憶
手段に書き込みを行うことができる。
【００２８】この発明のうち請求項７にかかる信号処理
方法においては、第２の値に対応する第１のアドレスを
生成し、第１の値に対応するアドレスは生成しない。
方法においては、第２の値に対応する第１のアドレスを
生成し、第１の値に対応するアドレスは生成しない。
【００２９】この発明のうち請求項８にかかる信号処理
方法においては、第１のアドレスに対応する乗数と第２
の値との乗算のみが行われる。
方法においては、第１のアドレスに対応する乗数と第２
の値との乗算のみが行われる。
【００３０】この発明のうち請求項９にかかる信号処理
方法においては、記憶装置において予め第１の値が与え
られており、第１のアドレスに対応した第２のアドレス
において乗算結果に書き換えるだけで所望のデータの書
き込みを行うことができる。
方法においては、記憶装置において予め第１の値が与え
られており、第１のアドレスに対応した第２のアドレス
において乗算結果に書き換えるだけで所望のデータの書
き込みを行うことができる。
【００３１】この発明のうち請求項１０にかかる信号処
理方法においては、一方の記憶手段に書き込みを行って
いる期間において他方の記憶手段から読み出しを行うこ
とができる。
理方法においては、一方の記憶手段に書き込みを行って
いる期間において他方の記憶手段から読み出しを行うこ
とができる。
【００３２】この発明のうち請求項１１にかかる信号処
理方法においては、一方の記憶手段から読み出しを行っ
ている期間において他方の記憶手段に書き込みを行うこ
とができる。
理方法においては、一方の記憶手段から読み出しを行っ
ている期間において他方の記憶手段に書き込みを行うこ
とができる。
【００３３】
Ａ．全体構成：図１はこの発明にかかる復号化手段２０
０の構成及びハフマン符号との関係を示すブロック図で
あり、画像データの圧縮の為にハフマン符号を用いて画
像データの伝送を行う様子を示している。
０の構成及びハフマン符号との関係を示すブロック図で
あり、画像データの圧縮の為にハフマン符号を用いて画
像データの伝送を行う様子を示している。
【００３４】伝送されるべき原画像データは、複数の画
素からなる画像を部分的に順次切り取って生成される。
ここでは例として８×８＝６４（画素）を有している原
画像データＤ1 の伝送に関して説明する。
素からなる画像を部分的に順次切り取って生成される。
ここでは例として８×８＝６４（画素）を有している原
画像データＤ1 の伝送に関して説明する。
【００３５】符号化手段１００は画像データＤ1 をハフ
マン符号ＨＣに変換する。ハフマン符号ＨＣは伝送路５
を伝達し、復号化手段２００に与えられる。復号化手段
２００は量子化テーブル４及びハフマン符号テーブル３
を用いて原ハフマン符号ＨＣを後述する行程によって復
号し、原画像データＤ1 に対応した復元画像データＤ4
を出力する。復元画像データＤ4 は順次合成されて画像
を復元する。
マン符号ＨＣに変換する。ハフマン符号ＨＣは伝送路５
を伝達し、復号化手段２００に与えられる。復号化手段
２００は量子化テーブル４及びハフマン符号テーブル３
を用いて原ハフマン符号ＨＣを後述する行程によって復
号し、原画像データＤ1 に対応した復元画像データＤ4
を出力する。復元画像データＤ4 は順次合成されて画像
を復元する。
【００３６】符号化手段１００は離散コサイン変換部
（以下「ＤＣＴ」と記載する）１０４、ジグザグ変換部
１０３、量子化部１０２、ハフマン符号部１０１を備え
ている。また復号化手段２００は、従来の技術で説明さ
れた復号化手段２９９と同様にハフマン復号部２０１、
逆量子化部２０２、逆ジグザグ変換部２０３ａ、ＩＤＣ
Ｔ部２０６を備えるが、更にアドレス生成部２０７を追
加した構造を有している。
（以下「ＤＣＴ」と記載する）１０４、ジグザグ変換部
１０３、量子化部１０２、ハフマン符号部１０１を備え
ている。また復号化手段２００は、従来の技術で説明さ
れた復号化手段２９９と同様にハフマン復号部２０１、
逆量子化部２０２、逆ジグザグ変換部２０３ａ、ＩＤＣ
Ｔ部２０６を備えるが、更にアドレス生成部２０７を追
加した構造を有している。
【００３７】以下、原画像データＤ1 が数１で示される
行列に対応する場合を例にとって各構成要素の説明を行
う。
行列に対応する場合を例にとって各構成要素の説明を行
う。
【００３８】
【数１】
【００３９】ここで数１は、例えば８×８＝６４（画
素）の輝度成分に対応している。
素）の輝度成分に対応している。
【００４０】Ｂ．符号化手段１００の動作：ＤＣＴ部１
０４は原画像データＤ1 を離散コサイン変換して、数２
で示されるＤＣＴ係数Ｄ2 を生成する。
０４は原画像データＤ1 を離散コサイン変換して、数２
で示されるＤＣＴ係数Ｄ2 を生成する。
【００４１】
【数２】
【００４２】これにより原画像データＤ1 に関する情報
が、数２で示されるように概ね左上隅から右下隅へ行く
に従って、その有する要素の絶対値が小さくなるような
行列によって表されることになる。ＤＣＴ係数Ｄ2 は、
ジグザグ変換部１０３によってジグザグに並び替えられ
る。具体的には、まず１行１列目の要素“２６０”、次
に１行２列目の要素“４９”、２行１列目の要素“−７
９”、３行１列目の要素“０”、２行２列目の要素“３
６”、１行３列目の要素“−１６”、…というように、
順次左上隅の要素から右下隅の要素へと要素を拾って行
く。このようなジグザグ変換は例えば「A.Tescher and
R.Cox ,”An Adoptive Transform Coding Algorithm”,
IEEE International Conferense on Communications,
pp.47.20-47.25,1976 」において示されている。
が、数２で示されるように概ね左上隅から右下隅へ行く
に従って、その有する要素の絶対値が小さくなるような
行列によって表されることになる。ＤＣＴ係数Ｄ2 は、
ジグザグ変換部１０３によってジグザグに並び替えられ
る。具体的には、まず１行１列目の要素“２６０”、次
に１行２列目の要素“４９”、２行１列目の要素“−７
９”、３行１列目の要素“０”、２行２列目の要素“３
６”、１行３列目の要素“−１６”、…というように、
順次左上隅の要素から右下隅の要素へと要素を拾って行
く。このようなジグザグ変換は例えば「A.Tescher and
R.Cox ,”An Adoptive Transform Coding Algorithm”,
IEEE International Conferense on Communications,
pp.47.20-47.25,1976 」において示されている。
【００４３】このようにして得られたデータは、量子化
部１０２において量子化テーブル４に基づいて量子化さ
れ、量子化データＱＤへと変換される。数３は量子化テ
ーブル４の内容を示し、要素として量子化係数Ｑｉを有
する行列Ｑであり、ここでは輝度成分の量子化用のテー
ブルに対応している。量子化テーブルにはデフォルト値
というものがなく、自由に設定できるため、数３は単な
る一例に過ぎない。
部１０２において量子化テーブル４に基づいて量子化さ
れ、量子化データＱＤへと変換される。数３は量子化テ
ーブル４の内容を示し、要素として量子化係数Ｑｉを有
する行列Ｑであり、ここでは輝度成分の量子化用のテー
ブルに対応している。量子化テーブルにはデフォルト値
というものがなく、自由に設定できるため、数３は単な
る一例に過ぎない。
【００４４】
【数３】
【００４５】また、実際にはジグザグ変換が行われた後
のデータに対して量子化が行われるので、数３のように
８×８の態様を採るものではないが、ここでは表現の便
宜のためジグザグ変換前のＤＣＴ係数Ｄ2 に対応して位
置を整合させた表現をしている。
のデータに対して量子化が行われるので、数３のように
８×８の態様を採るものではないが、ここでは表現の便
宜のためジグザグ変換前のＤＣＴ係数Ｄ2 に対応して位
置を整合させた表現をしている。
【００４６】量子化データＱＤはジグザグ変換前の並び
方で示せば数４に示されるようになる。
方で示せば数４に示されるようになる。
【００４７】
【数４】
【００４８】実際にはジグザグ変換が行われてから量子
化が行われるので、
化が行われるので、
【００４９】
【数５】
【００５０】と並ぶ数字の列で表現される。但し最後の
“０”は連続して５４個並ぶ。
“０”は連続して５４個並ぶ。
【００５１】以上に見てきたように、量子化データＱＤ
は多くの“０”を有しており、途中でハフマン符号に変
換されるものの、復号化手段において逆量子化を行う際
に“０”を乗じるという操作を行っていたために処理に
多くの時間がかかっていた。本発明では、かかる“０”
を乗じるという操作を行う代わりに単に固定値“０”を
採用することで時間短縮を可能としている。
は多くの“０”を有しており、途中でハフマン符号に変
換されるものの、復号化手段において逆量子化を行う際
に“０”を乗じるという操作を行っていたために処理に
多くの時間がかかっていた。本発明では、かかる“０”
を乗じるという操作を行う代わりに単に固定値“０”を
採用することで時間短縮を可能としている。
【００５２】ハフマン符号部１０１はハフマン符号テー
ブル３を用いて量子化データＱＤからハフマン符号ＨＣ
を生成し、ハフマン符号ＨＣは伝送路５に載る。数５で
表された量子化データＱＤに対応してハフマン符号ＨＣ
は、数６のようになる。
ブル３を用いて量子化データＱＤからハフマン符号ＨＣ
を生成し、ハフマン符号ＨＣは伝送路５に載る。数５で
表された量子化データＱＤに対応してハフマン符号ＨＣ
は、数６のようになる。
【００５３】
【数６】
【００５４】Ｃ．復号化手段２００の動作：伝送路５か
らハフマン符号ＨＣを得た復号化手段２００は、これを
まずハフマン復号部２０１に入力する。従来の場合と同
様にしてハフマン復号部２０１は０ラン長ＺＲＬ及び非
零の有効係数ＮＺを出力する。これらはアドレス生成部
２０７に入力され、書き込みアドレスＡＤＲが生成され
る。一方、これに対応する有効係数ＮＺもアドレス生成
部２０７から出力される。
らハフマン符号ＨＣを得た復号化手段２００は、これを
まずハフマン復号部２０１に入力する。従来の場合と同
様にしてハフマン復号部２０１は０ラン長ＺＲＬ及び非
零の有効係数ＮＺを出力する。これらはアドレス生成部
２０７に入力され、書き込みアドレスＡＤＲが生成され
る。一方、これに対応する有効係数ＮＺもアドレス生成
部２０７から出力される。
【００５５】書き込みアドレスＡＤＲは、量子化テーブ
ル４及び逆ジグザグ変換部２０３ａに与えられる。一
方、有効係数ＮＺは逆量子化部２０２に与えられ、量子
化テーブル４を用いて逆量子化される。逆量子化された
データは更に逆ジグザグ変換を受け、次に示されるよう
なＤＣＴ係数Ｄ3 が生成される。
ル４及び逆ジグザグ変換部２０３ａに与えられる。一
方、有効係数ＮＺは逆量子化部２０２に与えられ、量子
化テーブル４を用いて逆量子化される。逆量子化された
データは更に逆ジグザグ変換を受け、次に示されるよう
なＤＣＴ係数Ｄ3 が生成される。
【００５６】
【数７】
【００５７】ＤＣＴ係数Ｄ3 は数２で示されたＤＣＴ係
数Ｄ2 に対応している。そしてＩＤＣＴ部２０６におい
て逆−離散コサイン変換が行われ、次に示されるような
復元画像データＤ4 が得られる。
数Ｄ2 に対応している。そしてＩＤＣＴ部２０６におい
て逆−離散コサイン変換が行われ、次に示されるような
復元画像データＤ4 が得られる。
【００５８】
【数８】
【００５９】量子化という過程を経ている等の為、復元
画像データＤ4 は原画像データＤ1 と完全に一致すると
は限らない。
画像データＤ4 は原画像データＤ1 と完全に一致すると
は限らない。
【００６０】この発明において中心となる技術は、（第
１の技術）逆量子化部２０２における乗算を、有効係数
ＮＺとこれに対応する量子化係数Ｑｉのみとの乗算に限
定し、（第２の技術）逆ジグザグ変換する際に固定値
“０”及び有効係数ＮＺを含むデータを配列するのでは
なく、あらかじめ一まとまりのハフマン符号に対応した
数だけ全て固定値“０”を配列し、その後、対応する箇
所に有効係数ＮＺを重ね書きする。というものである。
１の技術）逆量子化部２０２における乗算を、有効係数
ＮＺとこれに対応する量子化係数Ｑｉのみとの乗算に限
定し、（第２の技術）逆ジグザグ変換する際に固定値
“０”及び有効係数ＮＺを含むデータを配列するのでは
なく、あらかじめ一まとまりのハフマン符号に対応した
数だけ全て固定値“０”を配列し、その後、対応する箇
所に有効係数ＮＺを重ね書きする。というものである。
【００６１】（Ｃ−１）第１実施例：第１実施例は第１
の技術に関するものである。図２はアドレス生成部２０
７の構成を示すブロック図である。アドレス生成部２０
７は、“０”検出部２０７ａ、セレクタ２０７ｂ、加算
器２０７ｃ、ラッチ２０７ｄ、及びラッチ２０７ｅを備
えている。
の技術に関するものである。図２はアドレス生成部２０
７の構成を示すブロック図である。アドレス生成部２０
７は、“０”検出部２０７ａ、セレクタ２０７ｂ、加算
器２０７ｃ、ラッチ２０７ｄ、及びラッチ２０７ｅを備
えている。
【００６２】アドレス生成部２０７に入力した０ラン長
ＺＲＬはセレクタ２０７ｂのＡ入力に与えられる。一
方、セレクタ２０７ｂのＢ入力には固定値“１”が常に
与えられている。
ＺＲＬはセレクタ２０７ｂのＡ入力に与えられる。一
方、セレクタ２０７ｂのＢ入力には固定値“１”が常に
与えられている。
【００６３】“０”検出部２０７ａは０ラン長ＺＲＬの
値に依存する検出信号Ｋを出力する。検出信号Ｋはセレ
クタ２０７ｂの制御端子（Ｃ入力）及び加算器２０７ｃ
のＣ入力に与えられる。検出信号Ｋは、０ラン長ＺＲＬ
の値が０であれば値“０”を、非零であれば値“１”
を、それぞれ採る。
値に依存する検出信号Ｋを出力する。検出信号Ｋはセレ
クタ２０７ｂの制御端子（Ｃ入力）及び加算器２０７ｃ
のＣ入力に与えられる。検出信号Ｋは、０ラン長ＺＲＬ
の値が０であれば値“０”を、非零であれば値“１”
を、それぞれ採る。
【００６４】検出信号Ｋの値によって、セレクタ２０７
ｂは以下の選択動作を行ってＱ出力に与える。 ｉ）Ｋ＝０（０ラン長ＺＲＬの値が零）…Ｂ入力（固定
値“１”）を出力する。 ｉｉ）Ｋ＝１（０ラン長ＺＲＬの値が非零）…Ａ入力
（０ラン長ＺＲＬの値そのもの）を出力する。
ｂは以下の選択動作を行ってＱ出力に与える。 ｉ）Ｋ＝０（０ラン長ＺＲＬの値が零）…Ｂ入力（固定
値“１”）を出力する。 ｉｉ）Ｋ＝１（０ラン長ＺＲＬの値が非零）…Ａ入力
（０ラン長ＺＲＬの値そのもの）を出力する。
【００６５】加算器２０７ｃは、Ａ入力、Ｂ入力及びＣ
入力並びにＹ出力を有しており、Ｙ出力にはＡ入力とＢ
入力とＣ入力との和が出力される。Ｂ入力にはセレクタ
２０７ｂのＱ出力が接続される。
入力並びにＹ出力を有しており、Ｙ出力にはＡ入力とＢ
入力とＣ入力との和が出力される。Ｂ入力にはセレクタ
２０７ｂのＱ出力が接続される。
【００６６】ラッチ２０７ｄは加算器２０７ｃのＹ出力
を受け、一定時間これを保持して出力する。このラッチ
２０７ｄの出力は加算器２０７ｃのＡ入力に与えられ
る。ラッチ２０７ｄにはリセット信号ＲＳＴも与えら
れ、リセット信号ＲＳＴの活性化によってＹ出力はリセ
ットされる。一方、ラッチ２０７ｅは有効係数ＮＺを一
定時間保持して出力する。
を受け、一定時間これを保持して出力する。このラッチ
２０７ｄの出力は加算器２０７ｃのＡ入力に与えられ
る。ラッチ２０７ｄにはリセット信号ＲＳＴも与えら
れ、リセット信号ＲＳＴの活性化によってＹ出力はリセ
ットされる。一方、ラッチ２０７ｅは有効係数ＮＺを一
定時間保持して出力する。
【００６７】一まとまりのハフマン符号が伝送されるこ
とにより、リセット信号ＲＳＴは活性化する。図１及び
図２においては特に８×８の画素を一まとまりとして区
切るための構成を示さないが、かかる技術は当該分野に
おいて公知であり、一まとまりのハフマン符号と同期し
てかかるリセット信号ＲＳＴを得ることは容易に可能で
ある。
とにより、リセット信号ＲＳＴは活性化する。図１及び
図２においては特に８×８の画素を一まとまりとして区
切るための構成を示さないが、かかる技術は当該分野に
おいて公知であり、一まとまりのハフマン符号と同期し
てかかるリセット信号ＲＳＴを得ることは容易に可能で
ある。
【００６８】数６で示されたハフマン符号ＨＣは、ハフ
マン復号部２０１によって数９のように表される０ラン
長ＺＲＬと有効係数ＮＺとの対へと変化される。
マン復号部２０１によって数９のように表される０ラン
長ＺＲＬと有効係数ＮＺとの対へと変化される。
【００６９】
【数９】
【００７０】ここで、最も最初に得られる対は０ラン長
ＺＲＬに対応する要素を持たず、厳密にいえば対を構成
していない。これは画像についてのデータに対して離散
コサイン変換を行うと、多くの場合にはその１行１列目
の要素（ＤＣ成分）が非零となることによる。一方、最
後に得られる対は有効係数ＮＺに対応する要素を持た
ず、やはり厳密に言えば対を構成していない。これは数
５で示される量子化データＱＤがたまたまその末尾に連
続する“０”を有しているためであり、量子化データＱ
Ｄがその末尾に有効係数を持つ場合もある。数５で示さ
れる量子化データＱＤに対しては、このような８個の対
が一まとまりとなって、アドレス生成部２０７に与えら
れる。
ＺＲＬに対応する要素を持たず、厳密にいえば対を構成
していない。これは画像についてのデータに対して離散
コサイン変換を行うと、多くの場合にはその１行１列目
の要素（ＤＣ成分）が非零となることによる。一方、最
後に得られる対は有効係数ＮＺに対応する要素を持た
ず、やはり厳密に言えば対を構成していない。これは数
５で示される量子化データＱＤがたまたまその末尾に連
続する“０”を有しているためであり、量子化データＱ
Ｄがその末尾に有効係数を持つ場合もある。数５で示さ
れる量子化データＱＤに対しては、このような８個の対
が一まとまりとなって、アドレス生成部２０７に与えら
れる。
【００７１】リセット信号ＲＳＴの活性化によりラッチ
２０７ｄの出力は“０”となり、書き込みアドレスＡＤ
Ｒとして出力され、加算器２０７ｃのＡ入力も“０”と
なる。この書き込みアドレスＡＤＲと同期するように、
ラッチ２０７ｅにおいて所定の時間だけ遅延して有効係
数ＮＺが出力される。
２０７ｄの出力は“０”となり、書き込みアドレスＡＤ
Ｒとして出力され、加算器２０７ｃのＡ入力も“０”と
なる。この書き込みアドレスＡＤＲと同期するように、
ラッチ２０７ｅにおいて所定の時間だけ遅延して有効係
数ＮＺが出力される。
【００７２】従って、０ラン長ＺＲＬと有効係数ＮＺと
の最初の対（−，１６）がアドレス生成部２０７に入力
した場合には、書き込みアドレスＡＤＲとして“０”
が、また有効係数ＮＺ（＝１６）が、それぞれ互いに同
期して出力される。
の最初の対（−，１６）がアドレス生成部２０７に入力
した場合には、書き込みアドレスＡＤＲとして“０”
が、また有効係数ＮＺ（＝１６）が、それぞれ互いに同
期して出力される。
【００７３】続いて入力する０ラン長ＺＲＬと有効係数
ＮＺとの対（０，４）を受けて、アドレス生成部２０７
は書き込みアドレスＡＤＲ及び有効係数ＮＺを更新す
る。まず０ラン長ＺＲＬは“０”検出部２０７ａにおい
て“０”であることが検出されるので、検出信号Ｋは値
“０”を採る。よって、セレクタ２０７ｂはＢ入力（固
定値“１”）をＱ出力として出力する。加算器２０７ｃ
はこれをＢ入力に受けてＡ入力及びＣ入力と加算する
が、すでにＡ入力には値“０”を採る書き込みアドレス
ＡＤＲが与えられており、Ｃ入力には検出信号Ｋによっ
て値“０”が与えられているので、加算器２０７ｃのＹ
出力からは値“１”が得られる。これにより、書き込み
アドレスＡＤＲとして“１”が、また有効係数ＮＺ（＝
４）が、それぞれ互いに同期して出力される。
ＮＺとの対（０，４）を受けて、アドレス生成部２０７
は書き込みアドレスＡＤＲ及び有効係数ＮＺを更新す
る。まず０ラン長ＺＲＬは“０”検出部２０７ａにおい
て“０”であることが検出されるので、検出信号Ｋは値
“０”を採る。よって、セレクタ２０７ｂはＢ入力（固
定値“１”）をＱ出力として出力する。加算器２０７ｃ
はこれをＢ入力に受けてＡ入力及びＣ入力と加算する
が、すでにＡ入力には値“０”を採る書き込みアドレス
ＡＤＲが与えられており、Ｃ入力には検出信号Ｋによっ
て値“０”が与えられているので、加算器２０７ｃのＹ
出力からは値“１”が得られる。これにより、書き込み
アドレスＡＤＲとして“１”が、また有効係数ＮＺ（＝
４）が、それぞれ互いに同期して出力される。
【００７４】同様にして次の０ラン長ＺＲＬと有効係数
ＮＺの対（０，−７）を受けて、書き込みアドレスＡＤ
Ｒ及び有効係数ＮＺが、それぞれ“２”，“−７”に更
新される。このように、０ラン長ＺＲＬが値“０”を採
る限り、書き込みアドレスＡＤＲは順次１づつ更新され
て行く。
ＮＺの対（０，−７）を受けて、書き込みアドレスＡＤ
Ｒ及び有効係数ＮＺが、それぞれ“２”，“−７”に更
新される。このように、０ラン長ＺＲＬが値“０”を採
る限り、書き込みアドレスＡＤＲは順次１づつ更新され
て行く。
【００７５】ところが、次の０ラン長ＺＲＬと有効係数
ＮＺの対（１，３）の様に、非零の０ラン長ＺＲＬが入
力する場合には書き込みアドレスＡＤＲは不連続に更新
される。
ＮＺの対（１，３）の様に、非零の０ラン長ＺＲＬが入
力する場合には書き込みアドレスＡＤＲは不連続に更新
される。
【００７６】この場合には検出信号Ｋが値“１”を採
り、加算器２０７ｃのＣ入力には値“１”が与えられて
いる。よって書き込みアドレスＡＤＲは、Ａ入力に与え
られた更新前の書き込みアドレスＡＤＲの値“２”に対
し、Ｂ入力に与えられた０ラン長ＺＲＬの値“１”と、
Ｃ入力に与えられた検出信号Ｋの値“１”とを加算して
更新され、有効係数ＮＺ“３”に対応する書き込みアド
レスＡＤＲは“４”となる。
り、加算器２０７ｃのＣ入力には値“１”が与えられて
いる。よって書き込みアドレスＡＤＲは、Ａ入力に与え
られた更新前の書き込みアドレスＡＤＲの値“２”に対
し、Ｂ入力に与えられた０ラン長ＺＲＬの値“１”と、
Ｃ入力に与えられた検出信号Ｋの値“１”とを加算して
更新され、有効係数ＮＺ“３”に対応する書き込みアド
レスＡＤＲは“４”となる。
【００７７】このように、アドレス生成部２０７は、有
効係数ＮＺに対応する書き込みアドレスＡＤＲのみを生
成し、値が零である無効係数に対応する書き込みアドレ
スＡＤＲを生成しない。
効係数ＮＺに対応する書き込みアドレスＡＤＲのみを生
成し、値が零である無効係数に対応する書き込みアドレ
スＡＤＲを生成しない。
【００７８】結局、互いに同期する書き込みアドレスＡ
ＤＲと有効係数ＮＺとを対にして表現すると、
ＤＲと有効係数ＮＺとを対にして表現すると、
【００７９】
【数１０】
【００８０】となる。最後の０ラン長ＺＲＬと有効係数
ＮＺの対（５４，−）に関しては、実質的には有効係数
ＮＺが存在しないので、これに対応する書き込みアドレ
スＡＤＲと有効係数ＮＺとの対も存在しない。
ＮＺの対（５４，−）に関しては、実質的には有効係数
ＮＺが存在しないので、これに対応する書き込みアドレ
スＡＤＲと有効係数ＮＺとの対も存在しない。
【００８１】従来の場合とは異なり、逆量子化部２０２
には０ラン長ＺＲＬが与えられることなく有効係数ＮＺ
が与えられている。量子化テーブル４は書き込みアドレ
スＡＤＲによって指定されたアドレスに対応する量子化
係数Ｑｉを逆量子化部２０２に与える。つまり、逆量子
化部２０２には有効係数ＮＺ及びこれに対応する量子化
係数Ｑｉが順次与えられることになる。数５と数１０を
参照すれば、同期して逆量子化部２０２に与えられる有
効係数ＮＺ及び量子化係数Ｑｉの対は、数１１のように
表される。
には０ラン長ＺＲＬが与えられることなく有効係数ＮＺ
が与えられている。量子化テーブル４は書き込みアドレ
スＡＤＲによって指定されたアドレスに対応する量子化
係数Ｑｉを逆量子化部２０２に与える。つまり、逆量子
化部２０２には有効係数ＮＺ及びこれに対応する量子化
係数Ｑｉが順次与えられることになる。数５と数１０を
参照すれば、同期して逆量子化部２０２に与えられる有
効係数ＮＺ及び量子化係数Ｑｉの対は、数１１のように
表される。
【００８２】
【数１１】
【００８３】逆量子化部２０２においては、有効係数Ｎ
Ｚ及び量子化係数Ｑｉを乗算して乗算結果Ｍが求められ
る。ここで乗算回数は、有効係数ＮＺの数（数１から数
１０の例で言えば７個）だけ必要である。従来無効係数
に対しても行っていた、結果が“０”であると予め知ら
れている乗算は行われないので、従来の技術が有効係数
ＮＺのみならず無効係数に対しても乗算を行っていたこ
と（数１から数１０の例で言えば６４回）と比較して、
この実施例では大きく演算回数が低減される。
Ｚ及び量子化係数Ｑｉを乗算して乗算結果Ｍが求められ
る。ここで乗算回数は、有効係数ＮＺの数（数１から数
１０の例で言えば７個）だけ必要である。従来無効係数
に対しても行っていた、結果が“０”であると予め知ら
れている乗算は行われないので、従来の技術が有効係数
ＮＺのみならず無効係数に対しても乗算を行っていたこ
と（数１から数１０の例で言えば６４回）と比較して、
この実施例では大きく演算回数が低減される。
【００８４】一方、書き込みアドレスＡＤＲと乗算結果
Ｍとを対にして示すと、次のように表される。
Ｍとを対にして示すと、次のように表される。
【００８５】
【数１２】
【００８６】そして逆ジグザグ変換器２０３ａにおいて
“０”を適切に入力することにより、従来と同様の復元
画像データＤ4 を得ることができる。従って、符号の復
号を迅速に行うことができる。
“０”を適切に入力することにより、従来と同様の復元
画像データＤ4 を得ることができる。従って、符号の復
号を迅速に行うことができる。
【００８７】この際、書き込みアドレスＡＤＲは乗算結
果Ｍを求めるのに必要なだけ生成すればよく、無効係数
に対して生成する必要はないので、迅速な処理を行うこ
とができる。
果Ｍを求めるのに必要なだけ生成すればよく、無効係数
に対して生成する必要はないので、迅速な処理を行うこ
とができる。
【００８８】（Ｃ−２）第２実施例：第２実施例は第２
の技術に関するものである。図３は逆ジグザグ変換部２
０３ａの構成を示すブロック図である。従来の逆ジグザ
グ変換部２０３は、“０”をも含む逆量子化データＩＱ
を順次ジグザグに配列し、その後これをシリアルに読み
出していた。しかし、第２実施例にかかる逆ジグザグ変
換部２０３ａでは予めジグザグ変換にかかる領域の全て
に“０”を配列しておき、その後“０”を含まない逆量
子化データＩＱを所定のアドレスに対応させて配列す
る。
の技術に関するものである。図３は逆ジグザグ変換部２
０３ａの構成を示すブロック図である。従来の逆ジグザ
グ変換部２０３は、“０”をも含む逆量子化データＩＱ
を順次ジグザグに配列し、その後これをシリアルに読み
出していた。しかし、第２実施例にかかる逆ジグザグ変
換部２０３ａでは予めジグザグ変換にかかる領域の全て
に“０”を配列しておき、その後“０”を含まない逆量
子化データＩＱを所定のアドレスに対応させて配列す
る。
【００８９】逆ジグザグ変換部２０３ａはジグザグアド
レス変換器２０３１と、セレクタ２０３３，２０４２
と、ＡＮＤゲート２０３４と、ＲＡＭ２０３５と、フル
／エンプティ検出器２０３６とを備えている。
レス変換器２０３１と、セレクタ２０３３，２０４２
と、ＡＮＤゲート２０３４と、ＲＡＭ２０３５と、フル
／エンプティ検出器２０３６とを備えている。
【００９０】ジグザグアドレス変換器２０３１には書き
込みアドレスＡＤＲが与えられ、これがジグザグ変換さ
れてアドレスＪＡが生成され、セレクタ２０３３の一方
の入力に伝達される。セレクタ２０３３の他方の入力に
は、読み出しアドレスＲＡが与えられる。セレクタ２０
３３は、これらの入力をリードライト信号Ｗ／Ｒによっ
て選択的に出力し、ＲＡＭ２０３５のアドレス入力たる
Ａ入力に与える。リードライト信号Ｗ／Ｒはセレクタ２
０３３の出力を用いて、フル／エンプティ検出器２０３
６によって生成される。
込みアドレスＡＤＲが与えられ、これがジグザグ変換さ
れてアドレスＪＡが生成され、セレクタ２０３３の一方
の入力に伝達される。セレクタ２０３３の他方の入力に
は、読み出しアドレスＲＡが与えられる。セレクタ２０
３３は、これらの入力をリードライト信号Ｗ／Ｒによっ
て選択的に出力し、ＲＡＭ２０３５のアドレス入力たる
Ａ入力に与える。リードライト信号Ｗ／Ｒはセレクタ２
０３３の出力を用いて、フル／エンプティ検出器２０３
６によって生成される。
【００９１】乗算結果ＭはＡＮＤゲート２０３４の一方
の入力に伝達される。また、ＡＮＤゲート２０３４の他
方の入力にはクリア信号ＣＬＲ＊（記号「＊」は、論理
の反転を示す。図においては上線にて示されている。以
下同様。）が与えられている。ＡＮＤゲート２０３４の
出力は、ＲＡＭ２０３５のデータ入力たるＤ入力に与え
られる。ＲＡＭ２０３５は、少なくとも一まとまりのハ
フマン符号に相当する容量を備えており、出力イネーブ
ル端子ＯＥＣ、並びにセレクタ２０４２に接続されたチ
ップイネーブル端子ＣＥＣ及びライトイネーブル端子Ｗ
ＥＣを有している。
の入力に伝達される。また、ＡＮＤゲート２０３４の他
方の入力にはクリア信号ＣＬＲ＊（記号「＊」は、論理
の反転を示す。図においては上線にて示されている。以
下同様。）が与えられている。ＡＮＤゲート２０３４の
出力は、ＲＡＭ２０３５のデータ入力たるＤ入力に与え
られる。ＲＡＭ２０３５は、少なくとも一まとまりのハ
フマン符号に相当する容量を備えており、出力イネーブ
ル端子ＯＥＣ、並びにセレクタ２０４２に接続されたチ
ップイネーブル端子ＣＥＣ及びライトイネーブル端子Ｗ
ＥＣを有している。
【００９２】後述するように、ＲＡＭ２０３５はリード
モディファイライトによって、ジグザグ変換に必要な全
てのアドレスに予め“０”が書き込まれており、エンプ
ティ状態になっている。この場合には、フル／エンプテ
ィ検出器２０３６はリードライト信号Ｗ／Ｒによってラ
イトモードを設定する。このためセレクタ２０３３はジ
グザグ変換器２０３１の出力、すなわちアドレスＪＡ
を、ＲＡＭ２０３５のアドレス入力たるＡ入力に与え
る。またセレクタ２０４２によって、チップイネーブル
端子ＣＥＣ及びライトイネーブル端子ＷＥＣにはそれぞ
れＲＡＭ２０３５の書き込みを可能にする信号ＣＥＣ
Ｗ，ＷＥＣＷが与えられる。これに対応して、ゲート２
０３４からは乗算結果ＭがＲＡＭ２０３５のデータ入力
たるＤ入力に与えられる。
モディファイライトによって、ジグザグ変換に必要な全
てのアドレスに予め“０”が書き込まれており、エンプ
ティ状態になっている。この場合には、フル／エンプテ
ィ検出器２０３６はリードライト信号Ｗ／Ｒによってラ
イトモードを設定する。このためセレクタ２０３３はジ
グザグ変換器２０３１の出力、すなわちアドレスＪＡ
を、ＲＡＭ２０３５のアドレス入力たるＡ入力に与え
る。またセレクタ２０４２によって、チップイネーブル
端子ＣＥＣ及びライトイネーブル端子ＷＥＣにはそれぞ
れＲＡＭ２０３５の書き込みを可能にする信号ＣＥＣ
Ｗ，ＷＥＣＷが与えられる。これに対応して、ゲート２
０３４からは乗算結果ＭがＲＡＭ２０３５のデータ入力
たるＤ入力に与えられる。
【００９３】ＲＡＭ２０３５は、リードモディファイラ
イトによってジグザグ変換に必要な全てのアドレスに予
め“０”が書き込まれているので、有効係数ＮＺに対応
するアドレスＪＡにおいて乗算結果Ｍが書き込まれるの
は勿論のこと、“０”である無効係数もアドレスＪＡ以
外のアドレスにおいて、ＲＡＭ２０３５に書き込まれて
いることになる。
イトによってジグザグ変換に必要な全てのアドレスに予
め“０”が書き込まれているので、有効係数ＮＺに対応
するアドレスＪＡにおいて乗算結果Ｍが書き込まれるの
は勿論のこと、“０”である無効係数もアドレスＪＡ以
外のアドレスにおいて、ＲＡＭ２０３５に書き込まれて
いることになる。
【００９４】このため、有効係数ＮＺに対応するアドレ
スＪＡの個数と同じ回数だけ書き込みをする事により、
全画素数に対応するデータの書き込みを行うことができ
る。数１〜数１２で示された場合に対応して説明する
と、８×８＝６４回の書き込みを行わなくても、７回の
書き込みを行うだけで足りることになる。
スＪＡの個数と同じ回数だけ書き込みをする事により、
全画素数に対応するデータの書き込みを行うことができ
る。数１〜数１２で示された場合に対応して説明する
と、８×８＝６４回の書き込みを行わなくても、７回の
書き込みを行うだけで足りることになる。
【００９５】セレクタ２０３３の出力からアドレスＪＡ
をモニタし、ＲＡＭ２０３５がフル状態であることを検
出すると、フル／エンプティ検出器２０３６がリードラ
イト信号Ｗ／Ｒによってリードモードへ設定する。これ
により、セレクタ２０３３は読み出しアドレスＲＡを選
択してＲＡＭ２０３５のＡ入力に与える。またセレクタ
２０４２によって、チップイネーブル端子ＣＥＣ及びラ
イトイネーブル端子ＷＥＣにはそれぞれＲＡＭ２０３５
の読みだしを可能にする信号ＣＥＣＲ，ＷＥＣＲが与え
られる。
をモニタし、ＲＡＭ２０３５がフル状態であることを検
出すると、フル／エンプティ検出器２０３６がリードラ
イト信号Ｗ／Ｒによってリードモードへ設定する。これ
により、セレクタ２０３３は読み出しアドレスＲＡを選
択してＲＡＭ２０３５のＡ入力に与える。またセレクタ
２０４２によって、チップイネーブル端子ＣＥＣ及びラ
イトイネーブル端子ＷＥＣにはそれぞれＲＡＭ２０３５
の読みだしを可能にする信号ＣＥＣＲ，ＷＥＣＲが与え
られる。
【００９６】ジグザグ順に配列された乗算結果Ｍ及び
“０”が、シリアルに順次与えられる読み出しアドレス
ＲＡによって読み出されるので、ＲＡＭ２０３５はＱ出
力から逆ジグザグ変換されて配列されたＤＣＴ係数Ｄ3
を出力する。
“０”が、シリアルに順次与えられる読み出しアドレス
ＲＡによって読み出されるので、ＲＡＭ２０３５はＱ出
力から逆ジグザグ変換されて配列されたＤＣＴ係数Ｄ3
を出力する。
【００９７】このように読み出しを行う時、読み出され
たアドレスにはリードモディファイライトによって順次
“０”が与えられる。この“０”はゲート２０３４を介
して与えられるクリア信号ＣＬＲ＊に基づいている。ラ
イトモードでは既にＲＡＭ２０３５がフル状態であり、
もはや乗算結果ＭがＤ入力に与えられることがない。書
換データとして“０”を用いるリードモディファイライ
トによって再びＲＡＭ２０３５はエンプティ状態とな
り、フル／エンプティ検出器２０３６はリードライト信
号Ｗ／Ｒによってライトモードを設定する。この後、次
の一まとまりのハフマン符号に対応する乗算結果Ｍと、
書き込みアドレスＡＤＲが逆ジグザグ変換部２０３ａに
与えられる。
たアドレスにはリードモディファイライトによって順次
“０”が与えられる。この“０”はゲート２０３４を介
して与えられるクリア信号ＣＬＲ＊に基づいている。ラ
イトモードでは既にＲＡＭ２０３５がフル状態であり、
もはや乗算結果ＭがＤ入力に与えられることがない。書
換データとして“０”を用いるリードモディファイライ
トによって再びＲＡＭ２０３５はエンプティ状態とな
り、フル／エンプティ検出器２０３６はリードライト信
号Ｗ／Ｒによってライトモードを設定する。この後、次
の一まとまりのハフマン符号に対応する乗算結果Ｍと、
書き込みアドレスＡＤＲが逆ジグザグ変換部２０３ａに
与えられる。
【００９８】具体的には、フル／エンプティ検出器２０
３６は以下のようにしてＲＡＭ２０３５がフル状態であ
ることを検出する。数１２から解るように、一まとまり
のハフマン符号に対応する一まとまりの書き込みアドレ
スＡＤＲの、最初の値は常に“０”であり、ジグザグア
ドレス変換によって得られたアドレスＪＡにおいてもそ
の値は変わらない。ライトモードにおいて、セレクタ２
０３３の出力が順次変化して行き、その値が“０”とな
った場合には、次の一まとまりのハフマン符号に対応す
る一群の書き込みアドレスＡＤＲの先頭が現れたことに
なる。
３６は以下のようにしてＲＡＭ２０３５がフル状態であ
ることを検出する。数１２から解るように、一まとまり
のハフマン符号に対応する一まとまりの書き込みアドレ
スＡＤＲの、最初の値は常に“０”であり、ジグザグア
ドレス変換によって得られたアドレスＪＡにおいてもそ
の値は変わらない。ライトモードにおいて、セレクタ２
０３３の出力が順次変化して行き、その値が“０”とな
った場合には、次の一まとまりのハフマン符号に対応す
る一群の書き込みアドレスＡＤＲの先頭が現れたことに
なる。
【００９９】この時には複数ビット線（例えば８×８画
素を一まとまりとするのであれば６ビットの線）を入力
するＯＲゲートを介してフル／エンプティ検出器２０３
６のＤフリップフロップにトリガがかかり、リードライ
ト信号Ｗ／Ｒを反転させるので、ＲＡＭ２０３５がフル
状態の時点でリードモードが設定されることになる。
素を一まとまりとするのであれば６ビットの線）を入力
するＯＲゲートを介してフル／エンプティ検出器２０３
６のＤフリップフロップにトリガがかかり、リードライ
ト信号Ｗ／Ｒを反転させるので、ＲＡＭ２０３５がフル
状態の時点でリードモードが設定されることになる。
【０１００】一方、読み出しアドレスＲＡは００〜３Ｆ
の値（８×８画素を一まとまりとする場合）循環的に発
生させているのであるから、セレクタ２０３３の出力が
順次変化して行き、その値が“０”となった場合には全
てＲＡＭ２０３５の内容を読み出したことになる。従っ
て、この場合もフル／エンプティ検出器２０３６のＤフ
リップフロップにトリガがかかり、リードライト信号Ｗ
／Ｒを反転させるので、ＲＡＭ２０３５がエンプティ状
態の時点でライトモードが設定されることになる。な
お、リセット信号ＲＳＴ２は全ての動作の初期状態にお
いてフル／エンプティ検出器２０３６の初期化を行うた
めにＤフリップフロップに与えられる。
の値（８×８画素を一まとまりとする場合）循環的に発
生させているのであるから、セレクタ２０３３の出力が
順次変化して行き、その値が“０”となった場合には全
てＲＡＭ２０３５の内容を読み出したことになる。従っ
て、この場合もフル／エンプティ検出器２０３６のＤフ
リップフロップにトリガがかかり、リードライト信号Ｗ
／Ｒを反転させるので、ＲＡＭ２０３５がエンプティ状
態の時点でライトモードが設定されることになる。な
お、リセット信号ＲＳＴ２は全ての動作の初期状態にお
いてフル／エンプティ検出器２０３６の初期化を行うた
めにＤフリップフロップに与えられる。
【０１０１】このようにして逆ジグザグ変換を行うこと
により、ＲＡＭ２０３５への書き込み回数を低減する事
ができ、処理時間を短縮する事ができる。第１実施例に
おいて説明された逆量子化部２０２の高速化と、この第
２実施例において説明された逆ジグザグ変換部２０３ａ
の高速化の両方を図ることにより、図１に示された復号
化手段２００の高速化がいっそう顕著になる。
により、ＲＡＭ２０３５への書き込み回数を低減する事
ができ、処理時間を短縮する事ができる。第１実施例に
おいて説明された逆量子化部２０２の高速化と、この第
２実施例において説明された逆ジグザグ変換部２０３ａ
の高速化の両方を図ることにより、図１に示された復号
化手段２００の高速化がいっそう顕著になる。
【０１０２】（Ｃ−３）第３実施例：第２実施例では、
一まとまりのハフマン符号に対する処理の高速化を図っ
た場合について説明したが、複数のまとまりのハフマン
符号が連続して与えられている場合において処理の高速
化を図ることもできる。ＲＡＭを２つ用意しておき、一
方が既に書き込まれたデータの読み出しを行っている間
に、他方が次のハフマン符号に対応するアドレスに書き
込みの動作を行うことにより、一層迅速な処理が可能で
ある。
一まとまりのハフマン符号に対する処理の高速化を図っ
た場合について説明したが、複数のまとまりのハフマン
符号が連続して与えられている場合において処理の高速
化を図ることもできる。ＲＡＭを２つ用意しておき、一
方が既に書き込まれたデータの読み出しを行っている間
に、他方が次のハフマン符号に対応するアドレスに書き
込みの動作を行うことにより、一層迅速な処理が可能で
ある。
【０１０３】（Ｃ−３−１）構成の概要：図４は、この
発明の第３実施例にかかる逆ジグザグ変換部２０３ｂの
構成を示すブロック図である。逆ジグザグ変換部２０３
ｂは、図１の逆ジグザグ変換部２０３ａと置換する事に
より、復号化手段２００の高速化を実現することができ
る。
発明の第３実施例にかかる逆ジグザグ変換部２０３ｂの
構成を示すブロック図である。逆ジグザグ変換部２０３
ｂは、図１の逆ジグザグ変換部２０３ａと置換する事に
より、復号化手段２００の高速化を実現することができ
る。
【０１０４】逆ジグザグ変換部２０３ｂは、一対を成す
第１及び第２のＲＡＭ２０３９，２０４９を備えてい
る。ＲＡＭ２０３９，２０４９は、第２実施例において
示されたＲＡＭ２０３５と同様、少なくとも一まとまり
のハフマン符号に相当する容量を備えている。また、第
１及び第２のＲＡＭ２０３９，２０４９のそれぞれが、
チップイネーブル端子ＣＥＣ、ライトイネーブル端子Ｗ
ＥＣ、及び出力イネーブル端子ＯＥＣを備えている。第
１及び第２のＲＡＭ２０３９，２０４９の出力イネーブ
ル端子ＯＥＣにはそれぞれ信号（ＯＥＣ）a ，（ＯＥ
Ｃ）b が与えられている。
第１及び第２のＲＡＭ２０３９，２０４９を備えてい
る。ＲＡＭ２０３９，２０４９は、第２実施例において
示されたＲＡＭ２０３５と同様、少なくとも一まとまり
のハフマン符号に相当する容量を備えている。また、第
１及び第２のＲＡＭ２０３９，２０４９のそれぞれが、
チップイネーブル端子ＣＥＣ、ライトイネーブル端子Ｗ
ＥＣ、及び出力イネーブル端子ＯＥＣを備えている。第
１及び第２のＲＡＭ２０３９，２０４９の出力イネーブ
ル端子ＯＥＣにはそれぞれ信号（ＯＥＣ）a ，（ＯＥ
Ｃ）b が与えられている。
【０１０５】第１及び第２のＲＡＭ２０３９，２０４９
としては例えばＳＲＡＭを用いることができるが、周知
の技術を用いてＤＲＡＭに置換することは可能である。
としては例えばＳＲＡＭを用いることができるが、周知
の技術を用いてＤＲＡＭに置換することは可能である。
【０１０６】第１のＲＡＭ２０３９に対応して、セレク
タ２０３８，２０４４，２０４５及びＡＮＤゲート２０
４０が設けられている。また第２のＲＡＭ２０４９に対
応してセレクタ２０４８，２０５１，２０５２及びＡＮ
Ｄゲート２０５０が設けられている。
タ２０３８，２０４４，２０４５及びＡＮＤゲート２０
４０が設けられている。また第２のＲＡＭ２０４９に対
応してセレクタ２０４８，２０５１，２０５２及びＡＮ
Ｄゲート２０５０が設けられている。
【０１０７】更に、逆ジグザグ変換部２０３ｂは、ジグ
ザグアドレス変換器２０３７、フル／エンプティ検出器
２０４１、リード・ライト制御部２０４３及び読み出し
アドレス生成部２０４６をも備えている。フル／エンプ
ティ検出器２０４１はアドレスＪＡ及び読み出しアドレ
スＲＡから書き込み許可信号ＷＲＥＮ、読み出し許可信
号ＲＤＥＮ、選択信号ＢＡＮＫ０，ＢＡＮＫ１を生成す
る。リード・ライト制御部２０４３はこれらの４つの信
号から第１のリードライト信号（Ｗ／Ｒ）a 及び第２の
リードライト信号（Ｗ／Ｒ）b を生成する。読み出しア
ドレス生成部２０４６はクロック信号ＣＬＫから読み出
しアドレスＲＡを生成するカウンタ（８×８画素を一ま
とまりとして考える場合には６ビット）から構成され
る。しかし、そのエネーブル端子には読み出し許可信号
ＲＤＥＮが与えられており、これが値“１”を採る場合
のみ読み出しアドレスＲＡを生成する。
ザグアドレス変換器２０３７、フル／エンプティ検出器
２０４１、リード・ライト制御部２０４３及び読み出し
アドレス生成部２０４６をも備えている。フル／エンプ
ティ検出器２０４１はアドレスＪＡ及び読み出しアドレ
スＲＡから書き込み許可信号ＷＲＥＮ、読み出し許可信
号ＲＤＥＮ、選択信号ＢＡＮＫ０，ＢＡＮＫ１を生成す
る。リード・ライト制御部２０４３はこれらの４つの信
号から第１のリードライト信号（Ｗ／Ｒ）a 及び第２の
リードライト信号（Ｗ／Ｒ）b を生成する。読み出しア
ドレス生成部２０４６はクロック信号ＣＬＫから読み出
しアドレスＲＡを生成するカウンタ（８×８画素を一ま
とまりとして考える場合には６ビット）から構成され
る。しかし、そのエネーブル端子には読み出し許可信号
ＲＤＥＮが与えられており、これが値“１”を採る場合
のみ読み出しアドレスＲＡを生成する。
【０１０８】ジグザグアドレス変換器２０３７には、書
き込みアドレスＡＤＲが入力され、これをジグザグ変換
してアドレスＪＡを生成する。セレクタ２０３８の一方
の入力端にはアドレスＪＡが、他方の入力端には読み出
しアドレスＲＡが、それぞれ与えられる。すなわち逆ジ
グザグ変換部２０３ｂにおけるジグザグアドレス変換器
２０３７とセレクタ２０３８との関係は、逆ジグザグ変
換部２０３ａにおけるジグザグアドレス変換器２０３１
とセレクタ２０３３との関係と同一である。同様にして
逆ジグザグ変換部２０３ｂにおけるジグザグアドレス変
換器２０３７とセレクタ２０４８との関係は、逆ジグザ
グ変換部２０３ａにおけるジグザグアドレス変換器２０
３１とセレクタ２０３３との関係と同一である。
き込みアドレスＡＤＲが入力され、これをジグザグ変換
してアドレスＪＡを生成する。セレクタ２０３８の一方
の入力端にはアドレスＪＡが、他方の入力端には読み出
しアドレスＲＡが、それぞれ与えられる。すなわち逆ジ
グザグ変換部２０３ｂにおけるジグザグアドレス変換器
２０３７とセレクタ２０３８との関係は、逆ジグザグ変
換部２０３ａにおけるジグザグアドレス変換器２０３１
とセレクタ２０３３との関係と同一である。同様にして
逆ジグザグ変換部２０３ｂにおけるジグザグアドレス変
換器２０３７とセレクタ２０４８との関係は、逆ジグザ
グ変換部２０３ａにおけるジグザグアドレス変換器２０
３１とセレクタ２０３３との関係と同一である。
【０１０９】セレクタ２０３８は、アドレスＪＡ及び読
み出しアドレスＲＡを第１のリードライト信号（Ｗ／
Ｒ）a によって選択的に出力し、ＲＡＭ２０３９のＡ入
力に与える。セレクタ２０４８も同様にして、第２のリ
ードライト信号（Ｗ／Ｒ）b によってアドレスＪＡ及び
読み出しアドレスＲＡを選択的に出力し、ＲＡＭ２０４
９のＡ入力に与える。
み出しアドレスＲＡを第１のリードライト信号（Ｗ／
Ｒ）a によって選択的に出力し、ＲＡＭ２０３９のＡ入
力に与える。セレクタ２０４８も同様にして、第２のリ
ードライト信号（Ｗ／Ｒ）b によってアドレスＪＡ及び
読み出しアドレスＲＡを選択的に出力し、ＲＡＭ２０４
９のＡ入力に与える。
【０１１０】また、第１のリードライト信号（Ｗ／Ｒ）
a は、セレクタ２０４４，２０４５にも与えられ、第２
のリードライト信号（Ｗ／Ｒ）b は、セレクタ２０５
１，２０５２にも与えられる。
a は、セレクタ２０４４，２０４５にも与えられ、第２
のリードライト信号（Ｗ／Ｒ）b は、セレクタ２０５
１，２０５２にも与えられる。
【０１１１】第１及び第２のリードライト信号（Ｗ／
Ｒ）a ，（Ｗ／Ｒ）b はアドレスＪＡ及び読み出しアド
レスＲＡを用いてフル／エンプティ検出器２０４１及び
リード・ライト制御部２０４３によって生成される。こ
の生成の手順については後に詳述する。
Ｒ）a ，（Ｗ／Ｒ）b はアドレスＪＡ及び読み出しアド
レスＲＡを用いてフル／エンプティ検出器２０４１及び
リード・ライト制御部２０４３によって生成される。こ
の生成の手順については後に詳述する。
【０１１２】乗算結果ＭはＡＮＤゲート２０４０，２０
５０のそれぞれの一方の入力端に伝達される。また、Ａ
ＮＤゲート２０４０，２０５０の他方の入力端には第１
及び第２のクリア信号ＣＬＲ１＊，ＣＬＲ２＊がそれぞ
れ与えられている。ＡＮＤゲート２０４０，２０５０の
出力は、それぞれ第１及び第２のＲＡＭ２０３９，２０
４９のＤ入力に与えられる。従って、ＡＮＤゲート２０
４０の第１のＲＡＭ２０３９に対する関係、及びＡＮＤ
ゲート２０５０の第２のＲＡＭ２０４９に対する関係
は、いずれも逆ジグザグ変換部２０３ａにおけるＡＮＤ
ゲート２０３４のＲＡＭ２０３５に対する関係と同様で
あるが、クリア信号ＣＬＲ１＊，ＣＬＲ２＊は互いに同
一ではない。クリア信号ＣＬＲ１＊，ＣＬＲ２＊の具体
的な活性／非活性に関しては後述する。
５０のそれぞれの一方の入力端に伝達される。また、Ａ
ＮＤゲート２０４０，２０５０の他方の入力端には第１
及び第２のクリア信号ＣＬＲ１＊，ＣＬＲ２＊がそれぞ
れ与えられている。ＡＮＤゲート２０４０，２０５０の
出力は、それぞれ第１及び第２のＲＡＭ２０３９，２０
４９のＤ入力に与えられる。従って、ＡＮＤゲート２０
４０の第１のＲＡＭ２０３９に対する関係、及びＡＮＤ
ゲート２０５０の第２のＲＡＭ２０４９に対する関係
は、いずれも逆ジグザグ変換部２０３ａにおけるＡＮＤ
ゲート２０３４のＲＡＭ２０３５に対する関係と同様で
あるが、クリア信号ＣＬＲ１＊，ＣＬＲ２＊は互いに同
一ではない。クリア信号ＣＬＲ１＊，ＣＬＲ２＊の具体
的な活性／非活性に関しては後述する。
【０１１３】（Ｃ−３−２）動作：第２実施例で説明し
たように、本発明によれば無効係数に対応するアドレス
の書き込みを行わないので、書き込み動作は迅速に行わ
れる。従って２つのＲＡＭにおいて同時にそれぞれ書き
込みと読み出しを行って処理の迅速を図る場合には、一
方のＲＡＭが他方のＲＡＭの処理を待たなければならな
い場合がある。以下に逆ジグザグ変換部２０３ｂの動作
を２つの場合に分けて説明する。
たように、本発明によれば無効係数に対応するアドレス
の書き込みを行わないので、書き込み動作は迅速に行わ
れる。従って２つのＲＡＭにおいて同時にそれぞれ書き
込みと読み出しを行って処理の迅速を図る場合には、一
方のＲＡＭが他方のＲＡＭの処理を待たなければならな
い場合がある。以下に逆ジグザグ変換部２０３ｂの動作
を２つの場合に分けて説明する。
【０１１４】（Ｃ−３−２−１）ＲＡＭの読み出しが書
き込みよりも速い場合（第１の場合）：図５は逆ジグザ
グ変換部２０３ｂの動作を示すタイミングチャートであ
る。ＲＡＭの読み出しが書き込みよりも速いので逆ジグ
ザグ変換部２０３ｂの動作速度は書き込み動作によって
律速される。このため書き込み許可信号ＷＲＥＮは常に
値“１”をとって書き込み可能としている。
き込みよりも速い場合（第１の場合）：図５は逆ジグザ
グ変換部２０３ｂの動作を示すタイミングチャートであ
る。ＲＡＭの読み出しが書き込みよりも速いので逆ジグ
ザグ変換部２０３ｂの動作速度は書き込み動作によって
律速される。このため書き込み許可信号ＷＲＥＮは常に
値“１”をとって書き込み可能としている。
【０１１５】最も初期には時刻ｔ1 以前においてアドレ
スＪＡに従って第１のＲＡＭ２０３９に乗算結果Ｍの書
き込みが行われている。そして第２のＲＡＭ２０４９は
未だデータが与えられていないので待機状態となってい
る。第１のＲＡＭ２０３９に書き込みが行われ、第２の
ＲＡＭ２０４９が待機状態となっている期間を期間ＴA
とする。
スＪＡに従って第１のＲＡＭ２０３９に乗算結果Ｍの書
き込みが行われている。そして第２のＲＡＭ２０４９は
未だデータが与えられていないので待機状態となってい
る。第１のＲＡＭ２０３９に書き込みが行われ、第２の
ＲＡＭ２０４９が待機状態となっている期間を期間ＴA
とする。
【０１１６】この期間においては第１のリードライト信
号（Ｗ／Ｒ）a が値“１”をとり、第１のＲＡＭ２０３
９がライトモードとなっている。具体的には、第１のリ
ードライト信号（Ｗ／Ｒ）a によって、セレクタ２０４
４に与えられる２つの信号ＣＥＣＷ，ＣＥＣＲのうち、
信号ＣＥＣＷが選択的に出力される。また、セレクタ２
０４５に入力する２つの信号ＷＥＣＷ，ＷＥＣＲのう
ち、信号ＷＥＣＷが選択的に出力される。そしてセレク
タ２０３８はアドレスＪＡを選択的に第１のＲＡＭ２０
３９のＡ入力に与えている。
号（Ｗ／Ｒ）a が値“１”をとり、第１のＲＡＭ２０３
９がライトモードとなっている。具体的には、第１のリ
ードライト信号（Ｗ／Ｒ）a によって、セレクタ２０４
４に与えられる２つの信号ＣＥＣＷ，ＣＥＣＲのうち、
信号ＣＥＣＷが選択的に出力される。また、セレクタ２
０４５に入力する２つの信号ＷＥＣＷ，ＷＥＣＲのう
ち、信号ＷＥＣＷが選択的に出力される。そしてセレク
タ２０３８はアドレスＪＡを選択的に第１のＲＡＭ２０
３９のＡ入力に与えている。
【０１１７】図６は、ライトモードにある場合の第１の
ＲＡＭ２０３９の動作を説明するタイミングチャートで
ある。ライトモードにおいてはセレクタ２０４４の出力
は信号ＣＥＣＷと同一であり、セレクタ２０４５の出力
は信号ＷＥＣＷと同一であり、セレクタ２０３８の出力
はアドレスＪＡと同一である。
ＲＡＭ２０３９の動作を説明するタイミングチャートで
ある。ライトモードにおいてはセレクタ２０４４の出力
は信号ＣＥＣＷと同一であり、セレクタ２０４５の出力
は信号ＷＥＣＷと同一であり、セレクタ２０３８の出力
はアドレスＪＡと同一である。
【０１１８】ライトモードにおいては、第１のＲＡＭ２
０３９の出力イネーブル端子ＯＥＣに与えられる信号
（ＯＥＣ）a は常に非活性（論理“Ｈ”）であり、第１
のＲＡＭ２０３９はそのＱ出力に自身の格納内容を出力
することは許可されていない。
０３９の出力イネーブル端子ＯＥＣに与えられる信号
（ＯＥＣ）a は常に非活性（論理“Ｈ”）であり、第１
のＲＡＭ２０３９はそのＱ出力に自身の格納内容を出力
することは許可されていない。
【０１１９】一方、信号ＣＥＣＷはアドレスＪＡ及びこ
れと同期する乗算結果Ｍが変化しない期間の前半（期間
Ｔ1 ）において非活性（論理“Ｈ”）であり、アドレス
ＪＡ及び乗算結果Ｍが変化しない期間の後半（期間
Ｔ2 ）において活性（論理“Ｌ”）である。また、信号
ＷＥＣＷは期間Ｔ2 の後半（期間Ｔ3 ）において活性化
（論理“Ｌ”）する。また、第１のクリア信号ＣＬＲ１
＊は常に非活性（論理“Ｈ”）であり、乗算結果Ｍはゲ
ート２０４０を介して第１のＲＡＭ２０３９のＤ入力に
与えられる。
れと同期する乗算結果Ｍが変化しない期間の前半（期間
Ｔ1 ）において非活性（論理“Ｈ”）であり、アドレス
ＪＡ及び乗算結果Ｍが変化しない期間の後半（期間
Ｔ2 ）において活性（論理“Ｌ”）である。また、信号
ＷＥＣＷは期間Ｔ2 の後半（期間Ｔ3 ）において活性化
（論理“Ｌ”）する。また、第１のクリア信号ＣＬＲ１
＊は常に非活性（論理“Ｈ”）であり、乗算結果Ｍはゲ
ート２０４０を介して第１のＲＡＭ２０３９のＤ入力に
与えられる。
【０１２０】よって、期間Ｔ3 においてアドレスＪＡ及
びこれと対応する乗算結果Ｍが第１のＲＡＭ２０３９に
書き込まれる。
びこれと対応する乗算結果Ｍが第１のＲＡＭ２０３９に
書き込まれる。
【０１２１】このようにして必要なデータが全て書き込
まれ、時刻ｔ1 において第１のＲＡＭ２０３９がフル状
態になると、その内容を読み出しアドレスＲＡに従って
ＤＣＴ係数Ｄ3 として出力しなければならない。次の一
まとまりのハフマン符号に対応する一群のアドレスＪＡ
の先頭“０”がフル／エンプティ検出器２０４１に与え
られるので、これを契機として選択信号ＢＡＮＫ０が値
“０”から“１”に変化する。この結果、フル／エンプ
ティ検出器２０４１は読み出し許可信号ＲＤＥＮを値
“０”から“１”へと変化させ、そして第１のリードラ
イト信号（Ｗ／Ｒ）a が値“０”に変化して第１のＲＡ
Ｍ２０３９がリードモードとなる。
まれ、時刻ｔ1 において第１のＲＡＭ２０３９がフル状
態になると、その内容を読み出しアドレスＲＡに従って
ＤＣＴ係数Ｄ3 として出力しなければならない。次の一
まとまりのハフマン符号に対応する一群のアドレスＪＡ
の先頭“０”がフル／エンプティ検出器２０４１に与え
られるので、これを契機として選択信号ＢＡＮＫ０が値
“０”から“１”に変化する。この結果、フル／エンプ
ティ検出器２０４１は読み出し許可信号ＲＤＥＮを値
“０”から“１”へと変化させ、そして第１のリードラ
イト信号（Ｗ／Ｒ）a が値“０”に変化して第１のＲＡ
Ｍ２０３９がリードモードとなる。
【０１２２】具体的には、第１のリードライト信号（Ｗ
／Ｒ）a によって、セレクタ２０４４に与えられる２つ
の信号ＣＥＣＷ，ＣＥＣＲのうち、信号ＣＥＣＲが選択
的に出力される。また、セレクタ２０４５に入力する２
つの信号ＷＥＣＷ，ＷＥＣＲのうち、信号ＷＥＣＲが選
択的に出力される。更にセレクタ２０３８において読み
出しアドレスＲＡが選択されてＲＡＭ２０３９のＡ入力
に与えられる。
／Ｒ）a によって、セレクタ２０４４に与えられる２つ
の信号ＣＥＣＷ，ＣＥＣＲのうち、信号ＣＥＣＲが選択
的に出力される。また、セレクタ２０４５に入力する２
つの信号ＷＥＣＷ，ＷＥＣＲのうち、信号ＷＥＣＲが選
択的に出力される。更にセレクタ２０３８において読み
出しアドレスＲＡが選択されてＲＡＭ２０３９のＡ入力
に与えられる。
【０１２３】図７は、リードモードにある場合の第１の
ＲＡＭ２０３９の動作を説明するタイミングチャートで
ある。リードモードにおいてはセレクタ２０４４の出力
は信号ＣＥＣＲと同一であり、セレクタ２０４５の出力
は信号ＷＥＣＲと同一であり、セレクタ２０３８の出力
は読み出しアドレスＲＡと同一である。
ＲＡＭ２０３９の動作を説明するタイミングチャートで
ある。リードモードにおいてはセレクタ２０４４の出力
は信号ＣＥＣＲと同一であり、セレクタ２０４５の出力
は信号ＷＥＣＲと同一であり、セレクタ２０３８の出力
は読み出しアドレスＲＡと同一である。
【０１２４】リードモードにおいては、第１のＲＡＭ２
０３９の出力イネーブル端子ＯＥＣに与えられる信号
（ＯＥＣ）a は常に活性化（論理“Ｌ”）しており、第
１のＲＡＭ２０３９はそのＱ出力に自身の格納内容を出
力することが許可されている。
０３９の出力イネーブル端子ＯＥＣに与えられる信号
（ＯＥＣ）a は常に活性化（論理“Ｌ”）しており、第
１のＲＡＭ２０３９はそのＱ出力に自身の格納内容を出
力することが許可されている。
【０１２５】一方、信号ＣＥＣＲは読み出しアドレスＲ
Ａが変化しない期間の前半（期間Ｔ4 ）において非活性
（論理“Ｈ”）であり、読み出しアドレスＲＡが変化し
ない期間の後半（期間Ｔ5 ）において活性（論理
“Ｌ”）である。また、信号ＷＥＣＲは期間Ｔ5 の後半
（期間Ｔ6 ）において活性化（論理“Ｌ”）する。ま
た、第１のクリア信号ＣＬＲ１＊は信号ＣＥＣＲと同一
の変化をする。
Ａが変化しない期間の前半（期間Ｔ4 ）において非活性
（論理“Ｈ”）であり、読み出しアドレスＲＡが変化し
ない期間の後半（期間Ｔ5 ）において活性（論理
“Ｌ”）である。また、信号ＷＥＣＲは期間Ｔ5 の後半
（期間Ｔ6 ）において活性化（論理“Ｌ”）する。ま
た、第１のクリア信号ＣＬＲ１＊は信号ＣＥＣＲと同一
の変化をする。
【０１２６】読み出しアドレスＲＡが変化してから期間
Ｔ4 経過後、信号ＣＥＣＲが活性化する事により対応す
るデータがＱ出力に読み出され、ＤＣＴ係数Ｄ3 が期間
Ｔ5において出力される。一方、期間Ｔ6 において第１
のクリア信号ＣＬＲ１＊がこの時点での読み出しアドレ
スＲＡにおいて新たに書き込まれる。第１のクリア信号
ＣＬＲ１＊は、期間Ｔ6 を含む期間Ｔ5 において値
“０”を採っているので、読み出しアドレスＲＡに書き
込まれるデータは“０”となる。
Ｔ4 経過後、信号ＣＥＣＲが活性化する事により対応す
るデータがＱ出力に読み出され、ＤＣＴ係数Ｄ3 が期間
Ｔ5において出力される。一方、期間Ｔ6 において第１
のクリア信号ＣＬＲ１＊がこの時点での読み出しアドレ
スＲＡにおいて新たに書き込まれる。第１のクリア信号
ＣＬＲ１＊は、期間Ｔ6 を含む期間Ｔ5 において値
“０”を採っているので、読み出しアドレスＲＡに書き
込まれるデータは“０”となる。
【０１２７】以上の動作の繰り返しにより、逆ジグザグ
変換して配列されたＤＣＴ係数Ｄ3を得つつ、一まとま
りのハフマン符号に対応するＲＡＭ２０３９の内容を
“０”にする事ができる。
変換して配列されたＤＣＴ係数Ｄ3を得つつ、一まとま
りのハフマン符号に対応するＲＡＭ２０３９の内容を
“０”にする事ができる。
【０１２８】図５に戻り、上記の動作、すなわち第１の
ＲＡＭ２０３９のリードモードと、第２のＲＡＭ２０４
９のライトモードの動作について説明する。選択信号Ｂ
ＡＮＫ０が値“１”をとることによって、アドレスＪＡ
と乗算結果Ｍとの対を書き込むべき対象は、第１のＲＡ
Ｍ２０３９から第２のＲＡＭ２０４９に切り替わる。既
述のように、ここでは逆ジグザグ変換部２０３ｂの動作
速度は書き込み動作によって律速される場合について説
明しており、書き込み許可信号ＷＲＥＮは常に値“１”
をとって書き込み可能である。従って、時刻ｔ1 におい
てＢＡＮＫ０が値“１”をとると、直ちに第２のＲＡＭ
２０４９にアドレスＪＡ及びこれと対応する乗算結果Ｍ
が書き込まれる。つまり時刻ｔ1 においてリード・ライ
ト制御部２０４３は第２のリードライト信号（Ｗ／Ｒ）
b を値“１”に変化させ、第２のＲＡＭ２０４９はライ
トモードになる。
ＲＡＭ２０３９のリードモードと、第２のＲＡＭ２０４
９のライトモードの動作について説明する。選択信号Ｂ
ＡＮＫ０が値“１”をとることによって、アドレスＪＡ
と乗算結果Ｍとの対を書き込むべき対象は、第１のＲＡ
Ｍ２０３９から第２のＲＡＭ２０４９に切り替わる。既
述のように、ここでは逆ジグザグ変換部２０３ｂの動作
速度は書き込み動作によって律速される場合について説
明しており、書き込み許可信号ＷＲＥＮは常に値“１”
をとって書き込み可能である。従って、時刻ｔ1 におい
てＢＡＮＫ０が値“１”をとると、直ちに第２のＲＡＭ
２０４９にアドレスＪＡ及びこれと対応する乗算結果Ｍ
が書き込まれる。つまり時刻ｔ1 においてリード・ライ
ト制御部２０４３は第２のリードライト信号（Ｗ／Ｒ）
b を値“１”に変化させ、第２のＲＡＭ２０４９はライ
トモードになる。
【０１２９】具体的には第２のリードライト信号（Ｗ／
Ｒ）b によって、セレクタ２０５１に与えられる２つの
信号ＣＥＣＷ，ＣＥＣＲのうち、信号ＣＥＣＷが選択的
に出力される。また、セレクタ２０５２に入力する２つ
の信号ＷＥＣＷ，ＷＥＣＲのうち、信号ＷＥＣＷが選択
的に出力される。
Ｒ）b によって、セレクタ２０５１に与えられる２つの
信号ＣＥＣＷ，ＣＥＣＲのうち、信号ＣＥＣＷが選択的
に出力される。また、セレクタ２０５２に入力する２つ
の信号ＷＥＣＷ，ＷＥＣＲのうち、信号ＷＥＣＷが選択
的に出力される。
【０１３０】更にセレクタ２０４８においてアドレスＪ
Ａが選択されてＲＡＭ２０３９のＡ入力に与えられる。
よって乗算結果ＭがアドレスＪＡに従って第２のＲＡＭ
２０４９に書き込まれる。
Ａが選択されてＲＡＭ２０３９のＡ入力に与えられる。
よって乗算結果ＭがアドレスＪＡに従って第２のＲＡＭ
２０４９に書き込まれる。
【０１３１】次に上記の動作、すなわち第１のＲＡＭ２
０３９のリードモードと、第２のＲＡＭ２０４９のライ
トモードの動作の期間の長さについて説明する。時刻ｔ
1 において同時に開始されたこれらの動作のうち、リー
ドモードにおける動作は乗算結果Ｍや書き込みアドレス
ＡＤＲが入力するタイミングとは無関係に行うことがで
きるので、ライトモードの動作と比較して迅速に行うこ
とができる場合がある。図５では、時刻ｔ2 において第
１のＲＡＭ２０３９のリードモードの動作が終了し、そ
の後時刻ｔ3 において第２のＲＡＭ２０４９のライトモ
ードの動作が終了した場合が例示されている。以下、時
刻ｔ1 〜ｔ2 を期間ＴB とし、時刻ｔ2〜ｔ3 を期間Ｔ
C とする。即ち、期間ＴB は第２のＲＡＭ２０４９の書
き込みを行いつつ第１のＲＡＭ２０３９の読み出しが行
われている期間であり、期間ＴCは第２のＲＡＭ２０４
９の書き込みが行われているものの、第１のＲＡＭ２０
３９は待機状態にある期間である。
０３９のリードモードと、第２のＲＡＭ２０４９のライ
トモードの動作の期間の長さについて説明する。時刻ｔ
1 において同時に開始されたこれらの動作のうち、リー
ドモードにおける動作は乗算結果Ｍや書き込みアドレス
ＡＤＲが入力するタイミングとは無関係に行うことがで
きるので、ライトモードの動作と比較して迅速に行うこ
とができる場合がある。図５では、時刻ｔ2 において第
１のＲＡＭ２０３９のリードモードの動作が終了し、そ
の後時刻ｔ3 において第２のＲＡＭ２０４９のライトモ
ードの動作が終了した場合が例示されている。以下、時
刻ｔ1 〜ｔ2 を期間ＴB とし、時刻ｔ2〜ｔ3 を期間Ｔ
C とする。即ち、期間ＴB は第２のＲＡＭ２０４９の書
き込みを行いつつ第１のＲＡＭ２０３９の読み出しが行
われている期間であり、期間ＴCは第２のＲＡＭ２０４
９の書き込みが行われているものの、第１のＲＡＭ２０
３９は待機状態にある期間である。
【０１３２】期間ＴB ，ＴC における第２のＲＡＭ２０
４９の書き込み動作に関しては、第１のＲＡＭ２０３９
のそれと同様である。即ち、図６においてセレクタ２０
４４をセレクタ２０５１に、セレクタ２０３８をセレク
タ２０４８に、セレクタ２０４５をセレクタ２０５２
に、ゲート２０４０をゲート２０５０に、信号（ＯＥ
Ｃ）a を信号（ＯＥＣ）b に、第１のクリア信号ＣＬＲ
１＊を第２のクリア信号ＣＬＲ２＊に、それぞれ読み変
えれば、第２のＲＡＭ２０４９の書き込み動作は図６で
示される。
４９の書き込み動作に関しては、第１のＲＡＭ２０３９
のそれと同様である。即ち、図６においてセレクタ２０
４４をセレクタ２０５１に、セレクタ２０３８をセレク
タ２０４８に、セレクタ２０４５をセレクタ２０５２
に、ゲート２０４０をゲート２０５０に、信号（ＯＥ
Ｃ）a を信号（ＯＥＣ）b に、第１のクリア信号ＣＬＲ
１＊を第２のクリア信号ＣＬＲ２＊に、それぞれ読み変
えれば、第２のＲＡＭ２０４９の書き込み動作は図６で
示される。
【０１３３】期間ＴB が経過し、時刻ｔ2 において第１
のＲＡＭ２０３９の内容が全て読み出されると、即ち第
１のＲＡＭ２０３９がエンプティ状態となると、フル／
エンプティ検出器２０４１は選択信号ＢＡＮＫ１の値を
“０”から“１”に、また読み出し許可信号ＲＤＥＮを
値“１”から“０”へと変化させる。これは読み出しア
ドレスＲＡが“０”となったことを契機として行われ
る。こうして期間ＴC が開始する。
のＲＡＭ２０３９の内容が全て読み出されると、即ち第
１のＲＡＭ２０３９がエンプティ状態となると、フル／
エンプティ検出器２０４１は選択信号ＢＡＮＫ１の値を
“０”から“１”に、また読み出し許可信号ＲＤＥＮを
値“１”から“０”へと変化させる。これは読み出しア
ドレスＲＡが“０”となったことを契機として行われ
る。こうして期間ＴC が開始する。
【０１３４】読み出し許可信号ＲＤＥＮの変化によって
第１のＲＡＭ２０３９は待機状態になる。具体的には読
み出しアドレス生成部２０４６において読み出し許可信
号ＲＤＥＮが値“０”をとるようになって読み出しアド
レスＲＡの生成が中断される。そのため、第１のＲＡＭ
２０３９はリードモードにあるものの、読み出しが中断
されて待機状態となっている。
第１のＲＡＭ２０３９は待機状態になる。具体的には読
み出しアドレス生成部２０４６において読み出し許可信
号ＲＤＥＮが値“０”をとるようになって読み出しアド
レスＲＡの生成が中断される。そのため、第１のＲＡＭ
２０３９はリードモードにあるものの、読み出しが中断
されて待機状態となっている。
【０１３５】一方、期間ＴC においては第２のＲＡＭ２
０４９はライトモードにあり、書き込み動作を行い続け
ている。第２のＲＡＭ２０４９が書き込み動作を行い続
けている限り、第１のＲＡＭ２０３９は待機状態となっ
ている。従って同一のアドレスＪＡに関して第１及び第
２のＲＡＭ２０３９，２０４９の両方に書き込みが行わ
れることはない。
０４９はライトモードにあり、書き込み動作を行い続け
ている。第２のＲＡＭ２０４９が書き込み動作を行い続
けている限り、第１のＲＡＭ２０３９は待機状態となっ
ている。従って同一のアドレスＪＡに関して第１及び第
２のＲＡＭ２０３９，２０４９の両方に書き込みが行わ
れることはない。
【０１３６】時刻ｔ3 において第２のＲＡＭ２０４９の
書き込みが全て終了する。このとき次の一まとまりのハ
フマン符号に対応する一群のアドレスＪＡの先頭“０”
がフル／エンプティ検出器２０４１に与えられるので、
これを契機として選択信号ＢＡＮＫ０が値“１”から
“０”に変化する。この結果、第１のリードライト信号
（Ｗ／Ｒ）a が値“０”から“１”に変化して第１のＲ
ＡＭ２０３９がライトモードとなり、第２のリードライ
ト信号（Ｗ／Ｒ）b が値“０”から“１”に変化して第
２のＲＡＭ２０３９がリードモードとなる。
書き込みが全て終了する。このとき次の一まとまりのハ
フマン符号に対応する一群のアドレスＪＡの先頭“０”
がフル／エンプティ検出器２０４１に与えられるので、
これを契機として選択信号ＢＡＮＫ０が値“１”から
“０”に変化する。この結果、第１のリードライト信号
（Ｗ／Ｒ）a が値“０”から“１”に変化して第１のＲ
ＡＭ２０３９がライトモードとなり、第２のリードライ
ト信号（Ｗ／Ｒ）b が値“０”から“１”に変化して第
２のＲＡＭ２０３９がリードモードとなる。
【０１３７】このように、第２のＲＡＭ２０４９がライ
トモードにある期間（時刻ｔ1 〜ｔ3 ）よりも短い期間
（時刻ｔ1 〜ｔ2 ）において第１のＲＡＭ２０３９のリ
ードモードが実行される。そして時刻ｔ3 以後では、第
１のＲＡＭ２０３９と第２のＲＡＭ２０４９の動作が入
れ替わる。従って、逆ジグザグ変換部２０３ｂにおける
動作はライトモードに必要な期間で律速される。
トモードにある期間（時刻ｔ1 〜ｔ3 ）よりも短い期間
（時刻ｔ1 〜ｔ2 ）において第１のＲＡＭ２０３９のリ
ードモードが実行される。そして時刻ｔ3 以後では、第
１のＲＡＭ２０３９と第２のＲＡＭ２０４９の動作が入
れ替わる。従って、逆ジグザグ変換部２０３ｂにおける
動作はライトモードに必要な期間で律速される。
【０１３８】時刻ｔ3 以降の動作について具体的に説明
する。期間ＴD （時刻ｔ3 〜ｔ4 ）においては書き込み
許可信号ＷＲＥＮが値“１”をとり、第１のリードライ
ト信号（Ｗ／Ｒ）a が値“１”をとっているので第１の
ＲＡＭ２０３９において書き込み動作が行われている。
また、読み出し許可信号ＲＤＥＮが値“１”をとり、読
み出しアドレス生成部２０４６の動作も再開して読み出
しアドレスＲＡの生成も再開し、第２のリードライト信
号（Ｗ／Ｒ）b が値“０”をとっているので第２のＲＡ
Ｍ２０４９において読み出し動作が行われている。
する。期間ＴD （時刻ｔ3 〜ｔ4 ）においては書き込み
許可信号ＷＲＥＮが値“１”をとり、第１のリードライ
ト信号（Ｗ／Ｒ）a が値“１”をとっているので第１の
ＲＡＭ２０３９において書き込み動作が行われている。
また、読み出し許可信号ＲＤＥＮが値“１”をとり、読
み出しアドレス生成部２０４６の動作も再開して読み出
しアドレスＲＡの生成も再開し、第２のリードライト信
号（Ｗ／Ｒ）b が値“０”をとっているので第２のＲＡ
Ｍ２０４９において読み出し動作が行われている。
【０１３９】そして時刻ｔ4 になって、読み出しアドレ
スＲＡが値“０”をとると読み出し許可信号ＲＤＥＮが
値“０”をとり、読み出しアドレスＲＡの生成が中断す
る。このため第２のＲＡＭ２０４９は待機状態になる。
また選択信号ＢＡＮＫ１は値“１”から“０”に遷移す
る。一方、第１のＲＡＭ２０３９は書き込み動作を行い
続けている。そして時刻ｔ5 において第１のＲＡＭ２０
３９の書き込み動作が終了すると選択信号ＢＡＮＫ０、
読み出し許可信号ＲＤＥＮが値“１”を採るため第１の
リードライト信号（Ｗ／Ｒ）a は値“０”をとり、第２
のリードライト信号（Ｗ／Ｒ）b が値“１”を採る。そ
して読み出しアドレスＲＡの生成も再開されて第１のＲ
ＡＭ２０３９の読み出しが行われる。
スＲＡが値“０”をとると読み出し許可信号ＲＤＥＮが
値“０”をとり、読み出しアドレスＲＡの生成が中断す
る。このため第２のＲＡＭ２０４９は待機状態になる。
また選択信号ＢＡＮＫ１は値“１”から“０”に遷移す
る。一方、第１のＲＡＭ２０３９は書き込み動作を行い
続けている。そして時刻ｔ5 において第１のＲＡＭ２０
３９の書き込み動作が終了すると選択信号ＢＡＮＫ０、
読み出し許可信号ＲＤＥＮが値“１”を採るため第１の
リードライト信号（Ｗ／Ｒ）a は値“０”をとり、第２
のリードライト信号（Ｗ／Ｒ）b が値“１”を採る。そ
して読み出しアドレスＲＡの生成も再開されて第１のＲ
ＡＭ２０３９の読み出しが行われる。
【０１４０】従って、時刻ｔ4 〜ｔ5 の期間は時刻ｔ1
以前の状態と等価であり、図５においては期間ＴA とし
ている。
以前の状態と等価であり、図５においては期間ＴA とし
ている。
【０１４１】第３実施例の第１の場合においては、一方
のＲＡＭに書き込んでいる期間において他方のＲＡＭの
読み出しを行っているので、逆ジグザグ変換部２０３ｂ
の動作は逆ジグザグ変換部２０３ａの動作よりも一層迅
速になる。
のＲＡＭに書き込んでいる期間において他方のＲＡＭの
読み出しを行っているので、逆ジグザグ変換部２０３ｂ
の動作は逆ジグザグ変換部２０３ａの動作よりも一層迅
速になる。
【０１４２】図８はフル／エンプティ検出器２０４１の
内部構成を例示する回路図である。Ｄフリップフロップ
２０４１ａはアドレスＪＡの全ビットが“０”となった
場合にトリガがかかり、出力たる選択信号ＢＡＮＫ０が
反転する。同様にして、Ｄフリップフロップ２０４１ｂ
は読み出しアドレスＲＡの全ビットが“０”となった場
合にトリガがかかり、出力たる選択信号ＢＡＮＫ１が反
転する。
内部構成を例示する回路図である。Ｄフリップフロップ
２０４１ａはアドレスＪＡの全ビットが“０”となった
場合にトリガがかかり、出力たる選択信号ＢＡＮＫ０が
反転する。同様にして、Ｄフリップフロップ２０４１ｂ
は読み出しアドレスＲＡの全ビットが“０”となった場
合にトリガがかかり、出力たる選択信号ＢＡＮＫ１が反
転する。
【０１４３】選択信号ＢＡＮＫ０，ＢＡＮＫ１は更にそ
れぞれＤフリップフロップ２０４１ｄ，２０４１ｃに入
力し、図示されたＡＮＤゲート、ＮＡＮＤゲート及びＤ
フリップフロップ２０４１ｅの処理によって書き込み許
可信号ＷＲＥＮ及び読み出し許可信号ＲＤＥＮが出力さ
れる。
れぞれＤフリップフロップ２０４１ｄ，２０４１ｃに入
力し、図示されたＡＮＤゲート、ＮＡＮＤゲート及びＤ
フリップフロップ２０４１ｅの処理によって書き込み許
可信号ＷＲＥＮ及び読み出し許可信号ＲＤＥＮが出力さ
れる。
【０１４４】図９はリード・ライト制御部２０４３の構
成を例示する回路図である。この様に、書き込み許可信
号ＷＲＥＮ及び読み出し許可信号ＲＤＥＮ、並びに選択
信号ＢＡＮＫ０，ＢＡＮＫ１から第１及び第２のリード
ライト信号（Ｗ／Ｒ）a ，（Ｗ／Ｒ）b を生成する事
は、通常良く用いられる論理ゲートを用いて容易に実現
することができる。
成を例示する回路図である。この様に、書き込み許可信
号ＷＲＥＮ及び読み出し許可信号ＲＤＥＮ、並びに選択
信号ＢＡＮＫ０，ＢＡＮＫ１から第１及び第２のリード
ライト信号（Ｗ／Ｒ）a ，（Ｗ／Ｒ）b を生成する事
は、通常良く用いられる論理ゲートを用いて容易に実現
することができる。
【０１４５】（Ｃ−３−２−２）ＲＡＭの書き込みが読
み出しよりも速い場合（第２の場合）：第２実施例で説
明したように、無効係数の書き込みを行わないことによ
ってＲＡＭの書き込みは迅速に行うことができる。従っ
てＲＡＭの書き込みが読み出しよりも速い場合も生じ得
る。
み出しよりも速い場合（第２の場合）：第２実施例で説
明したように、無効係数の書き込みを行わないことによ
ってＲＡＭの書き込みは迅速に行うことができる。従っ
てＲＡＭの書き込みが読み出しよりも速い場合も生じ得
る。
【０１４６】図１０は第２の場合の逆ジグザグ変換部２
０３ｂの動作を示すタイミングチャートである。最も初
期には時刻ｔ1 以前においてアドレスＪＡに従って第１
のＲＡＭ２０３９に乗算結果Ｍの書き込みが行われてい
る。そして第２のＲＡＭ２０４９は未だデータが与えら
れていないので待機状態となっている。第１のＲＡＭ２
０３９に書き込みが行われ、第２のＲＡＭ２０４９が待
機状態となっている期間を期間ＴA とする。期間ＴA は
第１の場合の期間ＴA と等価である。
０３ｂの動作を示すタイミングチャートである。最も初
期には時刻ｔ1 以前においてアドレスＪＡに従って第１
のＲＡＭ２０３９に乗算結果Ｍの書き込みが行われてい
る。そして第２のＲＡＭ２０４９は未だデータが与えら
れていないので待機状態となっている。第１のＲＡＭ２
０３９に書き込みが行われ、第２のＲＡＭ２０４９が待
機状態となっている期間を期間ＴA とする。期間ＴA は
第１の場合の期間ＴA と等価である。
【０１４７】必要なデータが全て書き込まれ、時刻ｔ1
において第１のＲＡＭ２０３９がフル状態になると、そ
の内容が読み出しアドレスＲＡに従ってＤＣＴ係数Ｄ3
として出力される。具体的には、次の一まとまりのハフ
マン符号に対応する一群のアドレスＪＡの先頭“０”が
フル／エンプティ検出器２０４１に与えられるので、こ
れを契機として選択信号ＢＡＮＫ０が値“０”から
“１”に変化する。このため、読み出し許可信号ＲＤＥ
Ｎが値“０”から“１”へと変化し、第１のリードライ
ト信号（Ｗ／Ｒ）a が値“０”に変化して第１のＲＡＭ
２０３９がリードモードとなる。
において第１のＲＡＭ２０３９がフル状態になると、そ
の内容が読み出しアドレスＲＡに従ってＤＣＴ係数Ｄ3
として出力される。具体的には、次の一まとまりのハフ
マン符号に対応する一群のアドレスＪＡの先頭“０”が
フル／エンプティ検出器２０４１に与えられるので、こ
れを契機として選択信号ＢＡＮＫ０が値“０”から
“１”に変化する。このため、読み出し許可信号ＲＤＥ
Ｎが値“０”から“１”へと変化し、第１のリードライ
ト信号（Ｗ／Ｒ）a が値“０”に変化して第１のＲＡＭ
２０３９がリードモードとなる。
【０１４８】一方、選択信号ＢＡＮＫ０が値“１”をと
ることによって、アドレスＪＡと乗算結果Ｍとの対を書
き込むべき対象は、第１のＲＡＭ２０３９から第２のＲ
ＡＭ２０４９に切り替わる。よって第１の場合と同様に
して、時刻ｔ1 において第２のＲＡＭ２０４９にアドレ
スＪＡ及びこれと対応する乗算結果Ｍが書き込まれる。
つまり時刻ｔ1 においてリード・ライト制御部２０４３
は第２のリードライト信号（Ｗ／Ｒ）b を値“１”に遷
移させ、第２のＲＡＭ２０４９がライトモードになる。
ることによって、アドレスＪＡと乗算結果Ｍとの対を書
き込むべき対象は、第１のＲＡＭ２０３９から第２のＲ
ＡＭ２０４９に切り替わる。よって第１の場合と同様に
して、時刻ｔ1 において第２のＲＡＭ２０４９にアドレ
スＪＡ及びこれと対応する乗算結果Ｍが書き込まれる。
つまり時刻ｔ1 においてリード・ライト制御部２０４３
は第２のリードライト信号（Ｗ／Ｒ）b を値“１”に遷
移させ、第２のＲＡＭ２０４９がライトモードになる。
【０１４９】図１０では第２のＲＡＭ２０４９における
書き込み動作が時刻ｔ6 に終了し、その後時刻ｔ7 にお
いて第１のＲＡＭ２０３９における読み出し動作が終了
する場合が示されている。そして期間ＴE ，ＴF はそれ
ぞれ時刻ｔ1 〜ｔ6 及び時刻ｔ6 〜ｔ7 において定義さ
れている。即ち、期間ＴE は第２のＲＡＭ２０４９の書
き込みを行いつつ第１のＲＡＭ２０３９の読み出しが行
われている期間であり、期間ＴF は第１のＲＡＭ２０３
９の読み出しが行われているものの、第２のＲＡＭ２０
４９が待機状態にある期間である。
書き込み動作が時刻ｔ6 に終了し、その後時刻ｔ7 にお
いて第１のＲＡＭ２０３９における読み出し動作が終了
する場合が示されている。そして期間ＴE ，ＴF はそれ
ぞれ時刻ｔ1 〜ｔ6 及び時刻ｔ6 〜ｔ7 において定義さ
れている。即ち、期間ＴE は第２のＲＡＭ２０４９の書
き込みを行いつつ第１のＲＡＭ２０３９の読み出しが行
われている期間であり、期間ＴF は第１のＲＡＭ２０３
９の読み出しが行われているものの、第２のＲＡＭ２０
４９が待機状態にある期間である。
【０１５０】時刻ｔ6 において第２のＲＡＭ２０４９の
書き込みが全て終了すると、次の一まとまりのハフマン
符号に対応するアドレスＪＡの先頭の値“０”がフル／
エンプティ検出器２０４１に与えられ、選択信号ＢＡＮ
Ｋ０及び書き込み許可信号ＷＲＥＮは“１”から“０”
に遷移する。書き込み許可信号ＷＲＥＮの遷移によって
ハフマン復号部２０１、アドレス生成部２０７は待機状
態に制御される（図１、図２においては繁雑を避けるた
めに待機状態にするための制御線は図示していない）。
よってアドレスＪＡは“０”で停止する。つまり第２の
ＲＡＭ２０４９の書き込みは時刻ｔ6 で停止する。
書き込みが全て終了すると、次の一まとまりのハフマン
符号に対応するアドレスＪＡの先頭の値“０”がフル／
エンプティ検出器２０４１に与えられ、選択信号ＢＡＮ
Ｋ０及び書き込み許可信号ＷＲＥＮは“１”から“０”
に遷移する。書き込み許可信号ＷＲＥＮの遷移によって
ハフマン復号部２０１、アドレス生成部２０７は待機状
態に制御される（図１、図２においては繁雑を避けるた
めに待機状態にするための制御線は図示していない）。
よってアドレスＪＡは“０”で停止する。つまり第２の
ＲＡＭ２０４９の書き込みは時刻ｔ6 で停止する。
【０１５１】一方、読み出しアドレスＲＡは時刻ｔ6 に
おいてはまだ一巡しておらず、値“０”を採っていな
い。よって選択信号ＢＡＮＫ１は値“０”のままであ
る。一方、読み出し許可信号ＲＤＥＮが値“１”を採っ
ているので、第１のＲＡＭ２０３９では引き続いてリー
ドモードにあり、データの読み出しが行われている。
おいてはまだ一巡しておらず、値“０”を採っていな
い。よって選択信号ＢＡＮＫ１は値“０”のままであ
る。一方、読み出し許可信号ＲＤＥＮが値“１”を採っ
ているので、第１のＲＡＭ２０３９では引き続いてリー
ドモードにあり、データの読み出しが行われている。
【０１５２】時刻ｔ7 において読み出し許可信号ＲＤＥ
Ｎが値“０”を採ると、期間ＴF が終了する。つまり選
択信号ＢＡＮＫ１が値“１”へと遷移する。これと同時
に書き込み許可信号ＷＲＥＮが値“１”をとり、ハフマ
ン復号部２０１、アドレス生成部２０７の動作が復帰
し、第１のＲＡＭ２０３９への書き込みが再開する。
Ｎが値“０”を採ると、期間ＴF が終了する。つまり選
択信号ＢＡＮＫ１が値“１”へと遷移する。これと同時
に書き込み許可信号ＷＲＥＮが値“１”をとり、ハフマ
ン復号部２０１、アドレス生成部２０７の動作が復帰
し、第１のＲＡＭ２０３９への書き込みが再開する。
【０１５３】時刻ｔ7 〜ｔ8 で定義される期間ＴG にお
いて第１のＲＡＭ２０３９への書き込みが行われる。そ
して第１のＲＡＭ２０３９がフル状態になるとフル／エ
ンプティ検出器２０４１がアドレスＪＡの値“０”を検
出して選択信号ＢＡＮＫ０を“１”に遷移させる。これ
と同時に書き込み許可信号ＷＲＥＮが値“０”に遷移し
てハフマン復号部２０１、アドレス生成部２０７の動作
が中断する。従って、第１のＲＡＭ２０３９は時刻ｔ8
以降は待機状態となる。
いて第１のＲＡＭ２０３９への書き込みが行われる。そ
して第１のＲＡＭ２０３９がフル状態になるとフル／エ
ンプティ検出器２０４１がアドレスＪＡの値“０”を検
出して選択信号ＢＡＮＫ０を“１”に遷移させる。これ
と同時に書き込み許可信号ＷＲＥＮが値“０”に遷移し
てハフマン復号部２０１、アドレス生成部２０７の動作
が中断する。従って、第１のＲＡＭ２０３９は時刻ｔ8
以降は待機状態となる。
【０１５４】一方、第２の場合ではＲＡＭにたいする書
き込み動作が読み出し動作よりも高速の場合であるの
で、時刻ｔ7 以降は時刻ｔ8 を経過していても、第２の
ＲＡＭ２０４９はリードモードにあり、読み出し動作を
継続して行っている。よって、時刻ｔ8 〜ｔ9 で定義さ
れる期間ＴH においては第１のＲＡＭ２０３９が待機状
態にあり、第２のＲＡＭ２０４９はリードモードにあ
る。
き込み動作が読み出し動作よりも高速の場合であるの
で、時刻ｔ7 以降は時刻ｔ8 を経過していても、第２の
ＲＡＭ２０４９はリードモードにあり、読み出し動作を
継続して行っている。よって、時刻ｔ8 〜ｔ9 で定義さ
れる期間ＴH においては第１のＲＡＭ２０３９が待機状
態にあり、第２のＲＡＭ２０４９はリードモードにあ
る。
【０１５５】このように第３実施例の第２の場合におい
ては、一方のＲＡＭを読み出している期間において他方
のＲＡＭへの書き込みを行っているので、逆ジグザグ変
換部２０３ｂの動作は逆ジグザグ変換部２０３ａの動作
よりも一層迅速になる。
ては、一方のＲＡＭを読み出している期間において他方
のＲＡＭへの書き込みを行っているので、逆ジグザグ変
換部２０３ｂの動作は逆ジグザグ変換部２０３ａの動作
よりも一層迅速になる。
【０１５６】なお、第２の場合においても、フル／エン
プティ検出器２０４１やリード・ライト制御部２０４３
はそれぞれ図８、図９で例示された構成をとることによ
って対応する事ができる。
プティ検出器２０４１やリード・ライト制御部２０４３
はそれぞれ図８、図９で例示された構成をとることによ
って対応する事ができる。
【０１５７】なお、第１の場合とは異なり、時刻ｔ9 以
降の動作は期間ＴA における動作と等価ではない。時刻
ｔ9 以降の動作は期間ＴE における動作と同様である。
これは一番最初においては第２のＲＡＭ２０４９に読み
出すべきデータがないのに対して、時刻ｔ9 以降では読
み出すべきデータが存在しているという差異がある為で
ある。
降の動作は期間ＴA における動作と等価ではない。時刻
ｔ9 以降の動作は期間ＴE における動作と同様である。
これは一番最初においては第２のＲＡＭ２０４９に読み
出すべきデータがないのに対して、時刻ｔ9 以降では読
み出すべきデータが存在しているという差異がある為で
ある。
【０１５８】
【発明の効果】この発明のうち請求項１，２にかかる信
号処理装置においては、第２の値に対応する第１のアド
レスのみを生成する。信号処理部において行われる信号
処理は第１の値に関するものではなく、第２の値に関し
てのみ信号処理が行われるので、不要なアドレスを生成
することを省略して、迅速な処理を行うことができる。
号処理装置においては、第２の値に対応する第１のアド
レスのみを生成する。信号処理部において行われる信号
処理は第１の値に関するものではなく、第２の値に関し
てのみ信号処理が行われるので、不要なアドレスを生成
することを省略して、迅速な処理を行うことができる。
【０１５９】この発明のうち請求項３にかかる信号処理
装置においては、第２の値に関する乗算のみが行われる
ので、乗算回数が低減し、迅速な信号処理が可能とな
る。
装置においては、第２の値に関する乗算のみが行われる
ので、乗算回数が低減し、迅速な信号処理が可能とな
る。
【０１６０】この発明のうち請求項４にかかる信号処理
装置においては、記憶装置の第２のアドレスにおいて乗
算結果に書き換えるだけで所望のデータの書き込みを行
うことができるので迅速な信号処理が可能となる。
装置においては、記憶装置の第２のアドレスにおいて乗
算結果に書き換えるだけで所望のデータの書き込みを行
うことができるので迅速な信号処理が可能となる。
【０１６１】特に、この発明のうち請求項５，６にかか
る信号処理装置においては、一対の記憶手段において書
き込みを交互に行うことにより、読み出し時間と書き込
み時間とを別個に設定する必要がなく、迅速な信号処理
が可能となる。
る信号処理装置においては、一対の記憶手段において書
き込みを交互に行うことにより、読み出し時間と書き込
み時間とを別個に設定する必要がなく、迅速な信号処理
が可能となる。
【０１６２】この発明のうち請求項７にかかる信号処理
方法においては、第２の値に対応する第１のアドレスの
みを生成し、第１の値に対応するアドレスを生成するこ
とを省略して、迅速な処理を行うことができる。
方法においては、第２の値に対応する第１のアドレスの
みを生成し、第１の値に対応するアドレスを生成するこ
とを省略して、迅速な処理を行うことができる。
【０１６３】この発明のうち請求項８にかかる信号処理
方法においては、第２の値に関する乗算のみが行われる
ので、乗算回数が低減し、迅速な信号処理が可能とな
る。
方法においては、第２の値に関する乗算のみが行われる
ので、乗算回数が低減し、迅速な信号処理が可能とな
る。
【０１６４】この発明のうち請求項９にかかる信号処理
方法においては、記憶装置の第２のアドレスにおいて乗
算結果に書き換えるだけで所望のデータの書き込みを行
うことができるので迅速な信号処理が可能となる。
方法においては、記憶装置の第２のアドレスにおいて乗
算結果に書き換えるだけで所望のデータの書き込みを行
うことができるので迅速な信号処理が可能となる。
【０１６５】特に、この発明のうち請求項１０，１１に
かかる信号処理方法においては、一対の記憶手段におい
て書き込みを交互に行うことにより、読み出し時間と書
き込み時間とを別個に設定する必要がなく、迅速な信号
処理が可能となる。
かかる信号処理方法においては、一対の記憶手段におい
て書き込みを交互に行うことにより、読み出し時間と書
き込み時間とを別個に設定する必要がなく、迅速な信号
処理が可能となる。
【図１】この発明にかかる復号化手段２００の構成を示
すブロック図である。
すブロック図である。
【図２】この発明の第１実施例を示すブロック図であ
る。
る。
【図３】この発明の第２実施例を示すブロック図であ
る。
る。
【図４】この発明の第３実施例を示すブロック図であ
る。
る。
【図５】この発明の第３実施例の第１の場合の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図６】この発明の第３実施例の動作を示すタイミング
チャートである。
チャートである。
【図７】この発明の第３実施例の動作を示すタイミング
チャートである。
チャートである。
【図８】この発明の第３実施例を説明する回路図であ
る。
る。
【図９】この発明の第３実施例を説明する回路図であ
る。
る。
【図１０】この発明の第３実施例の第２の場合の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１１】従来の技術を示すブロック図である。
ＡＤＲ 書き込みアドレス Ｋ 検出信号 Ｍ 乗算結果 ＮＺ 有効係数 ＺＲＬ ０ラン長
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/24
Claims (11)
- 【請求項１】 単一の第１の値と、前記第１の値以外の
少なくとも一つの値を採る第２の値から構成される入力
信号を処理する信号処理装置であって、 （ａ）（ａ−１）前記第１の値が前記入力信号において
連続する数を示すランレングスを順次入力する第１入力
端と、 （ａ−２）前記第２の値を順次入力する第２入力端と、 （ａ−３）前記ランレングスの値に１を加えて得られる
値ずつ更新される第１のアドレスを順次出力する第１出
力端と、 （ａ−４）前記第１のアドレスと同期させて前記第２の
値を順次出力する第２出力端とを有するアドレス生成部
と、 （ｂ）前記第１のアドレス及び前記第２の値に対して所
定の信号処理を行い、配列された複数の出力信号を出力
する信号処理部とを備える信号処理装置。 - 【請求項２】 前記アドレス生成部は、 （ａ−５）前記第１入力端に接続された入力端と、検出
信号を出力する出力端とを含む“０”検出部と、 （ａ−６）前記第１入力端に接続された第１端と、常に
値“１”が与えられる第２端と、前記検出信号が与えら
れる制御端と、前記検出信号によって前記第１端に与え
られたデータ及び前記第２端に与えられたデータのいず
れかを出力する出力端とを含む第１のセレクタと、 （ａ−７）第１端と、前記第１のセレクタの前記出力端
に接続された第２端と、前記検出信号が与えられる第３
端と、これらの第１端乃至第３端に与えられたデータを
加算して出力して自身の前記第１端に与える出力端とを
含む加算器とを更に有し、 前記検出信号は、前記ランレングスが零の時に値“０”
を、前記ランレングスが非零の時に値“１”を採る請求
項１記載の信号処理装置。 - 【請求項３】 前記信号処理部は、 （ｂ−１）アドレス毎に対応して乗数を記憶しており、
前記第１のアドレスを入力してこれに対応する前記乗数
を出力する乗数記憶手段と、 （ｂ−２）前記第２の値を入力し、これに対応する前記
第１のアドレスに対応して得られた前記乗数を前記第２
の値に乗算し、これによって得られた乗算結果を出力す
る乗算部と、を有する請求項１記載の信号処理装置。 - 【請求項４】 前記信号処理部は、 （ｂ−３）所定の記憶領域に予め前記第１の値が格納さ
れ、 前記第１のアドレスと、これに対応する前記乗算結果と
を入力し、 前記所定の記憶領域の一部を指定する第２のアドレス
を、前記第１のアドレスから所定の規則に基づいて求
め、 前記第２のアドレスにおいて格納されていた前記第１の
値を前記第１のアドレスに対応する前記乗算結果に更新
して格納する記憶装置を更に有する請求項３記載の信号
処理装置。 - 【請求項５】 前記記憶装置は、（ｂ−３−１）予め前
記第１の値が格納され、前記第２のアドレスにおいて格
納されていた前記第１の値を前記第１のアドレスに対応
する前記乗算結果に更新して格納する第１及び第２の記
憶手段と、（ｂ−３−２）前記第１及び第２の記憶手段
にそれぞれ対応して設けられ、いずれもが前記第２のア
ドレスと、連続して更新される読み出しアドレスとを選
択的にそれぞれ前記第１及び第２の記憶手段に出力する
第２及び第３のセレクタとを有し、 前記第２及び第３のセレクタの切り替えによって前記第
１及び第２の記憶手段における前記第２のアドレスに基
づく書き込みと、前記読み出しアドレスに基づく読み出
しとが交互に行われ、 前記第２の記憶手段において前記書き込みが行われてい
る期間内において前記第１の記憶手段において前記読み
出しが行われ、 前記第１の記憶手段において前記書き込みが行われてい
る期間内において前記第２の記憶手段において前記読み
出しが行われる請求項４記載の信号処理装置。 - 【請求項６】 前記記憶装置は、（ｂ−３−３）予め前
記第１の値が格納され、前記第２のアドレスにおいて格
納されていた前記第１の値を前記第１のアドレスに対応
する前記乗算結果に更新して格納する第１及び第２の記
憶手段と、（ｂ−３−４）前記第１及び第２の記憶手段
にそれぞれ対応して設けられ、いずれもが前記第２のア
ドレスと、連続して更新される読み出しアドレスとを選
択的にそれぞれ前記第１及び第２の記憶手段に出力する
第２及び第３のセレクタとを有し、 前記第２及び第３のセレクタの切り替えによって前記第
１及び第２の記憶手段における前記第２のアドレスに基
づく書き込みと、前記読み出しアドレスに基づく読み出
しとが交互に行われ、 前記第２の記憶手段において前記読み出しが行われてい
る期間内において前記第１の記憶手段において前記書き
込みが行われ、 前記第１の記憶手段において前記読み出しが行われてい
る期間内において前記第２の記憶手段において前記書き
込みが行われる請求項４記載の信号処理装置。 - 【請求項７】 単一の第１の値と、前記第１の値以外の
少なくとも一つの値を採る第２の値から構成される入力
信号を処理する信号処理方法であって、 （ａ）前記第１の値が前記入力信号において連続する数
を示すランレングスを順次入力する工程と、 （ｂ）前記第２の値を順次入力する工程と、 （ｃ）前記ランレングスの値に１を加えて得られる値ず
つ更新して第１のアドレスを順次出力する工程と、 （ｄ）前記第１のアドレスと同期させて前記第２の値を
順次出力する工程とを備える信号処理方法。 - 【請求項８】 （ｅ）アドレス毎に対応して乗数を記憶
している乗数記憶手段に対し、前記第１のアドレスを入
力してこれに対応する前記乗数を得る工程と、 （ｆ）前記第２の値に対応する前記第１のアドレスに対
応して得られた前記乗数を前記第２の値に乗算し、これ
によって得られた乗算結果を得る工程とを更に備える請
求項７記載の信号処理方法。 - 【請求項９】 （ｇ）所定の記憶領域に予め前記第１の
値が格納されている記憶装置に対し、前記第１のアドレ
スと、これに対応する前記乗算結果とを入力する工程
と、 （ｈ）前記所定の記憶領域の一部を指定する第２のアド
レスを、前記第１のアドレスから所定の規則に基づいて
求める工程と、 （ｉ）前記第２のアドレスにおいて格納されていた前記
第１の値を前記第１のアドレスに対応する前記乗算結果
に更新して格納する工程とを更に備える請求項８記載の
信号処理方法。 - 【請求項１０】 （ｊ）予め前記第１の値が格納されて
いる第１の記憶手段に対し、前記第２のアドレスにおい
て格納されていた前記第１の値を前記第１のアドレスに
対応する前記乗算結果に更新して書き込みを行う工程
と、 （ｋ）予め前記第１の値が格納されている第２の記憶手
段に対し、前記第２のアドレスにおいて格納されていた
前記第１の値を前記第１のアドレスに対応する前記乗算
結果に更新して書き込みを行う工程と、 （ｌ）前記第１の記憶手段から、連続して更新される読
み出しアドレスに対応して格納されている前記第１の値
及び前記乗算結果の何れか一方を読み出し、前記読み出
しアドレスに前記第１の値を書き込む工程と、 （ｍ）前記第２の記憶手段から、連続して更新される前
記読み出しアドレスに対応して格納されている前記第１
の値及び前記乗算結果の何れか一方を読み出し、前記読
み出しアドレスに前記第１の値を書き込む工程とを更に
備え、 前記工程（ｊ）の実行されている期間において前記工程
（ｍ）を実行し、 前記工程（ｋ）の実行されている期間において前記工程
（ｌ）を実行する請求項９記載の信号処理方法。 - 【請求項１１】 （ｊ）予め前記第１の値が格納されて
いる第１の記憶手段に対し、前記第２のアドレスにおい
て格納されていた前記第１の値を前記第１のアドレスに
対応する前記乗算結果に更新して書き込みを行う工程
と、 （ｋ）予め前記第１の値が格納されている第２の記憶手
段に対し、前記第２のアドレスにおいて格納されていた
前記第１の値を前記第１のアドレスに対応する前記乗算
結果に更新して書き込みを行う工程と、 （ｌ）前記第１の記憶手段から、連続して更新される読
み出しアドレスに対応して格納されている前記第１の値
及び前記乗算結果の何れか一方を読み出し、前記読み出
しアドレスに前記第１の値を書き込む工程と、 （ｍ）前記第２の記憶手段から、連続して更新される前
記読み出しアドレスに対応して格納されている前記第１
の値及び前記乗算結果の何れか一方を読み出し、前記読
み出しアドレスに前記第１の値を書き込む工程とを更に
備え、 前記工程（ｍ）の実行されている期間において前記工程
（ｊ）を実行し、 前記工程（ｌ）の実行されている期間において前記工程
（ｋ）を実行する請求項９記載の信号処理方法。
Priority Applications (2)
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|---|---|---|---|
| JP5907894A JP3242788B2 (ja) | 1994-03-29 | 1994-03-29 | 信号処理装置及び信号処理方法 |
| US08/356,966 US6134349A (en) | 1994-03-29 | 1994-12-16 | Device and method for processing run-length encoded signals by using an address generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5907894A JP3242788B2 (ja) | 1994-03-29 | 1994-03-29 | 信号処理装置及び信号処理方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP3242788B2 JP3242788B2 (ja) | 2001-12-25 |
Family
ID=13102965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5907894A Expired - Fee Related JP3242788B2 (ja) | 1994-03-29 | 1994-03-29 | 信号処理装置及び信号処理方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002101934A1 (en) * | 2001-06-06 | 2002-12-19 | Seiko Epson Corporation | Decoding apparatus, decoding method, lookup table, and decoding program |
| JP2005318560A (ja) * | 2004-03-30 | 2005-11-10 | Matsushita Electric Ind Co Ltd | 可変長復号装置及び方法 |
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| US4939583A (en) * | 1987-09-07 | 1990-07-03 | Hitachi, Ltd. | Entropy-coding system |
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| US5142380A (en) * | 1989-10-23 | 1992-08-25 | Ricoh Company, Ltd. | Image data processing apparatus |
| DE69131808T2 (de) * | 1990-07-31 | 2000-03-16 | Fujitsu Ltd | Verfahren und Gerät zur Bilddatenverarbeitung |
-
1994
- 1994-03-29 JP JP5907894A patent/JP3242788B2/ja not_active Expired - Fee Related
- 1994-12-16 US US08/356,966 patent/US6134349A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002101934A1 (en) * | 2001-06-06 | 2002-12-19 | Seiko Epson Corporation | Decoding apparatus, decoding method, lookup table, and decoding program |
| JP2005318560A (ja) * | 2004-03-30 | 2005-11-10 | Matsushita Electric Ind Co Ltd | 可変長復号装置及び方法 |
| JP4607638B2 (ja) * | 2004-03-30 | 2011-01-05 | パナソニック株式会社 | 可変長復号装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6134349A (en) | 2000-10-17 |
| JP3242788B2 (ja) | 2001-12-25 |
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