JPH10117318A - 画像メモリ格納システムおよびブロック制御画像処理システムの方法 - Google Patents

画像メモリ格納システムおよびブロック制御画像処理システムの方法

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JPH10117318A
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Abstract

(57)【要約】 【課題】各チャネルにおいて特定の形式のインターリー
ブを用いて最適な性能を成し遂げるビデオ画像データを
保持するマルチチャネルメモリシステムおよびその方法
を提供すること。 【解決手段】輝度およびクロミナンス構成要素を示すデ
ータは、輝度情報がメモリ行の一部を占有し、クロミナ
ンス情報が他の部分を占有するように、それぞれ異なる
チャネル内でメモリに書き込まれる。チャネル割当て
は、メモリ行において循環され、メモリの１つの行から
次の行に変化し、その行のすべての輝度情報は連続し、
すべてのクロミナンス情報は連続するが、輝度情報およ
びその対応するクロミナンス情報は、３つのすべてのチ
ャネルを用いて単一動作においてアクセスされ得る。メ
モリは、それぞれが２つのデバイスを有し、各デバイス
が２つのバンクを有する３つのチャネルに組織される。
チャネルのインターリーブに加えて、スクリーン上で隣
接する画像データを保持するメモリ行は、この隣接する
データが迅速にアクセスされるようにそれぞれ異なるバ
ンクおよびデバイスに格納される。

Description

【発明の詳細な説明】
【０００１】本願は、１９９４年１０月２８日付けで提
出された高帯域幅メモリを有するＭＰＥＧビデオデコー
ダに関する米国特許出願第０８／３３０，５７９号の一
部継続出願である。
【０００２】
【発明の属する技術分野】本発明は、メモリ格納システ
ムに関し、特に、ブロック制御画像を保持するために構
成されたデータメモリに関する。
【０００３】
【従来の技術】表示用画像データを処理するシステムは
多数の形式で提供される。これらには、既存のデータか
ら画像を構築するビデオゲーム、医療イメージングデー
タを忠実に再生する医療診断システム、符号化されたビ
デオ情報を復号化し、それを処理して表示用の連続した
画像を生成するビデオ圧縮解除システムなどが挙げられ
る。これらのシステムはそれぞれ共通の構成要素、即
ち、画像情報を示すデータが表示前に格納されるメモリ
を有する。多くの画像処理システムは、入力画像および
出力画像の１つ以上の画像を格納する。入力画像は、例
えば、ビデオゲームのプレーヤに対応する視覚特徴を加
えるため、医療画像の構成要素を電気的に向上させるた
め、または後に発生する動き補償され符号化された画像
を復号化するのに用いられるため処理される。
【０００４】多くの画像処理システムは、ブロック制御
アルゴリズムを用いる。これらのアルゴリズムによっ
て、画像はより小さなピース（即ち、ブロック）に分解
され、ブロックは個々に処理される。画像ブロック内の
画素を並列処理することによってかなりの時間が節約さ
れ得る。しかし、画素は並列に処理されるため、全ブロ
ックの画素は、比較的短い時間間隔で格納および処理さ
れ得る。
【０００５】従って、ブロック制御画像処理装置におい
て用いられるメモリシステムは、全ブロックのデータを
迅速にフェッチし格納することができなければならな
い。このプロセスは、ブロックの境界が固定されていな
い場合には複雑になり得る。例えば、動き補償された画
像を処理する際、復号化されたデータは、ある時点での
ブロック内の画素と、前時点でのブロック内の画素との
間の相違を示し得る。この場合、前のブロックの画素
は、新しく得られる画素の復号化プロセスを完了するた
めにメモリ内に保持されフェッチされる。しばしば、最
良に一致するブロック画素を得るために、前のブロック
は、新たに受け取られるブロックによって占有される位
置とは異なる画像の位置から取り出される。この参照ブ
ロックの境界は、メモリ内に格納される他のブロックに
対してシフトされ得る。従って、参照ブロックは、格納
された画像内のいくつかのブロックの部分からの画素を
含み得る。
【０００６】補間などの他のタイプの画像処理もまた、
隣接するブロックからの画素を用いて単一ブロックの出
力画像を形成し得る。高精細ビデオ信号を復号化するの
に一般に用いられる画像補間の１つの形式は、画像メモ
リ内に格納されるブロックから半画素だけずれている参
照ブロックを規定することである。半画素位置の解像度
を有する参照ブロックを再生するためには、１つのブロ
ックよりも大きな１セットの画素がアクセスされなけれ
ばならない。従って、画像メモリは、単一ブロックの画
素へのアクセスに限定されるべきではない。
【０００７】画像メモリの構造および組織に影響を及ぼ
す他の画像処理問題は、マルチ構成要素画像データであ
る。例えば、圧縮ビデオ画像は、個別の輝度およびクロ
ミナンス構成要素を含み得る。なぜなら、クロミナンス
情報は、知覚できるほどに画像を低下させずに輝度情報
よりもより高度に圧縮され得るからである。画像が復号
化され表示されるとき、輝度およびクロミナンス構成要
素は、共に処理され共に表示される。しかし、画像処理
中には、クロミナンス構成要素とは個別に輝度構成要素
を処理することが所望され得る。これによって、画像メ
モリシステムに制約が加えられる。なぜなら、個別のブ
ロックからの輝度およびクロミナンス構成要素は、いく
つかの処理工程においては共に、他の処理工程において
は個別にアクセスされる必要があり得るからである。
【０００８】これらの技術の多くを用いる画像処理シス
テムの例としては、４：２：０マクロブロックフォーマ
ットで画像データを復号化するＭＰＥＧ−２デコーダが
挙げられる。図１Ａは、画像がどのようにスライスに分
割されるかを示すこのような画像の図形である。図１Ａ
において、ＡからＧと標識されるブロックのそれぞれ
は、画像の個別のスライスである。各スライスは、マク
ロブロックで構成される。例示的なマクロブロックは、
図１Ｂに示される。このマクロブロックは４：２：０フ
ォーマットであるため、４つの８画素×８画素の輝度ブ
ロックと、１つがＣｂ色差信号用であり、もう１つがＣ
ｒ色差信号用である２つの８画素×８画素のクロミナン
スブロックを有する。
【０００９】画像が受け取られ復号化されると、ブロッ
クは、図１Ｃに示されるシーケンスで発生する。即ち、
４つの輝度ブロック、１つのＣｂ色差ブロックおよび１
つのＣｒ色差ブロックのシーケンスである。画像データ
は、同一の順番で表示用にメモリからフェッチされる。
表示プロセッサでは、ＣｂおよびＣｒブロックのそれぞ
れは４つのブロックから拡張され、４つの輝度ブロック
のそれぞれと組み合わせられてカラー画像を再生する。
【００１０】しかし、画像処理中には、輝度およびクロ
ミナンスデータは、ブロック境界とは一致しないブロッ
ク内でアクセスされ得る。これは、図１Ｄおよび図１Ｅ
に示される。図１Ｄにおいて、参照ブロック１１０は、
４つの他のブロック１１２、１１４、１１６および１１
８の部分から形成される。従って、この参照ブロックの
境界は、画像が復号化されたときにメモリ内に格納され
ていた画像ブロックの境界とは一致しない。その結果、
メモリが所定のアドレスを有する画像ブロックにアクセ
スするように配置される場合、４つまでの画像ブロック
がブロック１１０を再生するためにアクセスされる必要
があり得る。
【００１１】図１Ｅは、ＭＰＥＧデコーダで用いられる
他の画像処理技術を示す。この技術によると、それ自身
を画像ブロック境界と位置合わせしないばかりでなく、
画素境界とも位置合わせしないブロック１２２が再生さ
れる。図１Ｅに示されるように、このブロックは、図１
Ｄに示されるブロック１１０から水平および垂直の両方
向に半画素位置だけずれている。ブロック１２２を再生
するために、単一ブロックに含まれるよりも多数の画素
がアクセスされなけれならない。これは、図１Ｅの９画
素×９画素のブロック１２０によって示される。図１Ｅ
に示されるように、ＭＰＥＧ−２アルゴリズムによって
用いられる８画素×８画素のブロックサイズよりも大き
なブロック内でＭＰＥＧデコーダが画像データにアクセ
スすることが可能であることが所望される。
【００１２】
【発明が解決しようとする課題】本発明は、かかる状況
を鑑みて成されたものであり、その目的は、各チャネル
において特定の形式のインターリーブを用いて最適な性
能を成し遂げるビデオ画像データを保持するマルチチャ
ネルメモリシステムおよびその方法を提供することであ
る。
【００１３】
【課題を解決するための手段】第１および第２の画像構
成要素信号を含むビデオ画像データを格納する本発明に
よるビデオメモリシステムは、第１および第２のパーテ
ィションを有するメモリであって、該各パーティション
が複数のメモリ行を有し、該各メモリ行が複数のセクシ
ョンを有し、該各パーティションが該パーティション内
のデータへアクセスするための各チャネルを有する、メ
モリと、アドレス発生器とを有し、該アドレス発生器
が、該第１および第２の画像構成要素信号のそれぞれを
該第１および第２のチャネルの１つに割り当てる手段で
あって、該チャネル割当てが該ビデオ画像データが格納
される該メモリ行の連続した行に対して異なる、手段
と、該第１および第２の画像構成要素の両方が該メモリ
行の１つに格納されるとき該１つのメモリ行のそれぞれ
異なるセクションに該第１および第２の画像構成要素を
割り当てる手段とを有し、それによって上記目的が達成
される。
【００１４】本発明の１つの実施態様によると、前記第
１および第２の画像構成要素信号のそれぞれが、前記ビ
デオ画像データによって示される前記ビデオ画像におけ
る隣接したグループの画素を示す複数のブロックを有
し、前記アドレス発生器が、該第１および第２の画像構
成要素信号の単一信号の該ブロックの連続したブロック
を、前記メモリパーティションのそれぞれ異なるパーテ
ィションにおける対応するメモリ行の対応するセクショ
ンに割り当てる手段をさらに有する。
【００１５】第１および第２の画像構成要素信号を含む
ビデオ画像データを格納する本発明によるビデオメモリ
システムは、第１、第２および第３のパーティションを
有するメモリであって、該各パーティションが複数のメ
モリ行を有し、該各メモリ行が複数のセクションを有
し、該各パーティションが該パーティション内のデータ
へアクセスするための各チャネルを有する、メモリと、
アドレス発生器とを有し、該アドレス発生器が、該第１
の画像構成要素信号を該第１、第２および第３のチャネ
ルの２つの連続したチャネルに割り当て、該第２の画像
構成要素信号を該第１、第２および第３のチャネルの残
りの１つに割り当てる手段と、該第１および第２の画像
構成要素の両方が該メモリ行の１つに格納されるとき該
１つのメモリ行のそれぞれ異なるセクションに該第１お
よび第２の画像構成要素を割り当てる手段とを有し、そ
れによって上記目的が達成される。
【００１６】本発明の１つの実施態様によると、前記第
１および第２の画像構成要素信号のそれぞれが、前記ビ
デオ画像データによって示される前記ビデオ画像におけ
る隣接したグループの画素を示す複数のブロックを有
し、前記アドレス発生器が、該第１および第２の画像構
成要素信号の単一信号の該ブロックの連続したブロック
を、前記メモリパーティションのそれぞれ異なるパーテ
ィションにおける対応するメモリ行の対応するセクショ
ンに割り当てる手段をさらに有する。
【００１７】本発明の他の実施態様によると、前記メモ
リの各パーティションが第１および第２のデバイスを有
し、該各デバイスが複数の前記メモリ行を保持し、前記
ビデオ画像データによって示される前記画像における垂
直に隣接するグループの画素を示すブロックが、該メモ
リ行の単一行の該デバイスのそれぞれ異なるデバイスに
格納される。
【００１８】本発明の他の実施態様によると、前記ブロ
ックがマクロブロックであり、該各マクロブロックが前
記第１の画像構成要素信号の４つのグループの画素と、
前記第２の画像構成要素信号の２つのグループの値およ
び２つのグループの画素とを有し、該マクロブロックの
１つにおける各グループの値が前記第１、第２および第
３のチャネルのそれぞれ異なるチャネルを用いて前記メ
モリ行の１つに格納され、該第１の画像構成要素信号の
該４つのグループの画素が該メモリ行の５つの連続した
アドレス空間に格納され、該第２の画像構成要素の該２
つのグループの画素が、該１つのメモリ行において第２
のアドレス空間が該第１の連続したアドレス空間から置
換される第２の連続したアドレス空間に格納される。
【００１９】本発明の他の実施態様によると、前記メモ
リが、前記第１、第２および第３のパーティションに対
応する第１、第２および第３のメモリ素子を有し、該各
メモリ素子が第１および第２のデバイスを有し、前記ア
ドレス発生器が、デバイスにおける特定の画素ロケーシ
ョンを示すアドレス値を生成するデバイスアドレス発生
器と、該デバイスの１つを選択し、該メモリ素子のそれ
ぞれ１つにおける該アドレス値を受け取るデバイス選択
回路とを有する。
【００２０】本発明の他の実施態様によると、各メモリ
素子の各デバイスが第１および第２のメモリバンクを有
し、前記アドレス発生器が、前記選択されたデバイスに
おける該バンクの１つを選択し、該メモリ素子のそれぞ
れ１つにおける前記アドレス値を受け取るバンク選択回
路をさらに有する。
【００２１】本発明の他の実施態様によると、前記デバ
イスアドレス発生器が、置換値を前記デバイスアドレス
に選択的に加算し、制御信号に応答して前記メモリ素子
の１つに適用される置換されたデバイスアドレスを生成
する。
【００２２】本発明の他の実施態様によると、前記３つ
のメモリ素子が循環する順番で配置され、前記デバイス
アドレス発生器が、前記デバイスアドレスを該循環内の
最初の２つのメモリ素子に適用し、前記置換されたデバ
イスアドレスを該循環内の第３のメモリ素子に適用し、
該循環内の開始位置が前記メモリ行の連続した行におい
て２位置だけ前進する。
【００２３】第１および第２の画像構成要素信号を有す
るビデオ画像データを第１および第２のパーティション
を有するメモリに格納する本発明による方法では、該パ
ーティションが、該パーティション内のデータにアクセ
スするための各チャネルに連結され、該方法が、該第１
および第２のパーティションのそれぞれにおける複数の
メモリ行を規定する工程であって、該各メモリ行が複数
のセクションを有する、工程と、該メモリのアドレス値
を発生する工程とを包含し、該メモリのアドレス値を発
生する工程が、該第１および第２のチャネルの１つに該
第１および第２の画像構成要素信号のそれぞれを割り当
てる工程であって、該チャネル割当てが、該ビデオ画像
データが格納される該メモリ行の連続した行に対して異
なる、工程と、該第１および第２の画像構成要素の両方
が該メモリ行の１つに格納されるとき該第１および第２
の画像構成要素を該１つのメモリ行のそれぞれ異なるセ
クションに割り当てる工程と、該第１および第２の画像
構成要素の１つが該メモリ行の１つに格納されるとき該
第１および第２の画像構成要素を該１つのメモリ行の単
一セクションに割り当てる工程とを包含し、それによっ
て上記目的が達成される。
【００２４】本発明は、各チャネル内のデータがインタ
ーリーブされるマルチチャネルメモリシステムに関す
る。各画像構成要素を示すデータは、それぞれ異なるチ
ャネル内でメモリに書き込まれる。チャネルの割当て
は、メモリの１つの行から次の行へと変化する。画像の
異なる構成要素はメモリの異なるセクションに格納さ
れ、１つのモードでは画像の単一部分を示す各構成要素
が共にアクセスされ、他のモードでは単一の構成要素を
示す連続した画像データが多数のチャネルのすべてを用
いてアクセスされ得る。
【００２５】
【発明の実施の形態】図２Ａは、本発明によるマルチフ
レームメモリ２１２を有する画像処理システムのブロッ
ク図である。図２Ａに示されるシステムは、マルチフレ
ームメモリ２１２からデータを受け取り、マルチフレー
ムメモリ２１２にデータを与える画像プロセッサ２１０
を有する。画像プロセッサ２１０は、リクエストされた
データのフェッチアドレスおよび格納アドレスをメモリ
２１２に与えるアドレス発生器２１４に連結されてい
る。メモリ２１２はまた、表示プロセッサ２１６に連結
され、表示プロセッサ２１６は、アドレス発生器２１４
を通してメモリ２１２からデータをフェッチし、表示デ
バイス２１８上で表示するための画素データを生成す
る。表示プロセッサ２１６は、アドレス発生器２１４に
マルチフレームメモリ２１２をアドレス指定させ、表示
される画素データがプロセッサ２１６に連続して与えら
れるようにする。
【００２６】図２Ａに示される本発明の例示的な実施態
様において、マルチ画像メモリ２１２は、画素格納領域
の行および列に配置される。これらの行および列は、格
納されている画像の行および列に必ずしも対応しない。
これらを区別するために、メモリ２１２の行および列を
「メモリ行」および「メモリ列」と呼び、画像の行およ
び列を「画像行」および「画像列」と呼ぶ。
【００２７】図２Ｂは、図２Ａに示されるメモリ２１２
としての使用に適した例示的なメモリのブロック図であ
る。図２Ｂにおいて、メモリ２１２は、各チャネルが２
つのメモリデバイスを有する３つのチャネルを含むもの
として示される。チャネルは、Ａ、ＢおよびＣと標識さ
れる。チャネルＡにおいて、２つのメモリデバイスは２
２０Ａおよび２２２Ａである。各メモリデバイス対は、
１７ビットのアドレス値を受け取り、６４ビットのデー
タ値を与える。メモリ２１２は、アドレス発生器２１４
から５１（１７×３）ビットのアドレス値を受け取り
（図２Ａに示されるように）、１９２（６４×３）ビッ
トのデータ値を画像プロセッサ２１０および表示プロセ
ッサ２１６に与える。
【００２８】図２Ｃは、メモリデバイス２２０Ａの１つ
の例示的な構造を示す。図２Ｃに示されるように、メモ
リデバイス２２０Ａは、２つのメモリバンク２３０およ
び２３４を有する。メモリデバイス２２０Ａおよび２２
２Ａに適用される１７ビットのアドレス値は、１５ビッ
トのアドレス値と２ビットのチップ選択値とに分割され
る。２ビットのチップ選択値は、２つのメモリデバイス
２２０Ａおよび２２２Ａにおける４つのメモリバンクの
１つを選択する。本発明の例示的な実施態様において、
２ビットのＣＳ信号は、メモリデバイス２２０Ａ、２２
０Ｂ、２２０Ｃ、２２２Ａ、２２２Ｂおよび２２２Ｃの
２つのバンクのそれぞれの出力ポートにおいて３状態ゲ
ートを有効または無効にするために用いられる。１５ビ
ットのアドレス値は、すべてのメモリデバイスに適用さ
れ、メモリバンクの１つからの特定の６４ビットのワー
ドを選択する。ＣＳ信号によって、各チャネルからの１
つの６４ビットのワードがメモリバスに適用される。図
２Ｂおよび図２Ｃに示されるメモリ構造は、メモリの４
方向インターリーブを可能にするため、ビデオメモリに
対して有利である。ＣＳ信号の動作のために、ＣＳ信号
の４つの可能な状態を単に循環させることによって、４
つの１９２ビットの値が迅速にアクセスされ得る。メモ
リ動作が適切なシーケンスで行われる場合、１９２バイ
トのデータを格納またはフェッチする個々の動作はいつ
か重複し得る。なぜなら、これらの動作は、メモリ２１
２内の異なるバンクにそれぞれアクセスしているからで
ある。
【００２９】図２Ｄは、メモリ２１２として用いられ得
る他のメモリを示すブロック図である。チャネルの１つ
のみ（チャネルＢ）の詳細は、図２Ｄに示される。メモ
リは、単一ポートＰを含むものとして示され、この単一
ポートＰを通ってデータおよびアドレス情報は一方でメ
モリ２１２間、他方で画像プロセッサ２１０と表示プロ
セッサ２１６との間で転送される。
【００３０】図２Ｄに示されるように、各チャネル
（Ａ、ＢおよびＣ）は、実際のデータを保持する２つの
メモリデバイス２４４および２４６を有する。各メモリ
デバイスは、上部バンク（Ｕ）および下部バンク（Ｌ）
の２つのバンクに分割される。各チャネルにおけるデー
タは、各メモリ行が２，０４８バイトのデータを有する
メモリ行に配置される。メモリ行全体は、論理回路２４
２によって一度にアクセスされる。メモリ２１２は３つ
のチャネルを有するため、単一メモリ行へのアクセス
は、６，１４４バイトのデータを戻す。
【００３１】図２Ｄに示されるメモリシステムにおい
て、単一メモリ行のデータは、単一デバイスの単一バン
クからアクセスされる。従って、各チャネルは、同一の
行番号を有する４つの行を有する。これらの行は、その
データの行にアクセスするのにどのバンクおよびどのデ
バイスが用いられるかによって区別される。１行のデー
タがアドレス指定されアクセスされると、このデータは
メモリインターフェース２４０の内部にあるキャッシュ
（不図示）に格納される。同一メモリ行におけるデータ
への次のアクセスは、キャッシュから試みられる。アド
レス発生器２１４によって与えられるアドレス値に応答
して、論理回路２４２は、特定のメモリアクセスに用い
られる適切なデバイスおよびバンクを選択し、インター
フェース回路２５０にデータを与え、インターフェース
回路２５０からデータを受け取る。インターフェース回
路２５０は、アドレス発生器２１４からアドレス値を受
け取り、データ値を表示プロセッサ２１６に与え、画像
プロセッサ２１０からデータ値を受け取り、画像プロセ
ッサ２１０へデータ値を与える。
【００３２】図２Ｂおよび図２Ｃに示される例示的なメ
モリシステムは、画像プロセッサ２１０および表示プロ
セッサ２１４によって用いられる６２．５ＭＨｚのシス
テムクロック信号のデータを各周期毎に２４バイト（１
９２ビット）のレートで転送する。画像全体のデータが
アクセスされるレートは、データをメモリ２２０および
２２２のバンクにインターリーブし、８バイトのデータ
の連続したグループがチャネル内の４つのメモリバンク
のそれぞれ異なる１つに保持されるようにすることによ
って最適化され得る。図２Ｂおよび図２Ｃに示されるメ
モリデバイスにおいて、各チャネルは、システムクロッ
ク信号の「８バイト」（即ち、１「オクトバイト」）の
データを各周期毎に与える。クロミナンスデータおよび
輝度データの両方が転送されている場合、２つのチャネ
ルは、合計１６バイトの輝度データを与え、残りのチャ
ネルは、８バイトのクロミナンスデータ（即ち、Ｃｂま
たはＣｒ色差信号）を与える。輝度データのみまたはク
ロミナンスデータのみが与えられている場合、３つのチ
ャネルのすべてが輝度データまたはクロミナンスデータ
を与える。
【００３３】図２Ｄに示されるメモリシステムは、全メ
モリ行のデータを保持するキャッシュを有するという点
で、図２Ｂおよび図２Ｃに示されるシステムとは異な
る。データ値は、単に、１行の単位で上部および下部メ
モリバンクに書き込まれるまたは上部および下部メモリ
バンクから読み出される。データ値は、８バイトのグル
ープで各キャッシュに与えられ、各キャッシュから与え
られる。これとは対照的に、図２Ｂおよび図２Ｃに示さ
れるメモリは、バッファを有さないが、１チャネル当た
り８バイトの単位でメモリバンク２２０および２２２か
ら直接データ値を与える。これ以外これらのメモリは同
等であるため、以下の説明は、図２Ｄに示されるメモリ
システムに注目する。図２Ｂおよび図２Ｃに示されるメ
モリシステムをさらに拡張したものを以下に説明する。
【００３４】図２Ｄに示される例示的なメモリは、イン
ターフェース２５０およびチャネルＡ、ＢおよびＣ間で
双方向メモリポートＰを介してデータを２５０ＭＨｚの
レートで転送し、１バイトのデータは、２５０ＭＨｚの
クロック信号の各移行と一致する各チャネルにおいて転
送される。従って、８バイト（１オクトバイト）のデー
タは、画像プロセッサ２１０および表示プロセッサ２１
４によって用いられる６２．５ＭＨｚのクロック信号の
各周期において各チャネルを通して転送される。
【００３５】図３Ａは、図２Ｄに示されるようなメモリ
システムを有する、図２Ａの画像処理システムをさらに
詳細に示すブロック図である。図３Ａに示される画像処
理システムは、ＭＰＥＧ−２標準によって符号化された
画像情報を圧縮解除するデコーダである。メモリ２１２
に加えて、図３Ａに示される処理システムは、可変長復
号化（ＶＬＤ）プロセッサ３１０と、逆量子化および逆
離散コサイン変換（ＩＤＣＴ）プロセッサ３１２と、半
画素補間および動き予想プロセッサ３１４と、出力イン
ターフェース３１６と、表示プロセッサ３２２とを有す
る。メモリシステム２１２は、入力メモリ３１８および
出力メモリ３２０を通して画像プロセッサとインターフ
ェースする。さらに、図３Ａに示される画像処理システ
ムは、メモリインターフェース２５０を通して動作し、
図２に示されるアドレス発生器２１４と同一の機能の多
くを行うメモリコントローラ３２４（図３Ｂおよび図３
Ｃを参照しながら以下に記載する）を有する。
【００３６】図３Ａに示されるシステムにおいて、符号
化された画像データはＶＬＤプロセッサ３１０に与えら
れ、復号化された画像データは、メモリ２１２から入力
メモリ３１８を介して半画素補間および動き予想プロサ
ッセ３１４ならびに表示プロセッサ３２２に適用され
る。復号化された画像データは、出力インターフェース
３１６によって出力メモリ３２０を介してメモリ２１２
に与えられる。本発明の例示的な実施態様において、入
力メモリ３１８は、チャネルインターフェース２５０か
ら１９２ビットのデータを受け取り、このデータを、よ
り小さなグループのビット（例えば、２４ビットのデー
タワード）でプロセッサ３１０、３１４および３２２の
１つに与える。同様に、出力メモリ３２０は、比較的小
さなインクリメント（例えば、２４ビット）で出力イン
ターフェース３１６からデータを収集し、１９２ビット
のデータをチャネルインターフェース２５０に与える。
図２Ｂおよび図２Ｃに示されるメモリが図３Ａに示され
るシステム内で用いられるならば、入力メモリ３１８
は、メモリ２１２から１９２ビットのデータを受け取
り、出力メモリ３２０は、メモリ２１２に１９２ビット
のデータを与え、図２Ａに示されるアドレス発生器２１
４は、メモリコントローラ３２４の代わりをするであろ
う。
【００３７】図３Ａに示されるシステムは、例えば、個
別のパス（不図示）を介してインターフェースプロセッ
サ２５０に接続されているトランスポートデコーダ（不
図示）からＭＰＥＧ−２符号化ビデオデータを示すシリ
アルビットストリームを受け取る。ビットストリームデ
ータは、一度に１９２ビットずつＶＬＤプロセッサ３１
０に与えられる。プロセッサ３１０は、可変長データス
トリームを部分的に復号化し、離散コサイン変換（ＤＣ
Ｔ）係数およびこの係数がどのように復号化されるかを
決定する様々な制御値を示す固定長コードワードを生成
する。制御値の１つのタイプは、マクロブロック動きベ
クタであり、このタイプのデータは、プロセッサ３１０
によってバスＭＶを介して補間および動き予想プロセッ
サ３１４に与えられる。
【００３８】プロセッサ３１２は、ＤＣＴ係数を画素値
に変換し、８画素×８画素のブロックのデータ値をプロ
セッサ３１４に送る。ブロックが動き補償技術を用いて
符号化されている場合、これらのデータ値は、最終画素
値を生成するために前に復号化されたフレームからの参
照ブロックの値に加えられる残留値である。この加算
は、半画素補間および動き予想プロセッサ３１４におい
て実施される。プロセッサ３１４は、メモリ２１２から
参照ブロックをフェッチし、この参照ブロックを逆量子
化およびＩＤＣＴプロセッサ３１２によって与えられる
残留画素値と組み合わせる。
【００３９】参照ブロックを得るために、プロセッサ３
１４は、前方フレームおよび後方フレームの２つの異な
るフレームにおける参照ブロック間に補間される必要が
あり得る。図１Ｄに示される参照ブロック１１０に対し
て水平および垂直の両方向に半画素位置だけずれている
図１Ｅに示される参照ブロック１２２のような参照ブロ
ックを得るために、プロセッサ３１４は、単一フレーム
内の隣接した画素間に補間される必要があり得る。これ
らの補間動作を両方とも実施するために、プロセッサ３
１４は、４つのブロックのデータをメモリ２１２に格納
されている前方および後方フレームの各フィールドから
１つずづフェッチし、フェッチされた各ブロックは、各
方向において従来のフィールドブロックの画素よりも１
画素位置だけ大きい。
【００４０】各ブロックの画素は、半画素補間および動
き予想プロセッサ３１４によって処理されると、画素の
ブロックを収集して、出力メモリ３２０を介してメモリ
２１２に格納する出力インターフェース３１６に送られ
る。出力インターフェース３１６は、出力メモリ３２０
に転送されるように画素値のブロックをバッファする。
上記のように、出力インターフェース３１６と出力メモ
リ３２０との間のデータパスは、２４ビットバスとして
実装され得るのに対して、出力メモリ３２０とインタフ
ェース回路２５０との間のデータパスは、１９２ビット
バスとして実装されている。下記のように、クロミナン
スデータのブロックは、輝度データの対応ブロックとは
異なるロケーションでメモリ２１２に書き込まれる。こ
のように、出力インターフェース３１６は、データをメ
モリに書き込むためのアドレスを与えるでけでなく、転
送されているブロックのどのブロックが輝度データであ
り、どのブロックがクロミナンスデータであるかを示
す。
【００４１】メモリ２１２に格納されている復号化され
た画素データが表示されるとき、このデータは、入力メ
モリ３１８およびメモリインターフェースＡＳＩＣ２５
０を介して表示プロセッサ３２２によってアクセスされ
る。データが一度に１ブロックずつアクセスされ表示さ
れ得るのに対して、いずれの１回のアクセスにおいて
も、ブロックから通常１ラインの画素のみが用いられ
る。さらに、カラー画素値を適切に再構築するために、
画素ラインの輝度データおよびクロミナンスデータが共
にアクセスされる。
【００４２】プロセッサ３１０、３１４、３１６および
３２２のそれぞれは、各制御信号ＶＲ、ＰＲ、ＯＲおよ
びＤＲを生成し、この信号はメモリ制御回路３２４に適
用され、メモリ２１２からのデータの格納およびフェッ
チを制御する。図３Ｂおよび図３Ｃは、メモリ制御回路
３２４での使用に適した回路のブロック図である。この
例示的な回路は、メモリ２１２に格納されている画像の
画素値のブロックをアドレス指定するのに用いられる。
【００４３】図３Ｂにおいて、メモリ制御回路３２４に
適用される制御信号は、水平部ＨＦ、垂直部ＶＦおよび
フィールド部ＦＤの３つの部分に分割される。１１ビッ
トのＨＦ信号のビット１０および９は、メモリ行アドレ
ス信号ＲＯＷの２つの最下位ビット（ＬＳＢ）となる。
信号ＨＦのビット８は、メモリデバイスのバンク、Ｕま
たはＬ（例えば、図２Ｃに示される２４４または２４
６）のいずれにおいてアドレス指定されたデータが見い
だされるかを示す信号ＢＡＮＫとなる。信号ＨＦのビッ
ト１０、９および８はまた、３ビット値ＨＦ［１０：
８］モジューロ３を示す２ビット出力値を生成するモジ
ューロ３デバイダ３５０に適用される。この値は、図３
Ｃおよび図７Ａから図７Ｆを参照して以下に記載される
ように、アドレスをチャネルに割り当てるために用いら
れる論理回路３５２の１つの入力ポートに適用される。
信号ＨＦ、ＨＦ［２：０］の３つのＬＳＢは、図３Ｂに
おいて信号ＦＢとして示されるメモリコントローラによ
って与えられる。この値は、戻されたオクトバイト内の
どのバイトがアドレス指定された画素に対応するかを特
定する。
【００４４】ビットＨＦ［７：３］は、３分割回路３５
４に適用される。この回路は、値ＨＦ［７：３］／３の
整数部分を示す４ビット値およびＨＦ［７：３］モジュ
ーロ３を示す２ビット値の２つの値を生成する。４ビッ
ト値は、メモリ列アドレスの４つの最上位ビットであ
り、２ビットモジューロ値は、論理回路３５２の第２入
力ポートに適用される。論理回路３５２の出力信号は、
２ビット信号ＣＨである。この信号は、適切なアドレス
値を各チャネルＡ、ＢおよびＣに適用するために図３Ｃ
を参照して以下に記載されるように用いられる。
【００４５】２１ビットのアドレス値の１０ビットの垂
直部ＶＦ［９：０］は、メモリ制御回路３２４によって
３のフィールドに分割される。この１０ビット値の５つ
の最上位ビット（ＭＳＢ）は、メモリ行アドレス（ＲＯ
Ｗ［６：２］）の５つのＭＳＢとなる。１０ビット値の
ビット４は、デバイスアドレス信号ＤＥＶである。この
信号は、メモリ２１２のデバイス（例えば、２４４また
は２４６）の１つを選択するために用いられる。１０ビ
ットの垂直部（［３：０］）の４つのＬＳＢは、メモリ
列アドレス（ＣＯＬ［３：０］）の４つのＬＳＢとな
る。
【００４６】アドレス値ＦＤ［３：０］の４ビットフィ
ールド部は、フィールド変換表３５６によってメモリ行
ベースアドレスに変換され、アドレス指定されたデータ
が発生するフィールドのメモリ２１２においてベースア
ドレスを生成する。フィールド変換表は、一方で画像処
理回路２１０の様々なプロセッサおよび表示プロセッサ
２１６（図２Ａに両方とも示される）によって用いられ
るフィールド番号間のマッピングを維持し、他方でフィ
ールドに対応するメモリ２１２内の物理的アドレスを維
持する。変換表は５ビット信号ＮＦ［４：０］によって
プログラムされ、この信号は、例えば、図４Ｂを参照し
ながら以下に記載されるメモリマップを維持するコント
ローラ（不図示）によって生成され得る。変換表３５６
によって与えられる出力信号は、格納されている画像フ
ィールドのベースアドレスであるメモリ行を指示する９
ビット値である。アクセスされるデータのメモリ行アド
レスは、加算器３５８においてこの９ビット値と７ビッ
トの行アドレス値ＲＯＷ［６：０］とを合計することに
よって得られる。
【００４７】図７Ａから図７Ｆを参照しながら、以下に
記載されるように、輝度データおよびクロミナンスデー
タは、メモリ行のそれぞれ異なるセクションに格納さ
れ、３つのチャネルをすべて用いることによって個別ま
たは共にアクセスされ得る。図３Ｃは、このタイプのア
クセスを発生させる回路のブロック図である。図３Ｃに
おいて、複合メモリ行およびメモリ列アドレスは、スイ
ッチ３６０の２つの入力ポートに適用される。複合メモ
リ行およびメモリ列アドレスはまた、加算器３６２の１
つの入力ポートに適用される。加算器の他の入力ポート
は、ディジタルデータソース３６４によって与えられる
オフセット値を受け取るように連結される。ディジタル
データソース３６４は、例えば、信号Ｙ／Ｃによって有
効にされるハードワイヤードレジスタ（不図示）であり
得る。信号Ｙ／Ｃが輝度データのみまたはクロミナンス
データのみが与えれていることを示す場合、ゼロの値
は、オフセット値として適用される。しかし、信号が輝
度データおよびルミナンスデータの組み合わせが与えら
れていることを示す場合、例えば１６０のメモリ列アド
レスオフセットが加算される。このオフセットは、図２
Ｃを参照しながら上述したメモリが用いられている場合
に適切である。図２Ａおよび図２Ｂに示されるようなメ
モリシステムが用いられている場合、異なるオフセット
値が適切であり得る。このアドレス値は、図７Ｅおよび
図７Ｆを参照して以下に記載するように決定され得る。
【００４８】加算器３６２の出力信号は、スイッチ３６
０の第３の入力ポートに適用される。このスイッチは、
信号ＣＨに応答して、加算器３６２によって与えられる
出力信号をチャネルの１つに適用すると共に、組み合わ
せられたメモリ行およびメモリ列のアドレス値を他の２
つのチャネルに与える。アドレス値が３つのメモリチャ
ネルに適用される方法は、図７Ａから図７Ｆを参照しな
がら以下に記載される。
【００４９】図４Ａは、参照ブロックが、１０ビットの
垂直アドレス部ＶＦ［９：０］および１１ビット水平ア
ドレス部ＨＦ［１０：０］を用いてどのように配置され
るかを示す画像フィールドアドレス図である。図４Ａに
示されるように、これら２つの値を用いて、フィールド
内の任意の位置に配置される参照ブロックの第１画素が
アドレス指定され得る。画素アドレス値ＨＦおよびＶＦ
は、図３Ｂおよび図３Ｃに示される回路によって変換さ
れ、マルチフレームメモリ２１２における適切なメモリ
行、メモリ列およびオクトバイトの画素が得られる。
【００５０】図４Ｂは、画像フィールドおよび符号化さ
れたデータバッファ（ＶＢＶバッファ）のレイアウトを
示すメモリ２１２の図である。図４Ｂに示されるよう
に、メモリ２１２は、６つのフィールドＡ０、Ａ１、Ｂ
０、Ｂ１、Ｃ０およびＣ１を任意の時間に保持する。こ
れらのフィールドは、対になってフレームに与えられ
る。３つのフレームは、前方参照フレーム、後方参照フ
レームおよび表示フレームを示す。フレーム内には固定
された割当てはない。前方参照フレームとして用いられ
ているフレームは表示フレームになり得るのに対して、
前の表示フレームは後方参照フレームになり、前の後方
参照フレームに対応するメモリ領域に格納されたばかり
の新しいフレームは前方参照フレームになる。プロセッ
サ３１４および３２２によって与えられる後方フレー
ム、前方フレームまたは表示フレームインジケータか
ら、図４Ｂに示される６つのフィールドの１つへの変換
は、フィールド変換表３５６によって処理される。この
表は、マイクロプロセッサ（不図示）によって、図４Ｂ
に示されるマルチフレームメモリ内の６つのフィールド
のベースに対応するメモリ行値がロードされる。各フィ
ールドの機能が変化するにつれて、表３５６は更新さ
れ、画素アドレス値のフィールド部ＦＤ［０：３］は、
適切なベースアドレスに変換される。
【００５１】図５Ａ、図５Ｂおよび図５Ｃは、図２Ｄに
示されるようなメモリシステムが用いられるときに画像
データのフィールドがどのようにメモリ２１２内に格納
されるかを説明するのに有用なデータ構造図である。図
５Ａは、主要なプロフィール高レベル画像の画像フィー
ルドを示す。この画像フィールドは、各ラインが１９２
０画素を有する５４０ラインを有する。上記のように、
メモリ２１２によって与えられるデータのメモリ行は固
定長である。このように、画像の幅にまたがっている１
スライスのマクロブロックは８メモリ行を用い、各メモ
リ行は、図５Ｂに示されるように、６，１４４バイトの
データを有し、水平に３８４バイト垂直に１６ラインの
マトリックスに配置されている。上記のようにメモリ２
１２は、８バイト（１オクトバイト）の単位でデータを
与える。図５Ｃは、１つが輝度信号（Ｙ）および１つが
２つの色差信号（ＣｂおよびＣｒ）のそれぞれに対す
る、３オクトバイトのデータを示すデータ図である。
【００５２】図６は、図４Ｂに示されるフィールドＡ０
を構成するメモリ行がどのようにメモリ２１２内に格納
されるかを示すメモリマップ図である。図６に示される
ように、マクロブロックのメモリ行は、そのデバイス番
号（Ｄ０またはＤ１）、デバイス内のバンク（Ｌまたは
Ｕ）およびバンク内のメモリ行番号（Ｒ０からＲ６７）
によって同定される。次の画像フィールド（即ち、フィ
ールドＡ１）は、メモリ行Ｒ６８で開始する。
【００５３】メモリ行のデバイス割当ては、格納されて
いる画像の列に沿って下方向に交互になっていることに
留意すること。データ構造の第１列における連続したメ
モリ行は、シーケンスＤ０、Ｄ１、Ｄ０等に従う。図２
Ｄに示されるようなＲＡＭＢＵＳメモリシステムが用い
られると、このように異なるデバイスにおいてメモリ行
を垂直インターリーブすることによって、垂直に位置合
わせされた行の対は、メモリ行が同一のデバイス内に格
納される場合よりも高速度にアクセスされる。このＲＡ
ＭＢＵＳシステムの特徴は、図１０Ａおよび図１０Ｂを
参照しながら以下にさらに詳細に説明される。図２Ａお
よび図２Ｂに示されるようなメモリシステムが用いられ
る場合、データをより精細な粒度でインターリーブ、例
えば、３つのチャネルの交互のメモリバンク内に交互の
マクロブロック行（各行は、２４バイトまたは１９２ビ
ットのデータを含む）を格納し、各バンクの交互のデバ
イス内に垂直方向に位置合わせされた対応する行を格納
することが有利であり得る。図２Ａおよび図２Ｂに示さ
れるようなメモリシステムを用いて使用され得る例示的
な方式は、図７Ｅおよび図７Ｆを参照しながら以下に説
明される。
【００５４】ＭＰＥＧ−２規格に規定されるように、各
マクロブロックは、６つのブロック、即ち、４つの８画
素×８ラインブロックの輝度情報信号Ｙ、およびそれぞ
れ１つずつの８画素×８ラインブロックの２つのクロミ
ナンス情報信号ＣｂおよびＣｒを有する。図７Ａ、図７
Ｂおよび図７Ｃは、本発明に用いるのに有利な図２Ｄに
示されるメモリへの画像画素のマッピングを示す。図７
Ａは、メモリ２１２に格納されているときの画像フィー
ルドの画素データの第１メモリ行である行１を示す。図
７Ｂおよび図７Ｃは、それぞれ、図６に示されるように
水平方向に行１に従う画素情報を含むメモリ行２および
３の半分を示す。
【００５５】図７Ａ、図７Ｂおよび図７Ｃに示されるメ
モリの行は、２つのセクションに分割される。垂直破線
７００の左側にあるセクションは、輝度データを保持
し、垂直破線７００の右側にあるセクションは、クロミ
ナンス情報を保持する。文字Ａ、ＢおよびＣのそれぞれ
は、メモリ２１２の３つのチャネルのそれぞれ１つから
得られる１オクトバイトのデータを示す。従って、図７
Ａに示されるメモリ行は、それぞれが４８オクトバイト
を含む１６ラインを有する。本発明の例示的な実施態様
において、３つのチャネルのすべてが各メモリアクセス
動作中に用いられる。図３Ａを参照すると、マクロブロ
ックのデータが出力メモリ３２０からメモリ２１２に格
納されているとき、２つのチャネルが輝度情報（６２．
５ＭＨｚのクロックパルスにつき２オクトバイト）に用
いられ、１つのチャネルがクロミナンス情報（６２．５
ＭＨｚのクロック当たり１オクトバイト、交互のＣｂお
よびＣｒ）に用いられる。データが半画素補間および動
き予想プロセッサ３１４によって用いられるためにフェ
ッチされているとき、およびデータが表示プロセッサ３
２２によって検索されているとき、３つのすべてのチャ
ネルは、まず輝度情報をフェッチするために用いられ、
次にクロミナンス情報をフェッチするために用いられ
る。
【００５６】データは、半画素補間回路によって用いら
れためにメモリ２１２に書き込まれ、メモリ２１２から
読み出され、連続したオクトバイトが矢印７０１によっ
て示される方向にアクセスされる。しかし、データは、
表示のためにメモリから読み出され、連続したオクトバ
イトが矢印７０３によって示される方向に得られる。
【００５７】図８に示されるように、輝度情報（Ｙで示
される）およびクロミナンス情報（ＣｂＣｒで示され
る）は、Ｙ−（Ａ，Ｂ）、ＣｂＣｒ−（Ｃ）；Ｙ−
（Ｃ，Ａ）、ＣｂＣｒ−（Ｂ）；Ｙ−（Ｂ，Ｃ）、Ｃｂ
Ｃｒ−（Ａ）の順番でメモリ２１２のチャネルＡ、Ｂお
よびＣに同時に書き込まれることに留意すること。図７
Ａに示されるように、Ｙデータは破線７００の左側に書
き込まれるのに対して、対応するＣｂＣｒデータは破線
７００の右側（即ち、１６０のメモリ列アドレスオフセ
ット）に書き込まれる。図８に示されるように、Ｃｂク
ロミナンス情報８０４には、Ｃｒクロミナンス情報８０
６が垂直方向にインターリーブされる。各連続した水平
マクロブロックの輝度構成要素は、図７Ａに示される第
１メモリ行の２つの完全なメモリ列を占有するのに対し
て、クロミナンス情報は１つの完全な列を占有する。輝
度構成要素は、図７Ａの左縁部から書き込まれ、クロミ
ナンス構成要素は、破線７００から書き込まれる。この
パターンは、チャネルＡおよびＢにおいて輝度情報がア
ドレス１６０で始まる列の最後のセルに書き込まれ、対
応のクロミナンス情報が図７Ａの最も右側の列の最後の
セルに書き込まれるまで連続する。次のマクロブロック
は、図７Ｂに示されるメモリ２１２の第２のメモリ行に
書き込まれる。この第２のメモリ行におけるデータは、
チャネル（Ａ，Ｂ）を用いてメモリに書き込まれた第１
のメモリ行における最後の輝度データの次にチャネル
（Ｃ，Ａ）を用いてメモリ２１２に書き込まれた第２の
メモリ行における輝度データが続くように、上記の順番
で連続する。データは、輝度およびクロミナンスデータ
がメモリ行の境界にまたがってメモリチャネルＡ、Ｂお
よびＣを連続して使用して連続するように、このパター
ンで書き込まれる。
【００５８】図７Ｄは、メモリ列アドレスと図７Ａに示
されるメモリ行レイアウトとを関連づけるメモリマップ
図である。図７Ｄに示されるように、各メモリ行は、２
５６のメモリ列を有し、各メモリ列は、１つがメモリ２
１２の各チャネルＡ、ＢおよびＣに対する３オクトバイ
トのデータを有する。図３Ｃを参照すると、２オクトバ
イトの輝度データおよび１オクトバイトのクロミナンス
データがアドレス０においてメモリに格納されるとき、
２輝度オクトバイトはメモリチャネル０に書き込まれる
のに対して、クロミナンスオクトバイトは、オフセット
値１６０を加えるために、チャネルＣのメモリ列１６０
に書き込まれる。図７Ａを参照すると、メモリ列１６０
は破線７００のすぐ右側にある。図３Ｃに示されるスイ
ッチ３６０および図３Ｂに示される論理回路３５２は、
図７Ａ、図７Ｂおよび図７Ｃに示される列アドレスを並
べ替えし、置換されたアドレスが常に適切なチャネルに
適用され適切なクロミナンスオクトバイトを格納または
フェッチするようにする。
【００５９】図７Ｅおよび図７Ｆは、図２Ｂおよび図２
Ｃに示されるようなメモリシステムと共に使用するのに
適した２つのメモリマッピングを示す。図７Ｅに示され
るマッピングにおいて、メモリ行は、ＭＰＥＧ−２画像
スライス、即ち、画像の水平方向にまたがる１セットの
マクロブロックに対応する。このマッピングを用いて、
３８４０のアドレスオフセットが、クロミナンスブロッ
ク（破線７００’の右側）を輝度ブロックから分離する
ために用いられる。上記により、個々の画素がアドレス
指定され、８つの画素が各チャネルアドレスに格納さ
れ、スライスが１画像ライン当たり６０マクロブロック
（１９２０画素）を有することが想定される。
【００６０】図７Ｅに示されるマッピング方式で用いら
れるチャネルシーケンシングは、図７Ａ、図７Ｂおよび
図７Ｃに示されるマッピングと同一の慣習に従う。この
シーケンシングにより、３つのすべてのチャネルが水平
および垂直にアクセスされ、連続した画像データが得ら
れる。また、このシーケンシングにより、３つのすべて
のチャネルがアクセスされ、連続した輝度データまたは
連続したクロミナンスデータが得られると共に、輝度デ
ータおよび対応するクロミナンスデータが３つのチャネ
ルを用いてアクセスされる。
【００６１】図７Ｆに示されるマッピング方式では、メ
モリ行は、フィールド全体に対応し、クロミナンスデー
タを輝度データから分離するために用いられるオフセッ
ト値は１０３６８００である。本発明の本実施態様で用
いられるチャネルシーケンシングは、連続したストリン
グの画素が３つのすべてのチャネルを用いてメモリに書
き込まれ、メモリからフェッチされることを確実にする
だけである。チャネルシーケンシングは、それぞれが３
つのすべてのチャネルを用いて、水平に連続した輝度画
素構成要素、水平に連続したクロミナンス画素構成要素
または対応する連続した輝度およびクロミナンス画素構
成要素が同時にアクセスされることを可能にする。この
メモリマッピング方式は、垂直に連続した画素が３つの
すべてのチャネルを用いてアクセスされるようにしない
ため、図７Ａ、図７Ｂ、図７Ｃおよび図７Ｅに示される
方式ほどフレキシブルではない。
【００６２】図６は、各セルが図７Ａ（即ち、図２Ｄに
示されるようなメモリシステムを用いる）に示されるよ
うなメモリ行である、１つの完全なフィールドを示す。
水平マクロブロック行（１６ラインのビデオ画像）は、
図６に示される８つのメモリ行を用いる。上記のデータ
順序付け方法によって、図６に示されるメモリ行にまた
がってデータが連続する。この順序付けの第一の重要性
は、参照マクロブロックが容易にアクセスされることで
ある。標準に規定されるように、これらの参照マクロブ
ロックは、任意の垂直および水平置換を規定するそれぞ
れの動きベクターによって現在入力されているマクロブ
ロックからオフセットし、それぞれは、半画素解像度を
有する。このことは、参照マクロブロックの位置が図６
または図７Ａから図７Ｃのセルラインに限定されないこ
とを意味する。このオフセットアドレッシングは、図１
Ｄおよび図１Ｅを参照しながら上述した。
【００６３】図７Ａ、図７Ｂおよび図７Ｃに示されるデ
ータの特定の配置および図２Ｄに示されるメモリシステ
ムは、単一のメモリアクセスリクエストのみを用いる新
たに復号化された輝度−クロミナンスマクロブロックの
格納を可能にし、また、下記のように、１７×９のフォ
ーマットの輝度画素および９×５のフォーマットのクロ
ミナンス画素の任意に配置されたブロックが最高２つの
メモリアクセスを用いて動き補償処理のためにアクセス
されるようにする。さらに、これらの２つのリクエスト
は、パイプライン化される。
【００６４】メモリ２１２が表示用に読み出されると
き、フィールドは一般に左から右および上から下に読み
出される。図７Ａから図７Ｆを参照しながら上述したよ
うに、３つのすべてのチャネルが用いられる。以下の議
論では、図１０Ａは、図６の左上側の角にあるメモリ行
６１０を示し、図１０Ｂは、行６１０の右側に配置され
るメモリ行６１２を示す。１つのアクセスにおいて、図
７Ａの第１行目は、矢印７０３の方向に左から右に読み
出される。Ｙ値のすべてがまず読み出され、次にＣｂお
よびＣｒ値が読み出されることに留意すること。次のア
クセスは、図７Ｂに示されるように、第２メモリ行６１
２から行われる。図７Ｂにおいて、第１行目は、左から
右に読み出される。これは、表示ラスターが形成される
まで連続する。３つのチャネルにおけるデータの順序付
けは、図７Ａ、図７Ｂおよび図７Ｃに示される３つの行
のそれぞれに対して異なることに留意すること。このパ
ターンは、３行目毎に繰り返される。
【００６５】半画素補間回路は常に輝度データにアクセ
スし、１７画素×９ラインのブロックを得、それぞれ９
画素×５ラインである１つがＣｂ値に対応し１つがＣｒ
値に対応する２つのブロックにおけるクロミナンスデー
タにアクセスする。１７×９輝度アクセスによって、半
画素補間回路３１４（図３Ａに示される）は半画素解像
度を有する１６×８ブロックの画素を生成することが可
能になる。この１６×８ブロックは、輝度画素値のフィ
ールドマクロブロックに対応する。同様に、９×５クロ
ミナンスブロックは、クロミナンス信号（ＣｂおよびＣ
ｒ）用の８×４フィールドマクロブロックの画素を生成
するために用いられる。
【００６６】図１０は、１７×９ブロックの輝度画素を
得るためにメモリがどのようにアクセスされるかを示
す。１７の連続した輝度画素値にアクセスするために、
３つのチャネルからのデータが必要である。図９は、デ
ータが、任意のメモリ行において任意の３つの可能なチ
ャネル順序（Ａ，Ｂ，Ｃ）、（Ｂ，Ｃ，Ａ）、（Ｃ，
Ａ，Ｂ）を有し得ることを示す。図７Ａに示される行を
例として用いて、図９のアイテム９０２として示される
データは、アイテム７０２における２つの列およびアイ
テム７０８の１つの列として得られ得る。所望の１７×
９ブロックの画素は、フェッチされた２４×９ブロック
の画素内に全体が配置され、フェッチされた画素からプ
ロセッサ３１４（図３Ａに示される）によってアクセス
される。対応する２つの９×５ラインブロックのクロミ
ナンス情報は、図７Ａに示されるデータアイテム７０４
および７０６からフェッチされ得る２４画素×１０ライ
ンのデータブロック内に全体が配置される。
【００６７】図７Ａ、図７Ｂおよび図７Ｃに示される特
定のアドレッシング方式はまた、アクセスされる参照マ
クロブロックが多数のメモリ行にわたって分割される際
に利点を有する。これは、例えば、動き補償処理におい
て発生し得る。なぜなら、前方および後方参照ブロック
は、それぞれのフィールドに格納されるときブロック境
界には限定されないからである。事実、参照ブロック
は、フレーム内の任意のロケーションで１画素位置の半
分の解像度まで発生し得る。図１０Ａおよび図１０Ｂは
２つの異なる状況を示し、その１つでは、２つの９画素
×５ラインセットのクロミナンス値が４つのメモリ行に
わたって分割され、もう１つでは、１７画素×９画素セ
ットの輝度値が４つのメモリ行にわたって分割される。
【００６８】図２Ｃに示されるメモリシステムを参照し
ながら上述したように、３つのチャネルのそれぞれのア
ドレスが個別に特定され得るため、およびメモリ行の境
界にわたってデータが連続しているため、これらの状況
のいずれかは、最高２つのメモリアクセスで処理され得
る。さらに、メモリデバイスにおけるアドレスの垂直イ
ンターリーブのために、これらの２つのメモリアクセス
はパイプライン化され、パイプライン化できない２つの
フェッチリクエストに対して、データをフェッチするの
に必要な時間量が減少される。図１０Ａに示される例に
ついては、ブロック１０１０は、２つのメモリ動作にお
いてアクセスされ、第１の動作は、チャネルＢのアドレ
スを（Ｄ０，Ｒ１）に設定し、チャネルＣのアドレスを
（Ｄ０，Ｒ０）に設定する。チャネルＡはまた、（Ｄ
０，Ｒ０）または（Ｄ０，Ｒ１）のいずれかに対するも
のであり得るメモリアクセスを有する。チャネルＡから
のデータは９×５セットのクロミナンス画素を回収する
のに必要ではないため破棄される。クロミナンスデータ
にアクセスするために用いられる第２のメモリ動作は、
割当て（Ｄ１，Ｒ１）をチャネルＢのアドレスとして設
定し、割当て（Ｄ１，Ｒ０）をチャネルＣのアドレスと
して設定する。再び、この場合、Ａチャネルにおいて、
（Ｄ１，Ｒ０）または（Ｄ１，Ｒ１）のいずれかへのダ
ミーアクセスが行われる。これらのリクエストは、ブロ
ック１０１０に示されるデータを回収する。ブロック１
０１０は、各ラインが２オクトバイトを含む１０ライン
を有することに留意すること。図８に示されるように、
ＣｂおよびＣｒクロミナンス値がメモリ２１２において
インタリーブされるため１０ラインが必要である。
【００６９】図１０Ｂのデータセット１０１２に含まれ
る１７×９ブロックの画素値を得るために用いられる２
つのアクセスは、クロミナンスサンプルについて同一で
ある。第１のアクセスは、チャネルＡ、ＢおよびＣのア
ドレスを（Ｄ０，Ｒ０）、（Ｄ０，Ｒ０）および（Ｄ
０，Ｒ１）にそれぞれ設定する。第２のアクセスは、こ
れらのアドレスを（Ｄ１，Ｒ０）、（Ｄ１，Ｒ０）およ
び（Ｄ１，Ｒ１）にそれぞれ設定する。これらのリクエ
ストは、ブロック１０１２に示されるデータを回収す
る。
【００７０】本発明の例示的な実施態様において、画素
１０１０および１０１２のブロックは、現在処理されて
いるマクロブロックの動きベクター情報に応答して、メ
モリ２１２から半画素補間および動き予想プロセッサ３
１４に転送される。次に、プロセッサ３１４（図３Ａに
示される）は、１７×９輝度画素ブロックおよび２つの
９×５クロミナンス画素ブロックに対応するブロック１
０１２および１０１０の適切な部分を選択する。
【００７１】クロミナンスデータおよび輝度データの両
方に関する２つのメモリアクセスは、メモリ２１２内の
個別のデバイスに対して行われる、即ち、チャネルのそ
れぞれにおけるデバイス０への第１メモリのアクセスお
よびチャネルのそれぞれにおけるデバイス１への第２メ
モリのアクセスが行われるため、ＲＡＭＢＵＳシステム
のプレタッチ（pretouch）特徴は、２つの独立したメモ
リリクエストに対して、データにアクセスするのに使用
される時間量を減少させるために用いられ得る。プレタ
ッチ特徴により、デバイス２４４および２４６（図２Ｃ
において示される）のそれぞれ異なるデバイス内にある
メモリ行内のデータは、同一のデバイスを用いるメモリ
行内のデータよりもはるかに速い速度でアクセスされ
る。
【００７２】ここでプレタッチ特徴を無視すると、メモ
リ行にアクセスするための一般的な手法は、以下の工程
を用いる。まず、デバイス、デバイス内のバンク、およ
びバンク内の行をアドレスの一部として特定することに
よって、アドレス指定された行に対するメモリアクセス
リクエストを行う。このアドレスのデバイス、バンクお
よび行部分が前にアクセスされたばかりの行と同一であ
る場合、肯定応答（ＡＣＫ）信号が受け取られ、データ
が転送され得る。しかし、リクエストされた行が最後に
アクセスされた行と同一でない場合には、否定応答（Ｎ
ＡＫ）が受け取られ、メモリ２１２は、アドレス指定さ
れたデータを新しい行からフェッチする論理回路２４２
（図２Ｃに示される）において内部セットアップ動作を
開始する。セットアップ動作が完了した後に第２のリク
エストが呈示されると、ＡＣＫおよびリクエストされた
データを用いて応答される。
【００７３】ＲＡＭＢＵＳシステムにおいて、これらの
ランダムリクエストは、デバイス２４４および２４６の
それぞれ異なるものに対する場合、パイプライン化され
得る。このように、異なるデバイス番号を有する図１０
Ａの１００２および１００６などの２つの行をリクエス
トする所望される方法は、第１行をリクエストし、ＮＡ
Ｋを受け取った直後に第２行をリクエストすることであ
る。このリクエストもまたＮＡＫで応答される。しか
し、リクエストは個別のデバイスに対して行われるた
め、２つのデバイス２４４および２４６（図２Ｃにおい
て示される）の個別の論理回路２４２は、リクエストを
並列に処理する。しかし、再び第１行がリクエストされ
ると、ＡＣＫおよびリクエストされたデータによって応
答される。このデータが転送された後、第２行に対する
即座の第２のリクエストもＡＣＫおよびリクエストされ
たデータによって応答される。デバイス２４４のセット
アップがデータがデバイス２４６から与えられているの
と同時に発生し得るため、このイベントのシーケンスが
発生する。この異なるデバイスにおける行に対するダブ
ルリクエストに用いられる合計時間は、約６５０ｎｓで
ある。
【００７４】図７Ｅに示されるメモリマッピングは、図
２Ｂおよび図２Ｃに示されるメモリシステムと同様に用
いられる。このマッピング方式を用いて画像の連続した
輝度データは、メモリチャネルＡ、ＢおよびＣのシーケ
ンシャルな並べ替えで格納され、連続したクロミナンス
データもまた、３つのチャネルのシーケンシャルな並べ
替えで格納される。しかし、これらの並べ変えは、３つ
のすべてのチャネルを用いて単一のメモリ動作におい
て、輝度データおよびその対応するクロミナンスデータ
がアクセスされ得るように配置される。
【００７５】本発明は、例示的な実施態様に関して記載
したが、言うまでもなく、本発明は添付の請求の範囲の
精神および範囲内で上記で概説したように実施され得
る。
【００７６】
【発明の効果】上記で示したメモリ方式は、画像フィー
ルドを示すデータがいくつかの異なる方法で格納されフ
ェッチされるのを可能にするため有利である。データ
は、ＭＰＥＧ−２マクロブロックフォーマットに適合す
るフォーマットで格納され得るが、最高２つのメモリリ
クエストにおいて１６×８画素または１７×９画素の半
マクロブロックにおいてアクセスされ得る。データはま
た、ブロックとラスターの変換を助けるフォーマットで
アクセスされ得る。
【図面の簡単な説明】
【図１Ａ】例示的な復号化されたＭＰＥＧ画像の画像構
成を示す画像図である（従来技術）。
【図１Ｂ】ＭＰＥＧマクロブロックの構造を示す図であ
る（従来技術）。
【図１Ｃ】復号化された画像データがＭＰＥＧデコーダ
によって与えられるシーケンスを示すデータストリーム
図である（従来技術）。
【図１Ｄ】位置合わせされたブロックの画素から規定さ
れる位置合わせされていないブロックの画素を示す画像
図である。
【図１Ｅ】位置合わせされたブロックの画素から規定さ
れる補間されたブロックの画素を示す画像図である。
【図２Ａ】本発明によるマルチ画像メモリを有する画像
処理装置のブロック図である。
【図２Ｂ】図２Ａに示されるマルチ画像メモリのブロッ
ク図である。
【図２Ｃ】図２Ｂに示されるマルチ画像メモリのメモリ
単位の１つのブロック図である。
【図２Ｄ】図２Ａに示されるマルチ画像メモリの他の実
施態様のブロック図である。
【図３Ａ】本発明の実施態様を含むＭＰＥＧデコーダの
ブロック図である。
【図３Ｂ】図３Ａに示されるメモリコントローラの詳細
を示すブロック図である。
【図３Ｃ】図３Ａに示されるメモリコントローラの詳細
を示すブロック図である。
【図４Ａ】図３Ｂおよび図３Ｃに示されるメモリコント
ローラによって実行される画像アドレッシング方式を示
す画像図である。
【図４Ｂ】図３Ａに示されるマルチ画像メモリにおける
３つの画像の例示的なレイアウトを示すメモリマップ図
である。
【図５Ａ】図３Ａに示されるマルチ画像メモリにおける
画像のレイアウトを説明するのに有用なデータ構造図で
ある。
【図５Ｂ】図３Ａに示されるマルチ画像メモリにおける
画像のレイアウトを説明するのに有用なデータ構造図で
ある。
【図５Ｃ】図３Ａに示されるマルチ画像メモリにおける
画像のレイアウトを説明するのに有用なデータ構造図で
ある。
【図６】図４Ｂに示されるフィールド画像の１つがどの
ように図３Ａに示されるマルチ画像メモリに格納される
かを示すデータ構造図である。
【図７Ａ】画像データが図３Ａに示されるマルチ画像メ
モリのメモリ行にどのようにマップされるかを説明する
のに有用なデータ構造図である。
【図７Ｂ】画像データが図３Ａに示されるマルチ画像メ
モリのメモリ行にどのようにマップされるかを説明する
のに有用なデータ構造図である。
【図７Ｃ】画像データが図３Ａに示されるマルチ画像メ
モリのメモリ行にどのようにマップされるかを説明する
のに有用なデータ構造図である。
【図７Ｄ】画像データが図３Ａに示されるマルチ画像メ
モリのメモリ行にどのようにマップされるかを説明する
のに有用なデータ構造図である。
【図７Ｅ】画像データが図２Ｂに示されるようなメモリ
にどのようにマップされるかを説明するのに有用なデー
タ構造図である。
【図７Ｆ】画像データが図２Ｂに示されるようなメモリ
にどのようにマップされるかを説明するのに有用なデー
タ構造図である。
【図８】画像情報が図３Ａに示されるマルチ画像メモリ
にどのように格納されるかを説明するのに有用なデータ
構造図である。
【図９】画像情報が図３Ａに示されるマルチ画像メモリ
にどのように格納されるかを説明するのに有用なデータ
構造図である。
【図１０Ａ】位置合わせされていない画像ブロックが図
３Ａに示されるマルチ画像メモリにおいてどのようにア
クセスされるかを説明するのに有用なデータ構造図であ
る。
【図１０Ｂ】位置合わせされていない画像ブロックが図
３Ａに示されるマルチ画像メモリにおいてどのようにア
クセスされるかを説明するのに有用なデータ構造図であ
る。
【符号の説明】
１１０ 参照ブロック １１２ ブロック １１４ ブロック １１６ ブロック １１８ ブロック １２０ ９画素×９画素のブロック １２２ 位置合わせしないブロック ２１０ 画像プロセッサ ２１２ マルチ画像メモリ ２１４ アドレス発生器 ２１６ 表示プロセッサ ２１８ 表示デバイス ２２０Ａ メモリデバイス ２２０Ｂ メモリデバイス ２２０Ｃ メモリデバイス ２２２Ａ メモリデバイス ２２２Ｂ メモリデバイス ２２２Ｃ メモリデバイス ２３０ バンク ２３４ バンク ２４０ インターフェース ２４２ 論理回路 ２４４ メモリデバイス ２４６ メモリデバイス ２５０ インターフェース回路 ３１０ 可変長復号化（ＶＬＤ）プロセッサ ３１２ 逆量子化および逆離散コサイン変換（ＩＤＣ
Ｔ）プロセッサ ３１４ 半画素補間および動き予想プロセッサ ３１６ 出力インターフェース ３１８ 入力メモリ ３２０ 出力メモリ ３２２ 表示プロセッサ ３５６ フィールド変換表 ３５８ 加算器 ３６０ スイッチ ３６４ ディジタルデータソース

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の画像構成要素信号を含
    むビデオ画像データを格納するビデオメモリシステムで
    あって、 第１および第２のパーティションを有するメモリであっ
    て、該各パーティションが複数のメモリ行を有し、該各
    メモリ行が複数のセクションを有し、該各パーティショ
    ンが該パーティション内のデータへアクセスするための
    各チャネルを有する、メモリと、アドレス発生器とを有
    し、 該アドレス発生器が、該第１および第２の画像構成要素
    信号のそれぞれを該第１および第２のチャネルの１つに
    割り当てる手段であって、該チャネル割当てが該ビデオ
    画像データが格納される該メモリ行の連続した行に対し
    て異なる、手段と、該第１および第２の画像構成要素の
    両方が該メモリ行の１つに格納されるとき該１つのメモ
    リ行のそれぞれ異なるセクションに該第１および第２の
    画像構成要素を割り当てる手段とを有する、システム。
  2. 【請求項２】 前記第１および第２の画像構成要素信号
    のそれぞれが、前記ビデオ画像データによって示される
    前記ビデオ画像における隣接したグループの画素を示す
    複数のブロックを有し、 前記アドレス発生器が、該第１および第２の画像構成要
    素信号の単一信号の該ブロックの連続したブロックを、
    前記メモリパーティションのそれぞれ異なるパーティシ
    ョンにおける対応するメモリ行の対応するセクションに
    割り当てる手段をさらに有する、請求項１に記載のシス
    テム。
  3. 【請求項３】 第１および第２の画像構成要素信号を含
    むビデオ画像データを格納するビデオメモリシステムで
    あって、 第１、第２および第３のパーティションを有するメモリ
    であって、該各パーティションが複数のメモリ行を有
    し、該各メモリ行が複数のセクションを有し、該各パー
    ティションが該パーティション内のデータへアクセスす
    るための各チャネルを有する、メモリと、アドレス発生
    器とを有し、 該アドレス発生器が、該第１の画像構成要素信号を該第
    １、第２および第３のチャネルの２つの連続したチャネ
    ルに割り当て、該第２の画像構成要素信号を該第１、第
    ２および第３のチャネルの残りの１つに割り当てる手段
    と、該第１および第２の画像構成要素の両方が該メモリ
    行の１つに格納されるとき該１つのメモリ行のそれぞれ
    異なるセクションに該第１および第２の画像構成要素を
    割り当てる手段とを有する、ビデオメモリシステム。
  4. 【請求項４】 前記第１および第２の画像構成要素信号
    のそれぞれが、前記ビデオ画像データによって示される
    前記ビデオ画像における隣接したグループの画素を示す
    複数のブロックを有し、 前記アドレス発生器が、該第１および第２の画像構成要
    素信号の単一信号の該ブロックの連続したブロックを、
    前記メモリパーティションのそれぞれ異なるパーティシ
    ョンにおける対応するメモリ行の対応するセクションに
    割り当てる手段をさらに有する、請求項３に記載のシス
    テム。
  5. 【請求項５】 前記メモリの各パーティションが第１お
    よび第２のデバイスを有し、 該各デバイスが複数の前記メモリ行を保持し、 前記ビデオ画像データによって示される前記画像におけ
    る垂直に隣接するグループの画素を示すブロックが、該
    メモリ行の単一行の該デバイスのそれぞれ異なるデバイ
    スに格納される、請求項４に記載のビデオメモリシステ
    ム。
  6. 【請求項６】 前記ブロックがマクロブロックであり、 該各マクロブロックが前記第１の画像構成要素信号の４
    つのグループの画素と、前記第２の画像構成要素信号の
    ２つのグループの値および２つのグループの画素とを有
    し、 該マクロブロックの１つにおける各グループの値が前記
    第１、第２および第３のチャネルのそれぞれ異なるチャ
    ネルを用いて前記メモリ行の１つに格納され、 該第１の画像構成要素信号の該４つのグループの画素が
    該メモリ行の第１の連続したアドレス空間に格納され、 該第２の画像構成要素の該２つのグループの画素が、該
    １つのメモリ行において第２のアドレス空間が該第１の
    連続したアドレス空間から置換される第２の連続したア
    ドレス空間に格納される、請求項５に記載のシステム。
  7. 【請求項７】 前記メモリが、前記第１、第２および第
    ３のパーティションに対応する第１、第２および第３の
    メモリ素子を有し、 該各メモリ素子が第１および第２のデバイスを有し、 前記アドレス発生器が、デバイスにおける特定の画素ロ
    ケーションを示すアドレス値を生成するデバイスアドレ
    ス発生器と、該デバイスの１つを選択し、該メモリ素子
    のそれぞれ１つにおける該アドレス値を受け取るデバイ
    ス選択回路とを有する、請求項３に記載のビデオメモリ
    システム。
  8. 【請求項８】 各メモリ素子の各デバイスが第１および
    第２のメモリバンクを有し、 前記アドレス発生器が、前記選択されたデバイスにおけ
    る該バンクの１つを選択し、該メモリ素子のそれぞれ１
    つにおける前記アドレス値を受け取るバンク選択回路を
    さらに有する、請求項７に記載のビデオメモリシステ
    ム。
  9. 【請求項９】 前記デバイスアドレス発生器が、置換値
    を前記デバイスアドレスに選択的に加算し、制御信号に
    応答して前記メモリ素子の１つに適用される置換された
    デバイスアドレスを生成する、請求項７に記載のビデオ
    メモリシステム。
  10. 【請求項１０】 前記３つのメモリ素子が循環する順番
    で配置され、 前記デバイスアドレス発生器が、前記デバイスアドレス
    を該循環内の最初の２つのメモリ素子に適用し、前記置
    換されたデバイスアドレスを該循環内の第３のメモリ素
    子に適用し、 該循環内の開始位置が前記メモリ行の連続した行におい
    て２位置だけ前進する、請求項９に記載のビデオメモリ
    システム。
  11. 【請求項１１】 第１および第２の画像構成要素信号を
    有するビデオ画像データを第１および第２のパーティシ
    ョンを有するメモリに格納する方法であって、 該パーティションが、該パーティション内のデータにア
    クセスするための各チャネルに連結され、 該方法が、該第１および第２のパーティションのそれぞ
    れにおける複数のメモリ行を規定する工程であって、該
    各メモリ行が複数のセクションを有する、工程と、該メ
    モリのアドレス値を発生する工程とを包含し、 該メモリのアドレス値を発生する工程が、該第１および
    第２のチャネルの１つに該第１および第２の画像構成要
    素信号のそれぞれを割り当てる工程であって、該チャネ
    ル割当てが、該ビデオ画像データが格納される該メモリ
    行の連続した行に対して異なる、工程と、該第１および
    第２の画像構成要素の両方が該メモリ行の１つに格納さ
    れるとき該第１および第２の画像構成要素を該１つのメ
    モリ行のそれぞれ異なるセクションに割り当てる工程
    と、該第１および第２の画像構成要素の１つが該メモリ
    行の１つに格納されるとき該第１および第２の画像構成
    要素を該１つのメモリ行の単一セクションに割り当てる
    工程とを包含する、方法。
JP9233699A 1996-08-30 1997-08-29 画像メモリ格納システムおよびブロック制御画像処理システムの方法 Withdrawn JPH10117318A (ja)

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