KR20030057690A - 비디오 디코딩 시스템 - Google Patents

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KR20030057690A
KR20030057690A KR1020010087766A KR20010087766A KR20030057690A KR 20030057690 A KR20030057690 A KR 20030057690A KR 1020010087766 A KR1020010087766 A KR 1020010087766A KR 20010087766 A KR20010087766 A KR 20010087766A KR 20030057690 A KR20030057690 A KR 20030057690A
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Abstract

비디오 디코딩 시스템의 메모리 인터페이스 장치는, 96비트 내부 데이터 버스를 이용하여 비디오 디코딩된 데이터를 외부 메모리에 저장하거나 움직임 보상을 위해 저장된 데이터를 출력할 때, 한 매크로 블록의 Y,Cb,Cr 데이터가 동시에 상기 외부 메모리에 저장되고, 또한 동시에 읽어질 수 있도록 비디오 디코딩된 데이터를 재배치하여 제어함으로써, 비디오 디코더의 전체 밴드폭을 줄일 뿐만 아니라 로컬 프로세싱 타임도 줄일 수 있다.

Description

비디오 디코딩 시스템{Apparatus for video decoding}
본 발명은 디지털 TV 또는, 디지털 화상회의 시스템 응용분야에 적용하는 엠펙(Moving Picture Experts Group ; MPEG)-2 비디오 디코딩칩의 메모리 인터페이스 장치에 관한 것이다.
일반적인 MPEG-2 비디오 디코딩 시스템은 트랜스포트 디코더, 비디오 디코더, 비디오 디스플레이 프로세서(VDP), 외부 메모리, 호스트 인터페이스 등으로 구성되어 있다. 또한, 메모리의 경우 입력 비트 스트림과 움직임 보상을 위한 프레임들을 저장하기 위한 외부 디램(DRAM) 메모리가 존재한다.
MPEG-2 표준 규격안에서 MP@HL 모드를 지원하기 위해서는 약 10Mbits의 비트-버퍼 사이즈가 요구되며, 최대 허용 비트율(bit rate)이 약 80Mbit/s에 이른다. 기존의 16Mbits DRAM을 기반으로 하는 MPEG-2 디코더의 경우 약 96∼128Mbits의 외부 메모리를 필요로 한다.
그러므로 제품 및 소비자 응용에 있어서 가격 경쟁력을 갖기 위해서는 고 가격의 메모리를 줄이면서 좋은 화질을 유지할 수 있는 필요성이 대두된다. 또한, 각종 OSD(On Screen Display) 및 다양한 서비스를 제공하고 있는 추세에 비추어 앞으로는 추가적인 메모리의 증가가 필연적이다.
최근에 MPEG-2와 같은 비디오 압축 복원 시스템의 경우 여러 종류의 비디오신호를 멀티 디코딩하여 동시에 디스플레이함으로써 다양한 서비스를 제공하고 있다. 이런 경우 한정된 외부 메모리를 이용하여 여러개의 비디오 신호를 디코딩할 수 있어야 한다.
일반적인 비디오 디코딩 칩들의 메모리 데이터 버스는 톰슨사의 STi7020의 128비트, 테라로직의 TL850의 64비트, 필립스의 TM1000의 32비트등을 예로 들수 있다. 특히 2개의 HD 영상을 디코딩하기 위해서는 64비트 메모리 데이터 버스의 경우는 매우 높은 클럭을 쓰거나, 128비트의 넓은 데이터 버스를 사용해야 한다.
결국, 메모리의 한계성, 가격, 및 데이터 버스의 밴드폭를 고려해 볼 때 비디오 디코딩 칩의 효과적인 메모리 인터페이스 장치가 필요하다.
또한, 그 사용 목적에 따라 예를 들면, 두 개의 고화질 HD(High Definition)급 영상을 디스플레이하거나, 다양한 데이터 방송 등을 지원하기 위해서는 디코딩 칩의 처리 속도를 증가시켜야 하며 이를 위해서는 외부 메모리와의 데이터 밴드폭을 줄이기 위한 노력이 필요하다.
본 발명의 목적은 96비트의 외부 메모리 데이터 버스를 사용시 96비트의 데이터 버스를 지원하면서 메모리 밴드폭 및 디코딩 시간을 줄이기 위한 비디오 디코딩 시스템의 메모리 인터페이스 장치를 제공함에 있다.
도 1은 본 발명에 따른 비디오 디코딩 시스템의 구성 블록도
도 2는 한 매크로 블록에 대한 외부 메모리의 컬럼 배치를 나타낸 본 발명의 도면
도 3a 내지 도 3d는 도 2와 같이 재배열된 외부 메모리에 한 매크로 블록의 Y,Cb,Cr 데이터가 한번에 저장되는 순서의 일 예를 보인 도면
도 4는 1 로우(low)에 대한 매크로 블록들의 컬럼 어드레스의 예를 나타낸 본 발명의 도면
도 5는 96비트 데이터 버스를 가지는 비디오 디코더의 외부 메모리에 매크로 블록을 쓰기 위한 본 발명의 메모리 인터페이스부의 구성 블록도
도 6은 96비트 데이터 버스를 가지는 비디오 디코더의 외부 메모리에 저장된 매크로 블록을 읽기 위한 본 발명의 메모리 인터페이스부의 구성 블록도
도면의 주요부분에 대한 부호의 설명
100 : 비디오 디코딩부101 : 버퍼
102 : VLD부103 : IQ부
104 : IDCT부105 : 가산기
106 : 움직임 보상부201 : 외부 메모리
202 : 메모리 인터페이스부203 : 비디오 디스플레이 프로세서
상기와 같은 목적을 달성하기 위한 본 발명에 따른 비디오 디코딩 시스템의 메모리 인터페이스 장치는, 압축된 비트 스트림에 대해 가변 길이 디코딩, 역 양자화, 역 이산 코사인 변환, 움직임 보상을 수행하여 원 영상 신호로 복원하는 비디오 디코딩부와, 96비트 내부 데이터 버스를 이용하여 비디오 디코딩된 데이터를 저장하거나 움직임 보상을 위해 저장된 데이터를 출력할 때, 휘도(Y), 색차(CbCr) 신호들을 동시에 저장하고, 동시에 출력하는 외부 메모리와, 96비트 내부 데이터 버스를 이용하여 한 매크로 블록의 Y,Cb,Cr 데이터가 동시에 상기 외부 메모리에 저장되고, 또한 동시에 읽어질 수 있도록 상기 비디오 디코딩된 데이터를 재배치하는 메모리 인터페이스부를 포함하여 구성되는 것을 특징으로 한다.
상기 메모리 인터페이스부는 디코딩된 매크로 블록에 대해서 8픽셀의 Y 성분과 4픽셀의 Cb 또는, Cr 성분으로 하나의 워드를 구성하고, 한번의 외부 메모리 억세스로 32개의 워드를 상기 외부 메모리에 저장하거나 읽어내도록 제어하는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 1은 본 발명에 따른 비디오 디코더의 구성 블록도로서, 압축된 비트 스트림에 대해 가변길이 디코딩(Variable Length Decoding ; VLD), 역 양자화(Inverse Quantized ; IQ), 역 이산 코사인 변환(Inverse Discrete Cosine Transform ;IDCT) , 움직임 보상(Motion Compensation ; MC) 등을 수행하여 원 영상 신호로 복원하는 비디오 디코딩부(100), 96비트 데이터 버스를 이용하여 데이터 읽기/쓰기를 수행하는 외부 메모리(201), 96비트 데이터 버스를 이용하여 휘도(Y; Luminance), 색차(C ; Chrominance) 신호들을 상기 외부 메모리(201)에 동시에 저장하고, 동시에 읽을 수 있도록 제어하는 메모리 인터페이스부(202), 및 상기 비디오 디코딩부(100)에서 원 영상 신호로 복원된 픽셀 값은 메모리(201)에 저장되어 있으며, 이렇게 저장된 픽셀 값을 메모리 인터페이스부(202)를 통해 메모리(201)로부터 읽어 와 픽쳐 타입에 따라 데이터를 재배열하거나 또는 그대로 디스플레이 장치로 출력하는 VDP(203)로 구성된다.
이와 같이 구성된 본 발명에서 압축된 비트 스트림은 비디오 디코딩부(100)의 버퍼(101)를 통해 VLD부(102)로 출력된다. 상기 VLD부(102)는 입력되는 비디오 비트스트림을 가변길이 디코딩하여 움직임 벡터, 양자화 값, DCT(Discrete Cosine Transform) 계수로 분리한 후 움직임 벡터(MV)는 움직임 보상부(106)로 출력하고, 양자화 값 및 DCT 계수는 IQ부(103)로 출력한다. 상기 IQ부(103)는 상기 DCT 계수를 양자화 값에 따라 역 양자화하여 IDCT부(104)로 출력하고, 상기 IDCT부(104)는 역 양자화된 DCT 계수를 IDCT하여 가산기(105)로 출력한다. 만일, 상기 비디오 디코딩부(100)가 일반적인 MPEG-2 비디오 디코더라면 상기 IDCT부(104)는 MPEG-2 비디오 신택스(syntax)에 맞게 8*8 블록 단위로 IDCT를 수행한다.
이때, MPEG에서 규정하는 픽쳐의 형태에는 I,P,B 픽쳐의 세가지가 있으며, 상기 IDCT부(104)를 통해 복원된 데이터가 I 픽쳐일 경우 그대로 디스플레이 할 수있는 완전한 그림이고, B, P 픽쳐일 경우 움직임 보상부(106)를 통해 움직임 보상을 해야 하는 불완전한 그림이다.
즉, I 픽쳐를 기준으로 볼 때 움직임을 나타내는 정보인 움직임 벡터는 0이라고 볼수 있고, B, P 픽쳐일때는 외부 메모리부(201)에 저장되어 있는 이전 픽쳐를 이용하여 원래 화면으로 복원해야 한다.
따라서, 상기 VLD부(102)에서 출력되는 움직임 벡터는 움직임 보상부(106)로 출력되고, 상기 움직임 보상부(106)는 상기 움직임 벡터와 외부 메모리(201)에 저장된 이전 프레임을 이용하여 현재의 픽셀값에 대한 움직임 보상을 수행한 후 가산기(105)로 출력한다. 즉, 상기 움직임 보상부(106)는 외부 메모리(201)에 저장된 이전 픽쳐와 VLD부(102)에서 출력된 현재 B 또는 P 픽쳐에 대한 움직임 벡터를 이용하여 한 방향 또는 양방향 예측을 하여 B 또는 P 픽쳐를 완전한 영상으로 복원한다.
상기 가산기(105)는 IDCT된 값과 움직임 보상된 값을 더하여 최종 픽셀값인 완전한 영상으로 복원한 후 메모리 인터페이스부(202)를 통해 외부 메모리(201)에 저장한다. 즉, I 픽쳐의 경우는 IQ/IDCT한 결과가 바로 외부 메모리(201)에 저장되고, P 픽쳐나 B 픽쳐의 경우는 움직임 보상된 데이터와 IDCT된 결과가 가산기(105)에서 더해진 후 외부 메모리(201)에 저장된다.
이때, 상기 메모리 인터페이스부(202)는 상기 외부 메모리(201)에 데이터를 쓰거나 또는, 외부 메모리(201)에 저장된 데이터를 읽어낼 때 Y, C 신호들을 동시에 저장하고, 동시에 읽도록 제어한다. 이렇게 함으로써, 96비트 데이터 버스를 이용할 때 비디오 디코더의 전체 밴드폭을 줄일 뿐만 아니라 로컬 프로세싱 타임도 줄일 수 있다.
도 2는 이를 위한 것으로서, 한 매크로 블록에 대한 외부 메모리(201)의 컬럼(Column) 배치를 나타낸다. 하나의 매크로 블록의 Y 데이터는 8비트 x 16 x 16 데이터로 구성되며, CbCr 데이터는 각각 8비트 x 8 x 8 데이터로 구성된다.
이때, 메모리 사용의 효율성을 위해 한번의 쓰기 또는 읽기 요구에 일정 개수 이상의 데이터를 읽거나 쓰는 것이 시스템의 효율성에 많은 영향을 미친다. 즉, 한 매크로 블록을 외부 메모리(201)에 쓸 때 Y에 대해서 먼저 쓰고 난 후 C에 대해서 쓰번 2번의 외부 메모리 억세스를 위한 레이턴시(latency)가 증가하게 된다.
그러나, 도 2와 같이 Y와 C를 배열하므로서 한번의 외부 메모리 억세스로 레이턴시를 줄일 수 있으므로 효율을 높일 수 있게 된다. 즉, 96비트의 데이터 폭을 가지므로 한번에 8픽셀의 Y 성분과 4픽셀의 Cb 또는, Cr 성분으로 하나의 워드를 구성하고, 한번의 요청에 32개의 워드를 쓸 수 있도록 구성한다.
이렇게 하므로 하나의 매크로 블록의 데이터를 한번의 쓰기 요청으로 쓸 수 있다. 모든 데이터 쓰기는 매크로 블록 단위로 처리되므로 이러한 방법은 메모리 억세스 효율을 높여준다.
도 3a 내지 도 3d는 도 2와 같이 재배열된 외부 메모리(201)에 한 매크로 블록의 Y,Cb,Cr 데이터가 한번의 메모리 억세스로 외부 메모리(201)에 저장되는 순서의 일 예를 보인 경우이다. 이 저장 순서는 단순한 실시예로서 본 발명은 이것에 제한되지 않는다. 한 매크로 블록의 Y,Cb,Cr 데이터가 한번에 저장되는 순서는 설계자에 의해 달라질 수 있다.
도 4는 1 로우(low)에 대한 매크로 블록들의 컬럼 어드레스를 나타낸다.
일반적으로 1 로우에 256컬럼 어드레스를 쓴다. 도 4와 같이 메모리 맵을 잡을 경우 HD급(1920x1080)은 한 프레임 당 255로우가 필요하게 된다.
이는 64비트 데이터 버스를 사용할 경우 한 프레임 당 391로우와 비교해볼 때 데이터 버스가 32비트 증가하는 단점은 있으나 외부 메모리 억세스 타임이 1/2로 줄어드는 효과가 있게 된다.
도 5는 96비트 데이터 버스를 가지는 비디오 디코더의 외부 메모리(201)에 매크로 블록을 쓰기 위한 본 발명의 메모리 인터페이스부(202)의 구성 블록도로서, IDCT한 결과와 움직임 보상한 결과의 합인 가산기(105)의 출력을 도 2와 같이 재배열하여 외부 메모리(201)에 저장하는 예를 보이고 있다.
도 5를 보면, 외부 메모리(201)에 데이터를 쓰기 위한 메모리 인터페이스부(202)는 비디오 쓰기 버퍼(501)와 비디오 쓰기 제어부(502), 및 메모리 아비터(504)로 구성된다.
상기 비디오 쓰기 버퍼(501)는 64x32의 듀얼 버퍼들을 이용하여 96비트의 데이터로 만들어준다.
즉, 상기 비디오 쓰기 버퍼(501)를 보면, 8픽셀(여기서, 한 픽셀은 8비트)의 Y 데이터를 출력하기 위해 두 개의 버퍼(501a,501b)가 필요하고, 4픽셀의 C 데이터를 출력하기 위해 버퍼(501d)가 필요하다. 그리고, 색차 신호의 경우 Cb와 Cr 신호를 교대로 출력하기 위해 버퍼(501d) 전단에 셔플링부(501c)가 필요하다. 즉, 색차성분의 경우 Cb와 Cr 신호에 대해서 셔플링부(501c)에서 셔플된 값들이 차례대로 배열되어 버퍼(501d)에 저장되어진다. 상기 세 개의 버퍼(501a,501b,501d)에서 출력되는 각 데이터는 디먹스(501e)를 통해 96비트로 되어 메모리 아비터(503)로 출력된다.
상기 메모리 아비터(503)는 한 매크로 블록에 대해서 비디오 쓰기 버퍼(501)가 준비되면 바로 외부 메모리(201)에 쓰기를 수행한다.
상기 비디오 쓰기 제어부(502)는 상기 비디오 쓰기 버퍼(501)의 버퍼(501a,501b,501d)에 쓰기 어드레스 및 인에이블 신호등을 출력하고, 상기 가산기(105)와 메모리 아비터(503) 간에 제어 신호를 주고 받으며, 외부 메모리(201)에 데이터를 쓰기 위한 쓰기 어드레스를 메모리 아비터(503)로 출력한다.
도 6은 96비트 데이터 버스를 가지는 비디오 디코더의 외부 메모리(201)에 저장된 매크로 블록을 움직임 보상을 위해 읽어내기 위한 본 발명의 메모리 인터페이스부와 움직임 보상부의 구성 블록도이다. 즉, 비디오 디코딩부(100)의 움직임 보상부(106)는 상기 외부 메모리(201)에서 일정 부분을 읽어서 움직임 예측된 매크로 블록을 생성한다.
도 6을 보면, 외부 메모리(201)로부터 데이터를 읽기 위한 메모리 인터페이스부(202)는 비디오 읽기 제어부(600), 비디오 읽기 버퍼(601), 읽기 버퍼 제어부(602), 타이밍 제어부(603), 및 메모리 아비터(604)로 구성된다.
그리고, 이렇게 구성된 메모리 인터페이스부(202)를 통해 읽어온 데이터를 이용하여 움직임 보상을 수행하기 위한 움직임 보상부(604)는 Y 하프-펠보간부(701), C 하프-펠 보간부(702), 예측 버퍼 제어부(703), 예측 버퍼(704), 및 움직임 보상 인터페이스(MC I/F)(705)로 구성된다.
상기 비디오 읽기 제어부(600)는 MC I/F(705)를 통해 움직임 보상부(106)로부터 필드/프레임 예측등에 대한 정보를 받아서 외부 메모리(201)의 해당되는 로우 어드레스와 컬럼 어드레스를 발생하여 메모리 아비터(604)로 출력한다. 그러면, 상기 메모리 아비터(604)는 상기 로우 어드레스와 컬럼 어드레스에 해당하는 매크로 블록을 외부 메모리(201)로부터 읽어 와 비디오 읽기 버퍼(601)로 출력한다.
상기 비디오 읽기 버퍼(601)는 96비트의 데이터를 32비트 단위로 분리하는 먹스(601a), 상기 32비트 단위로 입력되는 Y 신호를 교대로 저장하기 위한 두 개의 버퍼(601b,601c), 상기 32비트 단위로 입력되는 C 신호를 저장하기 위한 버퍼(601e)로 구성된다. 상기 Y 신호는 8픽셀이 동시에 외부 메모리(201)에 저장되어 있으므로 상기 버퍼(601b,601c)는 외부 메모리(201)로부터 읽어 온 Y 신호를 먹스(601a)를 통해 입력받아 4픽셀씩 저장한다.
상기 버퍼(601e)의 전단에는 먹스(601a)에서 출력되는 색 신호를 Cb,Cr로 분리하기 위해 디셔플링부(601d)가 구비된다. 즉, 색차 성분에 대해서는 Cb와 Cr을 다시 디셔플링부(601d)에서 디셔플링하여 버퍼(601e)에 저장한다. 상기 읽기 버퍼 제어부(602)는 비디오 읽기 제어부(600)로부터 파라미터들을 입력받고 타이밍 제어부(603)의 타이밍 신호에 따라 상기 비디오 읽기 버퍼(601)의 쓰기와 읽기를 제어한다.
이때, 도 2와 같이 Y에 해당하는 블록의 어드레스만으로도 Y성분에 해당하는색차 성분들이 같이 읽어져 비디오 읽기 버퍼(601)에 들어오게 되어 있으므로 한번의 어드레스로 원하는 블록(Y와 Cb,Cr)을 재생할 수 있다.
이렇게 저장된 블록에 대해서 Y와 Cb, Cr 신호들을 동시에 하프-펠 보간을 한 후 그 결과를 예측 버퍼에 저장한다.
즉, 상기 비디오 읽기 버퍼(601)의 휘도 버퍼(601b,601c)에 저장된 Y 성분의 데이터는 Y 하프 펠 보간부(701)로 입력되어 하프-펠 보간되고, 색 버퍼(601e)에 저장된 C 성분의 데이터는 C 하프-펠 보간부(702)로 입력되어 하프-펠 보간된 후 예측 버퍼 제어부(703)의 제어에 의해 예측 버퍼(704)에 저장된다.
그리고, 상기 예측 버퍼(704)에 저장된 예측 데이터는 가산기(105)로 출력된다. 즉, 상기 가산기(105)는 상기 예측 버퍼(704)로부터 필요한 부분을 읽어간다.
결국, Y와 CbCr 신호를 따로 저장하고 읽는 기존의 디코디 시스템에 비해서 본 발명의 방식은 CbCr을 읽고 쓰기 위한 메모리 억세스 타임을 줄일 수 있다.
이는 전체 시스템의 메모리 밴드폭에 매우 크게 작용하므로 성능을 높일 수 있을 뿐만 아니라, Y와 CbCr에 대한 성분을 동시에 처리함으로써, 로컬 밴드폭도 크게 향상된다.
본 발명은 디지털 TV나 비디오 화상 회의 등의 응용 분야에 적용할 수 있는 기술로서, 멀티 디코딩이나 한 화면에 여러 개의 비디오를 수신 및 화면 처리할 수 있는 고 성능 비디오 디코더 및 타 회사의 디지털 TV와의 기술 경쟁력 강화등의 큰 효과를 얻을 수 있다.
이상에서와 같이 본 발명에 따른 비디오 디코더의 메모리 인터페이스 장치에 의하면, 96비트 데이터 버스를 이용하는 외부 메모리의 맵을 재배열하고 휘도, 색차 신호들을 동시에 저장하고, 동시에 읽을 수 있도록 함으로써, 비디오 디코더의 전체 밴드폭을 줄일 뿐만 아니라 로컬 프로세싱 타임도 줄일 수 있다. 특히, 2개 HD급 영상 신호의 디코딩이나 기타 고성능의 프로세싱을 요하는 비디오 디코더의 성능을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (3)

  1. 압축된 비트 스트림에 대해 가변 길이 디코딩, 역 양자화, 역 이산 코사인 변환, 움직임 보상을 수행하여 원 영상 신호로 복원하는 비디오 디코딩부;
    96비트 내부 데이터 버스를 이용하여 비디오 디코딩된 데이터를 저장하거나 움직임 보상을 위해 저장된 데이터를 출력할 때, 휘도(Y), 색차(CbCr) 신호들을 동시에 저장하고, 동시에 출력하는 외부 메모리; 그리고
    96비트 내부 데이터 버스를 이용하여 한 매크로 블록의 Y,Cb,Cr 데이터가 동시에 상기 외부 메모리에 저장되고, 또한 동시에 읽어질 수 있도록 상기 비디오 디코딩된 데이터를 재배치하는 메모리 인터페이스부를 포함하여 구성되는 것을 특징으로 하는 비디오 디코딩 시스템.
  2. 제 1 항에 있어서, 상기 메모리 인터페이스부는
    디코딩된 매크로 블록에 대해서 8픽셀의 Y 성분과 4픽셀의 Cb 또는, Cr 성분으로 하나의 워드를 구성하고, 한번의 외부 메모리 억세스로 32개의 워드를 상기 외부 메모리에 저장하거나 읽어내도록 제어하는 것을 특징으로 하는 비디오 디코딩 시스템.
  3. 제 1 항에 있어서,
    상기 비디오 디코딩부는 움직임 보상시 휘도(Y), 색차(CbCr) 신호들에 대해병렬로 하프 펠 보간을 수행하는 것을 특징으로 하는 비디오 디코딩 시스템.
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