JPH0248863A - ディジタルビデオ信号処理回路 - Google Patents
ディジタルビデオ信号処理回路Info
- Publication number
- JPH0248863A JPH0248863A JP63200507A JP20050788A JPH0248863A JP H0248863 A JPH0248863 A JP H0248863A JP 63200507 A JP63200507 A JP 63200507A JP 20050788 A JP20050788 A JP 20050788A JP H0248863 A JPH0248863 A JP H0248863A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- converter
- semiconductor memory
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 238000005070 sampling Methods 0.000 claims abstract description 28
- 238000006243 chemical reaction Methods 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 29
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルビデオ信号処理回路に関し、特に半
導体メモリを用いてビデオ信号の遅延や時間軸補正（タ
イム・ベース・コレクター：以下ＴＢＣと称す）を行う
のに適したディジタルビデオ信号処理回路に関する。
導体メモリを用いてビデオ信号の遅延や時間軸補正（タ
イム・ベース・コレクター：以下ＴＢＣと称す）を行う
のに適したディジタルビデオ信号処理回路に関する。
従来、この種の半導体メモリを用いたディジタルビデオ
信号処理回路は半導体メモリとしてランダム・アクセス
・メモリ（以下、ＲＡＭと称す）を用いて構成されてい
る（例えば、国内雑誌の「テレビ技術」８７年２月号、
ｐ４８，５０゜５１参照）。このＲＡＭは比較的アクセ
ス・スピードが遅いため、ＲＡＭの入力側ではシリアル
・パラレル（Ｓ／Ｐ）変換を行い、またＲＡＭの出力側
ではパラレル・シリアル（Ｐ／Ｓ ）変換を行っている
。
信号処理回路は半導体メモリとしてランダム・アクセス
・メモリ（以下、ＲＡＭと称す）を用いて構成されてい
る（例えば、国内雑誌の「テレビ技術」８７年２月号、
ｐ４８，５０゜５１参照）。このＲＡＭは比較的アクセ
ス・スピードが遅いため、ＲＡＭの入力側ではシリアル
・パラレル（Ｓ／Ｐ）変換を行い、またＲＡＭの出力側
ではパラレル・シリアル（Ｐ／Ｓ ）変換を行っている
。
第１０図はかかる従来の一例を説明するためのディジタ
ルビデオ信号処理回路としての遅延回路のブロック図で
ある。
ルビデオ信号処理回路としての遅延回路のブロック図で
ある。
第１０図に示すように、この処理回路は半導体メモリ１
２を使ってビデオ信号に一定の遅延を与える遅延処理回
路を示す。この処理回路において、Ｓ／Ｐ変換器１０１
はサンプリングクロックが２ｆｓｃ（ここでｆｓｃは色
副搬送波周波数を示す）である８とットデータのＹ信号
を入力し、サンプリングクロックが１／２ｆｓｃで３２
とットデータのＹ信号を出力する。半導体メモリ１０２
はＳ／Ｐ変換器１０１の３２とットデータ出力を入力す
るとともにサンプリングクロックが１／２ｆｓｃである
８ビツトデータのＲ−Ｙ信号およびＢ−Ｙ信号を入力と
し、メモリコントロール回路１３のコントロール出力お
よびアドレス出力によりそれぞれ制御される。ここで、
メモリコントロール回路１３のコントロール出力とは、
例えば、メモリの読み出し／書き込みモード切換信号を
指す、またＰ／Ｓ変換器１０４は半導体メモリ１０２の
出力のうち、サンプリングクロックが１／２ｆｓｃで３
２ビツトデータのＹ信号を入力とし、サンプリングクロ
ックが２ｆｓｃで８とットデータのＹ信号を出力する。
２を使ってビデオ信号に一定の遅延を与える遅延処理回
路を示す。この処理回路において、Ｓ／Ｐ変換器１０１
はサンプリングクロックが２ｆｓｃ（ここでｆｓｃは色
副搬送波周波数を示す）である８とットデータのＹ信号
を入力し、サンプリングクロックが１／２ｆｓｃで３２
とットデータのＹ信号を出力する。半導体メモリ１０２
はＳ／Ｐ変換器１０１の３２とットデータ出力を入力す
るとともにサンプリングクロックが１／２ｆｓｃである
８ビツトデータのＲ−Ｙ信号およびＢ−Ｙ信号を入力と
し、メモリコントロール回路１３のコントロール出力お
よびアドレス出力によりそれぞれ制御される。ここで、
メモリコントロール回路１３のコントロール出力とは、
例えば、メモリの読み出し／書き込みモード切換信号を
指す、またＰ／Ｓ変換器１０４は半導体メモリ１０２の
出力のうち、サンプリングクロックが１／２ｆｓｃで３
２ビツトデータのＹ信号を入力とし、サンプリングクロ
ックが２ｆｓｃで８とットデータのＹ信号を出力する。
更に、上述したＳ／Ｐ変換器１０１．メモリコントロー
ル回路１３およびＰ／Ｓ変換器１０４の処理クロックは
クロック発生器１０５により生成される。
ル回路１３およびＰ／Ｓ変換器１０４の処理クロックは
クロック発生器１０５により生成される。
第１１図は第１０図に示すクロック発生器の一例を示す
ブロック構成図である。
ブロック構成図である。
第１１図に示すように、かがるクロック発生器を構成す
るパーストゲート回路２１はアナログクロマ信号（Ｃ信
号）とパーストゲートパルス信号を入力とし、位相比較
器２２はパーストゲート回路２１の出力と１／２分周器
２８のｆｓｃ出力を入力とし、ＬＰＦ２３は位相比較器
２２の出力がら低減周波数のみを通過させ、電圧制御発
振器としての４ ｆ ５ｃＶＣＯ１１４はＬＰＦ２３の
出力を入力とし、１／２分周器２７，２８．２９はそれ
ぞれ４ｆｓｃＶＣＯ１１４，１／２分周器２７．２８の
各出力を入力とすることにより、４ ｆ ｓｃＶ ＣＱ
１１４．１／２分周器２７〜２９の出力をそれぞれ４ｆ
ｓｃ、 ２ｆｓｃ、 ｆｓｃ、 １／２ｆｓｃクロツク
として出力し所望の処理クロックを得ている。
るパーストゲート回路２１はアナログクロマ信号（Ｃ信
号）とパーストゲートパルス信号を入力とし、位相比較
器２２はパーストゲート回路２１の出力と１／２分周器
２８のｆｓｃ出力を入力とし、ＬＰＦ２３は位相比較器
２２の出力がら低減周波数のみを通過させ、電圧制御発
振器としての４ ｆ ５ｃＶＣＯ１１４はＬＰＦ２３の
出力を入力とし、１／２分周器２７，２８．２９はそれ
ぞれ４ｆｓｃＶＣＯ１１４，１／２分周器２７．２８の
各出力を入力とすることにより、４ ｆ ｓｃＶ ＣＱ
１１４．１／２分周器２７〜２９の出力をそれぞれ４ｆ
ｓｃ、 ２ｆｓｃ、 ｆｓｃ、 １／２ｆｓｃクロツク
として出力し所望の処理クロックを得ている。
このようなりロック発生器と半導体メモリとを用いるこ
とにより、所望の遅延を与える遅延回路が構成できるが
、例えば、半導体メモリを一つのＬＳＩとして構成する
場合、半導体メモリ１０２の入力に４８ビン、同じく出
力にも４８ビンの入出力端子が必要になる。
とにより、所望の遅延を与える遅延回路が構成できるが
、例えば、半導体メモリを一つのＬＳＩとして構成する
場合、半導体メモリ１０２の入力に４８ビン、同じく出
力にも４８ビンの入出力端子が必要になる。
第１２図は従来の他の例を説明するためのディジタルビ
デオ信号処理回路としてのＴＢＣ回路のブロック図であ
る。
デオ信号処理回路としてのＴＢＣ回路のブロック図であ
る。
第１２図に示すように、本回路は半導体メモリを使って
ビデオ信号のＴＢＣを行なうＴＢＣ回路であり、Ｓ／Ｐ
変換器１０１はサンプリングクロックが２ ｆ ｓｃで
ある８とットデータのＹ信号を入力し、サンプリングク
ロックが１／２ｆｓｃで３２ビツトデータのＹ信号を出
力する。半導体メモリ１２２はＳ／Ｐ変換器１０１の出
力と共にサンプリングクロックが１／２ｆｓｃである８
ビツトデータのＲ−Ｙ信号、Ｂ−Ｙ信号をそれぞれ入力
とし、且つメモリコントロール回１１１２３のアドレス
出力とコントロール出力をそれぞれアドレス入力、コン
トロール入力としている。また、Ｐ／Ｓ変換器１０４は
半導体メモリ１２２の出力のうちサンプリングクロック
が１／２ｆｓｃで３２ビツトデータのＹ信号を入力とし
、サンプリングクロックが２ｆｓｃで８とットデータの
Ｙ信号を出力する。また、前述したＳ／Ｐ変換器１０１
の処理クロックとメモリコントロール回路１２３の書き
込みコントロールおよび書き込みアドレス発生の処理ク
ロックはクロック発生器１２５で生成され、Ｐ／Ｓ変換
器１０４の処理クロックとメモリコントロール回路１２
３の読み出しコントロールおよび読み出しアドレス発生
の処理クロックはクロック発生器１２６で生成される。
ビデオ信号のＴＢＣを行なうＴＢＣ回路であり、Ｓ／Ｐ
変換器１０１はサンプリングクロックが２ ｆ ｓｃで
ある８とットデータのＹ信号を入力し、サンプリングク
ロックが１／２ｆｓｃで３２ビツトデータのＹ信号を出
力する。半導体メモリ１２２はＳ／Ｐ変換器１０１の出
力と共にサンプリングクロックが１／２ｆｓｃである８
ビツトデータのＲ−Ｙ信号、Ｂ−Ｙ信号をそれぞれ入力
とし、且つメモリコントロール回１１１２３のアドレス
出力とコントロール出力をそれぞれアドレス入力、コン
トロール入力としている。また、Ｐ／Ｓ変換器１０４は
半導体メモリ１２２の出力のうちサンプリングクロック
が１／２ｆｓｃで３２ビツトデータのＹ信号を入力とし
、サンプリングクロックが２ｆｓｃで８とットデータの
Ｙ信号を出力する。また、前述したＳ／Ｐ変換器１０１
の処理クロックとメモリコントロール回路１２３の書き
込みコントロールおよび書き込みアドレス発生の処理ク
ロックはクロック発生器１２５で生成され、Ｐ／Ｓ変換
器１０４の処理クロックとメモリコントロール回路１２
３の読み出しコントロールおよび読み出しアドレス発生
の処理クロックはクロック発生器１２６で生成される。
また、メモリコントロール回路１２３内の書き込みアド
レスカウンタをリセットする書き込みアドレスカウンタ
リセット信号はクロック発生器１２５で生成され、同様
に読み出しアドレスカウンタリセット信号はクロック発
生器１２６で生成される。これら書き込みアドレスカウ
ンタリセット信号および読み出しアドレスカウンタリセ
ット信号は、例えばｆ ｓｃ／ ２クロツクを１／６８
２５に分周して生成される。尚、通常のＴＢＣに必要な
メモリ量は、±３０ライン程度と考えられるが、ＮＴＳ
Ｃ信号の場合、これによって＋ （４５５／２）Ｘ （
１／２）ｘ （１／６８２５））−’＝６０ライン分の
ＴＢＣが可能である。
レスカウンタをリセットする書き込みアドレスカウンタ
リセット信号はクロック発生器１２５で生成され、同様
に読み出しアドレスカウンタリセット信号はクロック発
生器１２６で生成される。これら書き込みアドレスカウ
ンタリセット信号および読み出しアドレスカウンタリセ
ット信号は、例えばｆ ｓｃ／ ２クロツクを１／６８
２５に分周して生成される。尚、通常のＴＢＣに必要な
メモリ量は、±３０ライン程度と考えられるが、ＮＴＳ
Ｃ信号の場合、これによって＋ （４５５／２）Ｘ （
１／２）ｘ （１／６８２５））−’＝６０ライン分の
ＴＢＣが可能である。
第１３図は第１２図に示すクロック発生器２の一例を示
すブロック構成図である。
すブロック構成図である。
第１３図に示すように、基準クロック発生器９１で発生
された４ｆｓｃの基本クロックに基づき、１／２分周器
２７，２８．２９により２ ｆ ＳＣ。
された４ｆｓｃの基本クロックに基づき、１／２分周器
２７，２８．２９により２ ｆ ＳＣ。
ｆ ｓｃ、 １／ ２ ｆ ｓｃのクロックを作成し、
またこれら分周器２７〜２つと１／６８２５分周器９２
により読み出しアドレスカウンタリセット信号を作成し
ている。
またこれら分周器２７〜２つと１／６８２５分周器９２
により読み出しアドレスカウンタリセット信号を作成し
ている。
以上、第１２図および第１３図について説明したが、上
述したＴＢＣ回路では、半導体メモリ１２２に入出力さ
れるパラレルデータの遅延関係は一定ではなく、またＳ
／Ｐ変換器１０１およびＰ／Ｓ変換器１０４の処理クロ
ックは非同期となる。ところが、クロック発生器１２５
で書き込みアドレスカウンタリセット信号を生成し、ク
ロック発生器１２６で読み出しアドレスカウンタリセッ
ト信号を生成することにより、半導体メモリ１２２の入
力パラレルデータとクロック発生器１２５で生成される
処理クロックの位相関係、および半導体メモリ１２２の
出力パラレルデータとクロック発生器１２６で生成され
る処理クロックの位相関係を同じにすることができる。
述したＴＢＣ回路では、半導体メモリ１２２に入出力さ
れるパラレルデータの遅延関係は一定ではなく、またＳ
／Ｐ変換器１０１およびＰ／Ｓ変換器１０４の処理クロ
ックは非同期となる。ところが、クロック発生器１２５
で書き込みアドレスカウンタリセット信号を生成し、ク
ロック発生器１２６で読み出しアドレスカウンタリセッ
ト信号を生成することにより、半導体メモリ１２２の入
力パラレルデータとクロック発生器１２５で生成される
処理クロックの位相関係、および半導体メモリ１２２の
出力パラレルデータとクロック発生器１２６で生成され
る処理クロックの位相関係を同じにすることができる。
このようにして、半導体メモリを用いて所望のＴＢＣ回
路が構成できるが、例えば半導体メモリを一つのＬＳＩ
として構成する場合、半導体メモリ１２２の入力に４８
ビン、同じく出力にも４８ビンの入出力端子が必要とな
る。
路が構成できるが、例えば半導体メモリを一つのＬＳＩ
として構成する場合、半導体メモリ１２２の入力に４８
ビン、同じく出力にも４８ビンの入出力端子が必要とな
る。
上述した従来のディジタルビデオ信号処理回路は、半導
体メモリの入力段でビデオ信号のＳ／Ｐ変換を行ない、
半導体メモリの出力段でビデオ信号のＰ／Ｓ変換を行な
っているので、例えば、半導体メモリを一つのＬＳＩと
して構成した場合、半導体メモリのビデオ信号の入出力
端子数が多くなるという欠点がある。
体メモリの入力段でビデオ信号のＳ／Ｐ変換を行ない、
半導体メモリの出力段でビデオ信号のＰ／Ｓ変換を行な
っているので、例えば、半導体メモリを一つのＬＳＩと
して構成した場合、半導体メモリのビデオ信号の入出力
端子数が多くなるという欠点がある。
本発明の目的は、かかるディジタルビデオ信号を変換す
るための半導体メモリの入出力端子数を削減し、製造コ
ストを低下させることのできるディジタルビデオ信号処
理回路を提供することにある。
るための半導体メモリの入出力端子数を削減し、製造コ
ストを低下させることのできるディジタルビデオ信号処
理回路を提供することにある。
本発明のディジタルビデオ信号処理回路は、ビデオ信号
を入力するための複数のディジタル信号入力端子群と、
前記ディジタル信号入力端子群に接続されるパラレル・
シリアル変換器と、前記パラレル・シリアル変換器の出
力を入力とする半導体メモリと、前記半導体メモリの出
力を入力とするシリアル・パラレル変換器と、前記半導
体メモリを制御するためのメモリコントロール回路と、
前記パラレル・シリアル変換器およびシリアル・パラレ
ル変換器の処理クロックを所定の位相関係をもたせて生
成する一つもしくは二つのクロック発生器とを有し、前
記シリアル・パラレル変換器の出力をもってディジタル
ビデオ信号処理出力とするように構成される。
を入力するための複数のディジタル信号入力端子群と、
前記ディジタル信号入力端子群に接続されるパラレル・
シリアル変換器と、前記パラレル・シリアル変換器の出
力を入力とする半導体メモリと、前記半導体メモリの出
力を入力とするシリアル・パラレル変換器と、前記半導
体メモリを制御するためのメモリコントロール回路と、
前記パラレル・シリアル変換器およびシリアル・パラレ
ル変換器の処理クロックを所定の位相関係をもたせて生
成する一つもしくは二つのクロック発生器とを有し、前
記シリアル・パラレル変換器の出力をもってディジタル
ビデオ信号処理出力とするように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するためのディジ
タルビデオ信号処理回路としての遅延回路のブロック図
である。
タルビデオ信号処理回路としての遅延回路のブロック図
である。
第１図に示すように、本実施例は半導体メモリを使って
ビデオ信号に一定の遅延を与える遅延回路を示す、まず
、Ｐ／Ｓ変換器１１はサンプリングクロックが２ ｆ
ｓｃであるＹ信号と１／２ｆｓｃであるＲ−Ｙ信号およ
びＢ−Ｙ信号をパラレル入力し、８ビツトのシリアルデ
ータを出力する。半導体メモリ１２はＰ／Ｓ変換器１１
のデータ出力とメモリコントロール回路１３のコントロ
ール出力およびアドレス出力をそれぞれデータ入力、コ
ントロール入力およびアドレス入力とする。メモリコン
トロール回路１３は、前述したように、半導体メモリ１
２へのコントロールデータとアドレスデータを生成し、
Ｓ／Ｐ変換器１４は半導体メモリ１２の８ビツトデータ
出力を入力とし、それぞれ８ビツトのＹ信号、Ｒ−Ｙ信
号およびＢ−Ｙ信号を出力している。また、Ｐ／Ｓ変換
器１１．メモリコントロール回路１３およびＳ／Ｐ変換
器１４へ供給する処理クロックはクロック発生器１５で
生成される。
ビデオ信号に一定の遅延を与える遅延回路を示す、まず
、Ｐ／Ｓ変換器１１はサンプリングクロックが２ ｆ
ｓｃであるＹ信号と１／２ｆｓｃであるＲ−Ｙ信号およ
びＢ−Ｙ信号をパラレル入力し、８ビツトのシリアルデ
ータを出力する。半導体メモリ１２はＰ／Ｓ変換器１１
のデータ出力とメモリコントロール回路１３のコントロ
ール出力およびアドレス出力をそれぞれデータ入力、コ
ントロール入力およびアドレス入力とする。メモリコン
トロール回路１３は、前述したように、半導体メモリ１
２へのコントロールデータとアドレスデータを生成し、
Ｓ／Ｐ変換器１４は半導体メモリ１２の８ビツトデータ
出力を入力とし、それぞれ８ビツトのＹ信号、Ｒ−Ｙ信
号およびＢ−Ｙ信号を出力している。また、Ｐ／Ｓ変換
器１１．メモリコントロール回路１３およびＳ／Ｐ変換
器１４へ供給する処理クロックはクロック発生器１５で
生成される。
次に、上述したクロック発生器１５の具体的な回路構成
を第２図および第３図により説明する。
を第２図および第３図により説明する。
第２図は第１図に示すクロック発生器の一例を示すブロ
ック構成図である。
ック構成図である。
第２図に示すように、パーストゲート回路２１はアナロ
グクロマ信号（Ｃ信号）とパーストゲートパルス信号を
入力とし、位相比較器２２はパーストゲート回路２１の
出力と１／２分周器２８のｆ５Ｃ出力を入力とする。Ｌ
ＰＦ２３は位相比較器２２の出力を入力とし、１２ｆｓ
ｃＶＣ○２４はＬＰＦ２３の出力を入力とする。また、
１／４分周器２５は１２ ｆ ５ｃＶｃ Ｏ２４の出力
を入力とし、１／２分周器２８の出力をリセット入力と
する。更に、１／３分周器２６は１２ ｆ ５ｃＶｃ。
グクロマ信号（Ｃ信号）とパーストゲートパルス信号を
入力とし、位相比較器２２はパーストゲート回路２１の
出力と１／２分周器２８のｆ５Ｃ出力を入力とする。Ｌ
ＰＦ２３は位相比較器２２の出力を入力とし、１２ｆｓ
ｃＶＣ○２４はＬＰＦ２３の出力を入力とする。また、
１／４分周器２５は１２ ｆ ５ｃＶｃ Ｏ２４の出力
を入力とし、１／２分周器２８の出力をリセット入力と
する。更に、１／３分周器２６は１２ ｆ ５ｃＶｃ。
２４の出力を入力とし、１／２分周器２７．２８２９は
それぞれ１／３分周器２６．１／２分周器２７．２８の
出力を入力とする。これにより、１／４分周器２５の出
力、１７３分周器２６の出力、１／２分周器２７，２８
．２９の出力はそれぞれ３ｆｓｃ、 ４ｆｓｃ、 ２ｆ
ｓｃ、 ｆｓｃ、 １／２ｆｓｃクロツクとして出力
される。
それぞれ１／３分周器２６．１／２分周器２７．２８の
出力を入力とする。これにより、１／４分周器２５の出
力、１７３分周器２６の出力、１／２分周器２７，２８
．２９の出力はそれぞれ３ｆｓｃ、 ４ｆｓｃ、 ２ｆ
ｓｃ、 ｆｓｃ、 １／２ｆｓｃクロツクとして出力
される。
かかるクロック発生器においては、４ ｆ ｓｃクロッ
クを１／２分周器２７．２８を用い１／４分周して生成
したｆｓクロックの立上りで３ｆｓｃクロツクが立上る
ように、１／４分周器２５にリセットをかけている。
クを１／２分周器２７．２８を用い１／４分周して生成
したｆｓクロックの立上りで３ｆｓｃクロツクが立上る
ように、１／４分周器２５にリセットをかけている。
また、第３図は第１図に示すクロック発生器の他の例を
示すブロック構成図である。
示すブロック構成図である。
第３図に示すように、このクロック発生器においては、
パーストゲート回路２１１位相比較器２２、ＬＰＦ２３
および１／２分周器２７，２８゜２９は前述した第２図
に示す各回路と同じ構成であり、異なる点はＬＰＦ２３
の出力を４ｆｓｃＶＣＯ３１の入力とし、４ｆｓｃＶｃ
Ｏ３１の出力を１／２分周器２７の入力とすること、お
よび１／２分周器２８の出力と１／３分周器３５の出力
とを位相比較器３２の入力とし、位相比較器３２の出力
をＬＰＦ３３の入力とし、ＬＰＦ３３の出力を３ｆｓｃ
ＶＣＯ３４の入力とし、３ ｆ ｓｃＶ Ｃ０３４の出
力を１／３分周器３５の入力とすることにある。かかる
構成により、３ ｆ ５ｃＶｃｏ ３４の出力、 ４
ｆ ｓｃＶ ＣＯ３１の出力、１／２分周器２７．２８
．２９の出力がそれぞれ３ｆｓｃ、４ｆｓｃ、 ２ｆｓ
ｃ、 ｆｓｃ、 １／２ｆｓｃクロツクとして出力さ
れる。
パーストゲート回路２１１位相比較器２２、ＬＰＦ２３
および１／２分周器２７，２８゜２９は前述した第２図
に示す各回路と同じ構成であり、異なる点はＬＰＦ２３
の出力を４ｆｓｃＶＣＯ３１の入力とし、４ｆｓｃＶｃ
Ｏ３１の出力を１／２分周器２７の入力とすること、お
よび１／２分周器２８の出力と１／３分周器３５の出力
とを位相比較器３２の入力とし、位相比較器３２の出力
をＬＰＦ３３の入力とし、ＬＰＦ３３の出力を３ｆｓｃ
ＶＣＯ３４の入力とし、３ ｆ ｓｃＶ Ｃ０３４の出
力を１／３分周器３５の入力とすることにある。かかる
構成により、３ ｆ ５ｃＶｃｏ ３４の出力、 ４
ｆ ｓｃＶ ＣＯ３１の出力、１／２分周器２７．２８
．２９の出力がそれぞれ３ｆｓｃ、４ｆｓｃ、 ２ｆｓ
ｃ、 ｆｓｃ、 １／２ｆｓｃクロツクとして出力さ
れる。
かかる、クロック発生器においては、４ ｆ ｓｃクロ
ックを１／４分周して生成したｆｓｃクロックとのＰＬ
Ｌにより３ ｆ ｓｃクロックを生成することにより、
いずれの分周器においても１／２ｆｓｃクロツクの立上
りにおいてｆｓｃ、 ２ ｆｓｃ、 ３ ｆｓｃ。
ックを１／４分周して生成したｆｓｃクロックとのＰＬ
Ｌにより３ ｆ ｓｃクロックを生成することにより、
いずれの分周器においても１／２ｆｓｃクロツクの立上
りにおいてｆｓｃ、 ２ ｆｓｃ、 ３ ｆｓｃ。
４ｆｓｃのすべてのクロックが立上るように位相を設定
することができる。
することができる。
第４図は第１図に示すＰ／Ｓ変換器の一例を示す具体的
回路図である。
回路図である。
第４図に示すように、Ｄ型フリップフロップ（以下、Ｄ
−Ｆ／Ｆと称す）４１および４２は共にＹ信号を入力と
し、セレクタ回路４３はＤ−Ｆ／Ｆ４１，４２の出力と
Ｒ−Ｙ信号およびＢ−Ｙ信号を入力とし、Ｄ−Ｆ／Ｆ４
４はセレクタ回路４３の出力を入力とし変換されたシリ
アルデータが出力される。
−Ｆ／Ｆと称す）４１および４２は共にＹ信号を入力と
し、セレクタ回路４３はＤ−Ｆ／Ｆ４１，４２の出力と
Ｒ−Ｙ信号およびＢ−Ｙ信号を入力とし、Ｄ−Ｆ／Ｆ４
４はセレクタ回路４３の出力を入力とし変換されたシリ
アルデータが出力される。
第５図は第４図に示すＰ／Ｓ変換器の動作を説明するた
めのタイミング図である。
めのタイミング図である。
第５図に示すように、１／２ｆｓｃ、 ｆｓｃ、 ２ｆ
ｉ。、３ｆｓｃおよび４ａ〜４ｆは第４図における各ク
ロックおよび各点の信号をそれぞれ表わしている。
ｉ。、３ｆｓｃおよび４ａ〜４ｆは第４図における各ク
ロックおよび各点の信号をそれぞれ表わしている。
第６図は第１図に示すＳ／Ｐ変換器の例を示す構成図で
ある。
ある。
第６図に示すように、Ｄ−’Ｆ／Ｆ６１はシリアルデー
タを入力とし、Ｄ−Ｆ／Ｆ６２，６５゜６６は共にＤ−
Ｆ／Ｆ６１の出力を入力とし、Ｄ−Ｆ／Ｆ ６４はＤ−
Ｆ／Ｆ６２の出力を入力とし、最終的にＹ信号、Ｒ−Ｙ
信号、Ｂ−Ｙ信号として出力される。
タを入力とし、Ｄ−Ｆ／Ｆ６２，６５゜６６は共にＤ−
Ｆ／Ｆ６１の出力を入力とし、Ｄ−Ｆ／Ｆ ６４はＤ−
Ｆ／Ｆ６２の出力を入力とし、最終的にＹ信号、Ｒ−Ｙ
信号、Ｂ−Ｙ信号として出力される。
第７図は第６図に示すＳ／Ｐ変換器の動作を説明するた
めのタイミング図である。
めのタイミング図である。
第７図に示すように、３ ｆｓｃ、 ｆｓｃ、 ２ ｆ
ｓｃ。
ｓｃ。
１／２ｆｓｃおよび６ａ〜６ｆは第６図における各クロ
ックおよび各点の信号をそれぞれ表わしている。
ックおよび各点の信号をそれぞれ表わしている。
以上、第１図〜第７図について説明したが、次に遅延回
路の遅延および処理クロックの位相関係について説明す
る。
路の遅延および処理クロックの位相関係について説明す
る。
第１図において、Ｙ信号、Ｒ−Ｙ信号、 Ｂ−Ｙ信号の
ビット幅を８ビツトとすると、これらの信号はＰ／Ｓ変
換器１１によってビット幅が８ビツトであるシリアルデ
ータに変換される。ここで、Ｙ信号、Ｒ−Ｙ信号、Ｂ−
Ｙ信号のサンプリングクロックをそれぞれ２ ｆ ｓｃ
、 １／ ２ ｆ ｓｃ、 １／ ２ｆｓｃとする
と、Ｐ／Ｓ変換器１１のシリアルデータ出力のサンプリ
ングクロックは３ ｆ ｓｃとなり、このシリアルデー
タ半導体メモリ１２の入力信号とすることで所望の遅延
を与えることができる。
ビット幅を８ビツトとすると、これらの信号はＰ／Ｓ変
換器１１によってビット幅が８ビツトであるシリアルデ
ータに変換される。ここで、Ｙ信号、Ｒ−Ｙ信号、Ｂ−
Ｙ信号のサンプリングクロックをそれぞれ２ ｆ ｓｃ
、 １／ ２ ｆ ｓｃ、 １／ ２ｆｓｃとする
と、Ｐ／Ｓ変換器１１のシリアルデータ出力のサンプリ
ングクロックは３ ｆ ｓｃとなり、このシリアルデー
タ半導体メモリ１２の入力信号とすることで所望の遅延
を与えることができる。
ここで、半導体メモリ１２の入出力信号であるシリアル
データは、第５図における４ｆおよび第７図における６
ａに示すように、Ｙ信号、 Ｒ−Ｙ信号、Ｂ−Ｙ信号が
時分割多重されているので、Ｓ／Ｐ変換器１４ではどの
タイミングでＹ信号。
データは、第５図における４ｆおよび第７図における６
ａに示すように、Ｙ信号、 Ｒ−Ｙ信号、Ｂ−Ｙ信号が
時分割多重されているので、Ｓ／Ｐ変換器１４ではどの
タイミングでＹ信号。
Ｒ−Ｙ信号、Ｂ’−Ｙ信号が入力されてくるかが明確に
なっていないと、正しいＳ／Ｐ変換を行うことができな
い。
なっていないと、正しいＳ／Ｐ変換を行うことができな
い。
そこで、上述した実施例においては、第２図あるいは第
３図に示したようなりロック発生器を用い、処理クロッ
ク１／ ２ ｆ ＳＣ＋ ｆ ｓｃ、 ２ ｆ ｓｃ。
３図に示したようなりロック発生器を用い、処理クロッ
ク１／ ２ ｆ ＳＣ＋ ｆ ｓｃ、 ２ ｆ ｓｃ。
３ｆｓｃのそれぞれの位相関係を規定している。
従って、半導体メモリにおけるビデオ信号の遅延量が明
確ならば、任意のＰ／Ｓ変換器１１に対し正確なＳ／Ｐ
変換を行なうＳ／Ｐ変換器１４を構成することができ、
半導体メモリ１２の入出力端子数を減らすことができる
。尚、上述した実施例においては、半導体メモリ１２に
おけるビデオ信号の遅延量が３ ｆ ｓｃクロックの６
ｎ周期分（ｎ；自然数）の場合を示している。
確ならば、任意のＰ／Ｓ変換器１１に対し正確なＳ／Ｐ
変換を行なうＳ／Ｐ変換器１４を構成することができ、
半導体メモリ１２の入出力端子数を減らすことができる
。尚、上述した実施例においては、半導体メモリ１２に
おけるビデオ信号の遅延量が３ ｆ ｓｃクロックの６
ｎ周期分（ｎ；自然数）の場合を示している。
第８図は本発明の第二の実施例を説明するためのディジ
タルビデオ信号処理回路としてのＴＢＣ回路のブロック
図である。
タルビデオ信号処理回路としてのＴＢＣ回路のブロック
図である。
第８図に示すように、本実施例は半導体メモリ１２を用
いてビデオ信号のＴＢＣを行なうＴＢＣ回路の例である
。第８図におけるＰ／Ｓ変換器１１はサンプリングクロ
ックが２ ｆ ｓｃであるＹ信号と１／２ｆｓｃである
Ｒ−Ｙ信号およびＢ−Ｙ信号を入力とし、半導体メモリ
１２はＰ／Ｓ変換器１１のデータ出力とメモリコントロ
ール回路８３のコントロール出力およびアドレス出力を
それぞれデータ入力、コントロール入力、アドレス入力
とし、Ｓ／Ｐ変換器１４は半導体メモリ１２の出力を入
力としている。また、Ｐ／Ｓ変換器１１の処理クロック
はクロック発生器８１で生成され、Ｓ／Ｐ変換器１４の
処理クロックはクロック発生器８２で生成される。しか
もメモリコントロール回路８３の書き込みコントロール
および書き込みアドレス発生の処理クロックはクロック
、発生器８１で生成され、読み出しコントロールおよび
読み出しアドレス発生の処理クロックはクロック発生器
８２で生成される。また、メモリコントロール回路８３
内の書き込みアドレスカウンタをリセットする書き込み
アドレスカウンタリセット信号がクロック発生器８１で
生成され、同様に読み出しアドレスカウンタリセット信
号がクロック発生器８２で生成される。これら書き込み
アドレスカウンタリセット信号および読み出しアドレス
カウンタリセット信号は、例えばｆ ｓｃ／ ２クロツ
クを１／６８２５に分周して生成される。尚、ＮＴＳＣ
信号の場合、これによって＋ （４５５／２）Ｘ（１／
２）Ｘ （１／６８２５））−１＝６０ライン分のＴＢ
Ｃが可能である。
いてビデオ信号のＴＢＣを行なうＴＢＣ回路の例である
。第８図におけるＰ／Ｓ変換器１１はサンプリングクロ
ックが２ ｆ ｓｃであるＹ信号と１／２ｆｓｃである
Ｒ−Ｙ信号およびＢ−Ｙ信号を入力とし、半導体メモリ
１２はＰ／Ｓ変換器１１のデータ出力とメモリコントロ
ール回路８３のコントロール出力およびアドレス出力を
それぞれデータ入力、コントロール入力、アドレス入力
とし、Ｓ／Ｐ変換器１４は半導体メモリ１２の出力を入
力としている。また、Ｐ／Ｓ変換器１１の処理クロック
はクロック発生器８１で生成され、Ｓ／Ｐ変換器１４の
処理クロックはクロック発生器８２で生成される。しか
もメモリコントロール回路８３の書き込みコントロール
および書き込みアドレス発生の処理クロックはクロック
、発生器８１で生成され、読み出しコントロールおよび
読み出しアドレス発生の処理クロックはクロック発生器
８２で生成される。また、メモリコントロール回路８３
内の書き込みアドレスカウンタをリセットする書き込み
アドレスカウンタリセット信号がクロック発生器８１で
生成され、同様に読み出しアドレスカウンタリセット信
号がクロック発生器８２で生成される。これら書き込み
アドレスカウンタリセット信号および読み出しアドレス
カウンタリセット信号は、例えばｆ ｓｃ／ ２クロツ
クを１／６８２５に分周して生成される。尚、ＮＴＳＣ
信号の場合、これによって＋ （４５５／２）Ｘ（１／
２）Ｘ （１／６８２５））−１＝６０ライン分のＴＢ
Ｃが可能である。
第９図は第８図に示すクロック発生器２の一例を示すブ
ロック構成図である。
ロック構成図である。
第９図に示すように、かかるクロック発生器は基準クロ
ック発生器９１から発生した基本クロックを１／４分周
器２５．１／３分周器２６によりそれぞれ３ｆｓｃ、４
ｆｓｃのクロックを発生し、また１７３分周器２６の出
力を１／２分周器２７〜２９によりそれぞれ２ｆｓｃ、
ｆｓｃ、１／２ｆｓｃのクロックを作成する。更に１／
２分周器２９の出力を１／６８２５分周器９２により読
み出しアドレスカウンタリセット信号を作成している。
ック発生器９１から発生した基本クロックを１／４分周
器２５．１／３分周器２６によりそれぞれ３ｆｓｃ、４
ｆｓｃのクロックを発生し、また１７３分周器２６の出
力を１／２分周器２７〜２９によりそれぞれ２ｆｓｃ、
ｆｓｃ、１／２ｆｓｃのクロックを作成する。更に１／
２分周器２９の出力を１／６８２５分周器９２により読
み出しアドレスカウンタリセット信号を作成している。
かかる第８図および第９図で説明しなＴＢＣ回路におい
ては、半導体メモリ１２に入出力されるシリアルデータ
の遅延関係は一定でなく、またＰ／Ｓ変換器１１とＳ／
Ｐ変換器１４の処理クロ・ツクは非同期となる。しかし
、第１２図および第１３図で説明した従来例と同様に、
クロック発生器８１により書き込みアドレスカウンタリ
セ・ソト信号を生成し且つクロック発生器８２により読
み出しアドレスカウンタリセット信号を生成することに
より、半導体メモリ１２の入力シリアルデータおよびク
ロック発生器８１で生成される処理クロックの位相間係
と、半導体メモリ１２の出力シリアルデータおよびクロ
ック発生器８２で生成される処理クロックの位相関係と
を同じにすることができる。従って、クロック発生器８
１で生成される処理クロック１／ ２ ｆ ｓｃ、 ｆ
ｓｃ、 ２ ｆ ｓｃ。
ては、半導体メモリ１２に入出力されるシリアルデータ
の遅延関係は一定でなく、またＰ／Ｓ変換器１１とＳ／
Ｐ変換器１４の処理クロ・ツクは非同期となる。しかし
、第１２図および第１３図で説明した従来例と同様に、
クロック発生器８１により書き込みアドレスカウンタリ
セ・ソト信号を生成し且つクロック発生器８２により読
み出しアドレスカウンタリセット信号を生成することに
より、半導体メモリ１２の入力シリアルデータおよびク
ロック発生器８１で生成される処理クロックの位相間係
と、半導体メモリ１２の出力シリアルデータおよびクロ
ック発生器８２で生成される処理クロックの位相関係と
を同じにすることができる。従って、クロック発生器８
１で生成される処理クロック１／ ２ ｆ ｓｃ、 ｆ
ｓｃ、 ２ ｆ ｓｃ。
３ｆｓｃのそれぞれの位相関係と、クロック発生器８２
で生成される処理クロック１ ／ ２ ｆ ＳＣ＋ ｆ
ＳＣ。
で生成される処理クロック１ ／ ２ ｆ ＳＣ＋ ｆ
ＳＣ。
２ｆｓｃ、３ｆｓｃのそれぞれの位相関係とを、例えば
第２図に示したようなりロック発生器によって同一の位
相関係に規定することができれば、前述した第一の実施
例と同様に、任意のＰ／Ｓ変換器１１に対し正確なＳ／
Ｐ変換を行なうＳ／Ｐ変換器１４を構成することができ
る。
第２図に示したようなりロック発生器によって同一の位
相関係に規定することができれば、前述した第一の実施
例と同様に、任意のＰ／Ｓ変換器１１に対し正確なＳ／
Ｐ変換を行なうＳ／Ｐ変換器１４を構成することができ
る。
以上説明したように、本発明のディジタルビデオ信号処
理回路は半導体メモリの入力段でビデオ信号のＰ／Ｓ変
換を行ない且つ半導体メモリの出力段でビデオ信号のＳ
／Ｐ変換を行ない、Ｐ／Ｓ変換とＳ／Ｐ変換の処理クロ
ックに特定の位相関係をもたせることにより、半導体メ
モリを一つのＬＳＩで構成し場合、半導体メモリのビデ
オ信号の入出力端子数を少なくできるという効果があり
、また端子数増大に伴う製造コストを低下させることが
できるという効果がある。
理回路は半導体メモリの入力段でビデオ信号のＰ／Ｓ変
換を行ない且つ半導体メモリの出力段でビデオ信号のＳ
／Ｐ変換を行ない、Ｐ／Ｓ変換とＳ／Ｐ変換の処理クロ
ックに特定の位相関係をもたせることにより、半導体メ
モリを一つのＬＳＩで構成し場合、半導体メモリのビデ
オ信号の入出力端子数を少なくできるという効果があり
、また端子数増大に伴う製造コストを低下させることが
できるという効果がある。
第１図は本発明の第一の実施例を説明するためのディジ
タルビデオ信号処理回路としての遅延回路ブロック図、
第２図は第１図に示すクロック発生器の一例を示すブロ
ック構成図、第３図は第１図に示すクロック発生器の別
の例を示すブロック構成図、第４図は第１図に示すＰ／
Ｓ変換器の一例を示す具体的回路図、第５図は第４図に
示すＰ／Ｓ変換器の動作を説明するためのタイミング図
、第６図は第１図に示すＳ／Ｐ変換器の一例を示す具体
的構成図、第７図は第６図に示すＳ／Ｐ変換器の動作を
説明するためのタイミング図、第８図は本発明の第二の
実施例を説明するためのディジタルビデオ信号処理回路
としてのＴＢＣ回路のブロック図、第９図は第８図に示
すクロック発生器２の一例を示すブロック構成図、第１
０図は従来の一例を説明するためのディジタルビデオ信
号処理回路としての遅延回路のブロック図、第１１図は
第１０図に示すクロック発生器の一例を示すブロック構
成図、第１２図は従来の他の例を説明するためのディジ
タルビデオ信号処理回路としてのＴＢＣ回路のブロック
図、第１３図は第１２図に示すクロック発生器２の一例
を示すブロック構成図である。 １１．１０４・・・Ｐ／Ｓ変換器、１２・・・半導体メ
モリ、１３．８３・・・メモリコントロール回路、１４
・・・Ｓ／Ｐ変換器、１５．８１．８２・・・クロック
発生器、２１・・・パーストゲート回路、２２゜３２・
・・位相比較器、２３．３３・・・ＬＰＦ、２４゜３１
．３４・・・電圧制御発振器（ｖＣＯ）、２５〜２９．
３５．９２・・・分周器、４１．４２，４４゜６１．６
２．６４〜６６・・・Ｄ−Ｆ／Ｆ、４３・・・セレクタ
回路、９１・・・基準クロック発生器。 ％ １ 圃 第 ３ 図 第 ２ 図 第 牛 胆 第 グ 因 第 図 第 図 箒 図 第 図 東 来 月 図
タルビデオ信号処理回路としての遅延回路ブロック図、
第２図は第１図に示すクロック発生器の一例を示すブロ
ック構成図、第３図は第１図に示すクロック発生器の別
の例を示すブロック構成図、第４図は第１図に示すＰ／
Ｓ変換器の一例を示す具体的回路図、第５図は第４図に
示すＰ／Ｓ変換器の動作を説明するためのタイミング図
、第６図は第１図に示すＳ／Ｐ変換器の一例を示す具体
的構成図、第７図は第６図に示すＳ／Ｐ変換器の動作を
説明するためのタイミング図、第８図は本発明の第二の
実施例を説明するためのディジタルビデオ信号処理回路
としてのＴＢＣ回路のブロック図、第９図は第８図に示
すクロック発生器２の一例を示すブロック構成図、第１
０図は従来の一例を説明するためのディジタルビデオ信
号処理回路としての遅延回路のブロック図、第１１図は
第１０図に示すクロック発生器の一例を示すブロック構
成図、第１２図は従来の他の例を説明するためのディジ
タルビデオ信号処理回路としてのＴＢＣ回路のブロック
図、第１３図は第１２図に示すクロック発生器２の一例
を示すブロック構成図である。 １１．１０４・・・Ｐ／Ｓ変換器、１２・・・半導体メ
モリ、１３．８３・・・メモリコントロール回路、１４
・・・Ｓ／Ｐ変換器、１５．８１．８２・・・クロック
発生器、２１・・・パーストゲート回路、２２゜３２・
・・位相比較器、２３．３３・・・ＬＰＦ、２４゜３１
．３４・・・電圧制御発振器（ｖＣＯ）、２５〜２９．
３５．９２・・・分周器、４１．４２，４４゜６１．６
２．６４〜６６・・・Ｄ−Ｆ／Ｆ、４３・・・セレクタ
回路、９１・・・基準クロック発生器。 ％ １ 圃 第 ３ 図 第 ２ 図 第 牛 胆 第 グ 因 第 図 第 図 箒 図 第 図 東 来 月 図
Claims (1)
- 【特許請求の範囲】 １、ビデオ信号を入力するための複数のディジタル信号
入力端子群と、前記ディジタル信号入力端子群に接続さ
れるパラレル・シリアル変換器と、前記パラレル・シリ
アル変換器の出力を入力とする半導体メモリと、前記半
導体メモリの出力を入力とするシリアル・パラレル変換
器と、前記半導体メモリを制御するためのメモリコント
ロール回路と、前記パラレル・シリアル変換器およびシ
リアル・パラレル変換器の処理クロックを所定の位相関
係をもたせて生成する一つもしくは二つのクロック発生
器とを有し、前記シリアル・パラレル変換器の出力をも
ってディジタルビデオ信号処理出力とすることを特徴と
するディジタルビデオ信号処理回路。 ２、請求項１記載のディジタルビデオ信号処理回路にお
いて、クロック発生器を一つで構成し、このクロック発
生器は前記パラレル・シリアル変換器に入力される複数
のディジタル信号のそれぞれのサンプリングクロックｆ
＿ｉ（ｉ＝１，２，…，Ｎ：Ｎはサンプリングクロック
の種類の数）および半導体メモリの入出力データのサン
プリングクロックｆ＿Ａを生成する手段と、前記サンプ
リングクロックｆ＿ｉおよびｆ＿Ａの最大公約数のクロ
ックｆ＿Ｂに対する前記サンプリングクロックｆ＿ｉお
よびｆ＿Ａの位相関係を一通りに規定する手段とを有す
ることを特徴とするディジタルビデオ信号処理回路。 ３、請求項１記載のディジタルビデオ信号処理回路にお
いて、クロック発生器を二つで構成し、第一のクロック
発生器はパラレル・シリアル変換器に入力される複数の
ディジタル信号のそれぞれのサンプリングクロックｆ＿
ｊ（ｊ＝１，２，…，Ｍ：Ｍはサンプリングクロックの
種類の数）および半導体メモリの入力データのサンプリ
ングクロックｆ＿Ｃを生成する手段と、前記サンプリン
グクロックｆ＿ｊおよびｆ＿Ｃの最大公約数のクロック
ｆ＿Ｄに対する前記サンプリングクロックｆ＿ｊおよび
ｆ＿Ｃの位相関係を一通りに規定する手段とを有し、第
二のクロック発生器はシリアル・パラレル変換器より出
力される複数のディジタル信号のそれぞれのサンプリン
グクロックｆ＿ｋ（ｋ＝１，２，…，Ｌ：Ｌはサンプリ
ングクロックの種類の数）および前記半導体メモリの出
力データのサンプリングクロックｆ＿Ｅを生成する手段
と、前記サンプリングクロックｆ＿ｋおよびｆ＿Ｅの最
大公約数のクロックｆ＿Ｆに対する前記サンプリングパ
ルスｆ＿ｋおよびｆ＿Ｅの位相関係を一通りに規定する
手段とを有することを特徴とするディジタルビデオ信号
処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200507A JPH0248863A (ja) | 1988-08-10 | 1988-08-10 | ディジタルビデオ信号処理回路 |
| US07/391,882 US5053863A (en) | 1988-08-10 | 1989-08-09 | Circuit for processing digital video signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200507A JPH0248863A (ja) | 1988-08-10 | 1988-08-10 | ディジタルビデオ信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0248863A true JPH0248863A (ja) | 1990-02-19 |
Family
ID=16425462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200507A Pending JPH0248863A (ja) | 1988-08-10 | 1988-08-10 | ディジタルビデオ信号処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5053863A (ja) |
| JP (1) | JPH0248863A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166782A (en) * | 1990-06-22 | 1992-11-24 | Sony Corporation | Video camera |
| US5293540A (en) * | 1991-07-29 | 1994-03-08 | Nview Corporation | Method and apparatus for merging independently generated internal video with external video |
| FR2742910B1 (fr) * | 1995-12-22 | 1998-04-17 | Thomson Multimedia Sa | Procede et dispositif d'adressage d'un ecran matriciel |
| KR20030057690A (ko) * | 2001-12-29 | 2003-07-07 | 엘지전자 주식회사 | 비디오 디코딩 시스템 |
| JP4788825B2 (ja) * | 2007-09-12 | 2011-10-05 | 日本電気株式会社 | ジッタ抑圧回路及びジッタ抑圧方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102014A (en) * | 1976-02-24 | 1977-08-26 | Sony Corp | Signal processing apparatus |
| GB1594341A (en) * | 1976-10-14 | 1981-07-30 | Micro Consultants Ltd | Picture information processing system for television |
| JPS55145475A (en) * | 1979-05-01 | 1980-11-13 | Fuji Photo Film Co Ltd | Color picture recording method |
| GB2051517B (en) * | 1979-06-20 | 1983-12-21 | British Broadcasting Corp | Digital television transmission system and encoder and decoder therefor |
| GB2059712B (en) * | 1979-10-05 | 1983-09-14 | British Broadcasting Corp | Standards conversion of colour television signals |
| US4376948A (en) * | 1981-01-26 | 1983-03-15 | Rca Corporation | TDM Scheme for digital video processing |
| JPS5824286A (ja) * | 1981-08-05 | 1983-02-14 | Hoei:Kk | カラ−テレビジヨン信号処理装置 |
| JPS5932278A (ja) * | 1982-08-17 | 1984-02-21 | Matsushita Electric Ind Co Ltd | 映像信号の符号化伝送方式 |
| JPS5965372A (ja) * | 1982-10-05 | 1984-04-13 | Dainippon Screen Mfg Co Ltd | 複数画像信号を記憶するバツフア−メモリ装置の使用方法 |
| JPS60230794A (ja) * | 1984-04-28 | 1985-11-16 | Sony Corp | 映像信号処理装置 |
| DE3732111A1 (de) * | 1987-09-24 | 1989-04-06 | Bosch Gmbh Robert | Verfahren zur laufzeitanpassung von video- und audiosignalen an ein referenzsignal |
-
1988
- 1988-08-10 JP JP63200507A patent/JPH0248863A/ja active Pending
-
1989
- 1989-08-09 US US07/391,882 patent/US5053863A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5053863A (en) | 1991-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4737772A (en) | Video display controller | |
| EP0287333B1 (en) | television picture zoom system | |
| US4864402A (en) | Video memory | |
| US4819196A (en) | Digital-based phase control system | |
| US4689526A (en) | Method and circuit for the digital deflection correction of TV picture tubes | |
| US4503453A (en) | Digital method and device for correcting the phase error of a sampled signal as applicable to the correction of television signals | |
| JPS6343772B2 (ja) | ||
| JPH0248863A (ja) | ディジタルビデオ信号処理回路 | |
| US5892552A (en) | Time code generator | |
| JP2575661B2 (ja) | 画像メモリ | |
| US4714965A (en) | Write clock pulse generator used for a time base corrector | |
| JP2603096B2 (ja) | クロマ復調装置 | |
| US4412250A (en) | Memory-type sync generator with reduced memory requirements | |
| US7034894B1 (en) | Digital-to-analog conversion multiple-format video encoder | |
| EP0779713A1 (en) | Method and circuit for synchronizing phase | |
| US5303039A (en) | Data read device and method for video memory including first and second video memories and image data separator | |
| JP2569671B2 (ja) | デジタルビデオエンコーダ | |
| JP2586468B2 (ja) | デジタル色副搬送波デ−タ発生回路 | |
| JPH01152892A (ja) | Ｐａｌ方式での色信号をデジタル処理で作成する方法 | |
| JPS5817797A (ja) | カラ−ビデオプロセツサ | |
| JP2635988B2 (ja) | ディジタル位相同期回路 | |
| JPH02268093A (ja) | 同期信号及びエンベロープデータ発生装置 | |
| JP2501815Y2 (ja) | ビデオ信号発生器 | |
| JP2663351B2 (ja) | スキュー補正されたマスター・クロック信号発生装置 | |
| JPH0739093Y2 (ja) | ドロツプアウト補償回路 |