JPH01152892A - Ｐａｌ方式での色信号をデジタル処理で作成する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、ＰＡＬ方式でのテレビジョン色信号を作成す
る方法に関するものである。

（従来技術とその問題点） 従来は、ＰＡＬ方式でのテレビジョン色信号をアナログ
信号処理により作成しているのが通例である。このため
、装置が大型となる欠点とともに各処理段階での調整が
必要であり、しかも周波数安定度の高い信号を得ること
は困難であった。

（発明の目的） 本発明は、従来のアナログ処理をデジタル化することに
より、構造を簡略化し、無調整で高安定の色信号を作成
することのできるＰＡＬ方式での色信号をデジタル処理
で作成する方法を提供するものである。

（発明の構成と作用） 以下図面により本発明の詳細な説明する。

本発明の対象となるＰＡＬ方式の特徴として次の点があ
げられる。

■クロマ成分がＩＨ（ライン）には同期せず、８■（８
垂直期間）で同期している。

■クロマ成分中のＲ−Ｙの極性がＩＨおきに反転してい
る。

■垂直ブランキング期間でバーストの位置が違う。

ＮＴＳＣ方式のデジタル信号発生器では、テレビジョン
信号の副搬送波周波数ｆＳＣが水平走査周波数ｆＨと同
期しているため、１ラインの波形を繰り返し送る方法で
問題を生じないが、ＰＡＬ方式では前記■の問題がある
ためデジタル化は困難であった。

しかし、ｆＨに同期したサンプリングで得られるｆＳＣ
を作り出すという方法により、ＰＡＬのクロマを次のよ
うに作成することができる。

（１）式に（２）式を代入すると （３）式の右辺第１項を見ると、４Ｈ（４水平ライン数
）で整数値としてｆＨに同期することを示し、４Ｈ中に
１１３５サイクルが存在することを示している。ここで
３６０°を０〜６５５３６の１６ビツト数値として置き
換えた場合、１１３５　ｘ　６５５３６の位相量を４Ｈ
区間内に数えれば１１３５サイクルを数えたことになる
。そこで、ｆ□に同期したサンプリング周波数ｆｉ１１
を１７．６２５ＭＨとした場合（１５６２５はＩＨの周
波数） 位相量とサンプリングドツトの関係を図示すると第１図
のようになる。

４Ｘ１１２Ｂドツトまである数値を加算してぃき１１３
５Ｘ　６５５３６まで数えれば、１１３５サイクル分の
（３）式の右辺第１項の周波数が得られることになる。

そこで１ドツト当たりにカウントしなければならない数
値は となる。ところがデジタルでは整数値しか使えないので
、１６４８５か１６４８６の数値による不連続な加算を
必要とする。これを４ｆＨで合計６５５３６　Ｘ　１１
３５になるような数値配列をしたＲＯＭに書き込んでお
けばよいことになる。

次に（１）式の右辺第２項であるが、これがＰＡＬの特
徴の一つである。

ｆｓｐ＝１７．６２５ＭＨｚ ｈ　＝　ｆ　ｓｐ／１１２８ ｆｖＬ＝　ｆ　ｓｒ／２５　とすると、　ｒ　ｖＬ　＝
　７０５Ｋｌ１２２５Ｈｚ内での７０５ＫＨｚのサンプ
ル数スピードは１／７０５Ｋ　＝１．４　ｕｓで通常の
ＥＦＲＯＭで十分である。また、容量は２８２００ドツ
ト収納できる２５６にビットＲＯＭの使用となる。

ｆＶＬはＲＯＭのスピードと容量を見て決める。これに
より１ドツト当たりの加算量は６５５３６／２８２００
−２．３となる。ＲＯＭの内容は２０８３で６５５３６
まで直線的に増加するように加算される数値とする。

さて、（３）式の右辺各項でできた加算量を合計したも
のが求めるｆＳＣとなるので、回路上で第２図に示すよ
うに単純に加算を行う。

これにより、ｆＳＣとしての連続的な加算量が形成され
、１６ビツトの数値カウンタで行った場合第３図（ａ）
のように６５５３６まで行くと、０に戻るという繰り返
しでＯ°〜３６０°に変化と同様な１サイクルの変化を
もつのこぎり波となる。

こののこぎり波を０〜６５５３６から０°〜３６０°に
変化するような、第３図（ロ）の如きＳｉｎ波形のかか
れたＲＯＭによりｆＨに同期したサンプリングで得られ
るＬｓｃのデータが得られる。

これを実現するために、４ｆｔ＋のカウンタとＲＯＭ■
ｆ工のカウンタとＲＯＭ、さらに加算器の組み合わせに
より、第４図の如き回路が用いられる。ここで上側が１
．／６２５　ｆ□データの製作部、下側が１１３５／ｄ
　ｆＨ部である。１７．６２５ＭＦ［ｚは分周器４１で
１／２５分周されて７０５ＫＨ２となり、これを２５Ｈ
ｚでリセットのかかるカウンタ４２によりＥＰＲＯＭ４
３を駆動してデータをはき出させて、その数値を順次加
算させていく加算器４４とラッチ回路４５により（１〕
６２５）ｒ、を得ている。

下側では１７．６２５を４ｆｏでリセットのかかるカウ
ンタ４６でＲＯＭ４７を駆動してスピードの問題でＤ７
とＤ８をデータセレクタ４８で交互に切換え、そのビッ
トの“ｌ”か”０”に従ってデータセレクタ５０よりＲ
ＯＭ４９の１６４８５か１６４８６を選択させて（デー
タはＤＩＰＳＷにより設定）加算器５１で加算させてゆ
き、ラッチ回路５２に１１３５／４　ｆ　Ｈを得る。

さらに、上側と下側で作られた各データを加算器５３で
さらに加算してＳｃを得ることができる。

加算器は第５図の構成により実現できる。

６１はＲＯＭなどから出てくる加算量が収納されるレジ
スタである。

６２はレジスタ６１からのデータである。

６３は加算器で、（６４）＋　８６２）を行って６５に
出力する。　（例えば、Ｓ　Ｎ７４２８３Ｎ　）６６は
ラッチで、ＣＬＫの入力によりその時点でのデータをホ
ールドし、又リセットの入力によりＯＯになる。（例え
ば、Ｓ　Ｎ７４２７３Ｎ又は５Ｎ７４１７５Ｎ） ６７は加算累積データである。動作は初期状態で６４が
ＯＯとする。レジスタ６１内に収納されたＲＯＭからの
データは、６２と６４が加算されて６５へ出力される。

ここでは（６２）　＝　（６５）である。ここで、ＣＬ
Ｋが入ったとき、６５をホールドして６７へ出力される
。ところが（６７）　＝　（６４）であるから、出力６
５は（６２）　＋　（６４）すなわち（６２）　＋　（
６２）　’　　となる。次のＣＬＫの入力時には（６２
）　＋　（６２）　’　をボールドして行きこれを繰り
返すと、レジスタ６１からのデータを次々と累積させて
いくという形になる。４ｆＨ又は１／６２５ｆ）Ｉでク
リアをかけて再び最初からカウントさせる。

実際面でのＰＡＬデジタル信号発生点のブロックを第６
図を示す。

１はデジタルサンプリングクロックを発生する水晶発振
器で、ｆＨに同期した１７　、６２５ＭＩＩｚを使用す
る。

２１７．６２５ＭＨｚよりＰＡＬ方式における各種同期
°信号を発生させる同期信号発生器であり、ＢＦ。

ＰＡＬ　　ＰＵＬＳＥ、５ＹＮＣ，ＨＤ、ＶＤ、８Ｖ、
Ｒ已ＳＴ、ＰＵＬＳＥなどを作成する。

３はＩＨ区間内でのアドレスを発生させるカウンタであ
る。

４はこれまでに説明した構成を持つｆＳＣ発生器である
。ＢＦ’　により垂直ブランキング期間のバーストのＧ
ＡＴＥも行う。

５は８Ｖ区間でのアドレスを発生させるカウンタである
。

６はカウンタ５で作られたアドレス及びパターンセレク
タ２０で選択された数値より、８，９．１０へのデータ
を選択させるデータが入っているＲＯＭである。

７はｒｓｃ発生器４で作られたＳｃ（のこぎり波状態）
をＲ−ＹとＢ−Ｙに分離するＲ−Ｙ、Ｂ−Ｙ発生器であ
る。（その１例を第７図に示している。）のこぎり波状
態での位相シフトは単純に数値を加算すればよいので、
９０°シフトさせない場合は、６５５３６／４　＝　１
６３４を加算させて、９０’位相の違うものを作り、さ
らにＰＡＬ　　ＰＵＬＳＥ　によりＲ−Ｙ軸をビット反
転させることにより、位相を１８０゛切換えることがで
きる。

８．９．１０はＩＨずつ各種波形が入るＲＯＭで、８は
Ｂ−Ｙ成分、９はＲ−Ｙ成分、ＩＯはＹ成分が入ってい
る。

ＩＬ　１２ｓｉｎ波に変化した連続波をＲ−Ｙ、Ｂ−Ｙ
でそれぞれレベルを制御して変調をかけます。

工３はＲ−Ｙ、Ｂ−Ｙ′？！繰り返す時間の補正を行う
ための遅延回路である。

１４は変ＪＲ−ＹとＢ−Ｙを加算してクロマに変化させ
る加算器である。

１５はクロマとプレイをかけたＹとを加算してビデオ信
号とする加算器である。

１６はＤ／Ａコンバータである。

１７は５ＹＮＣをあとづけするための信号合成器である
。Ｖ、ＳＮＣ，ＥＱなどをメモリに書がないでいるので
、後から加算するために用いている。

１８は１７．６２５ＭＨｚのサンプリングクロックより
７ＭＨｚ程度の出力をとり出すＬＰＦである。

１９はＬＰＦ１８の出力を増幅してＶＢＳ出力として取
り出すために用いられる。

クロマ成分の誤差は ｆＨのとき３６０゛を６５５３６で行ったので−ｆ　ｖ
のとき２〜３ステツプ変化するので誤差は０．０１６゛
程度となる。

（発明の効果） 以上詳細に説明のように、本発明によれば、デジタル処
理によりＰＡＬ方式での色信号を作成することができ、
ＳＣＨ位相が正確にでき基準クロックにのみ依存する高
安定なサブキャリアが得られる。従って、ＰＡＬ信号発
生器全般のデジタル化に適用して効果大である。

【図面の簡単な説明】

第１図、第２図、第３図（ａ）（ｂ）は本発明の詳細な
説明するための略図、第４図は本発明の原理を実行する
回路例を示すブロック図、第５図は第４図の回路例に用
いられる加算回路例を示すブロック図、第６図は本発明
を実施するための具体的回路例を示すブロック図、第７
図は第６図の実施例に用いられるＲ−Ｙ、Ｂ−Ｙ発生器
の１例を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 水平走査周波数ｆ＿Ｈにロックした単一周波数により副
   搬送波周波数ｆ＿Ｓ＿Ｃのデジタル信号を作成し、該ｆ
   ＿Ｓ＿Ｃのデジタル信号をＲ−Ｙ信号とＢ−Ｙ信号とに
   分離しそれぞれ位相加算等によりシフトし、位相加算さ
   れたＲ−Ｙ信号とＢ−Ｙ信号とを前記Ｒ−Ｙ信号と前記
   Ｂ−Ｙ信号とをそれぞれ乗算してＲ−Ｙ変調信号とＢ−
   Ｙ変調信号をとり出し、該Ｒ−Ｙ変調信号と該Ｂ−Ｙ変
   調信号にＹ信号を加算し、 該加算出力をＤ／Ａコンバータによりアナログ信号に変
   換してとり出す ことを特徴とするＰＡＬ方式での色信号をデジタル処理
   で作成する方法。