JPH0662422A - Ｐａｌエンコーダ - Google Patents
ＰａｌエンコーダInfo
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- JPH0662422A JPH0662422A JP4211901A JP21190192A JPH0662422A JP H0662422 A JPH0662422 A JP H0662422A JP 4211901 A JP4211901 A JP 4211901A JP 21190192 A JP21190192 A JP 21190192A JP H0662422 A JPH0662422 A JP H0662422A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/12—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only
- H04N11/14—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only in which one signal, modulated in phase and amplitude, conveys colour information and a second signal conveys brightness information, e.g. NTSC-system
- H04N11/16—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only in which one signal, modulated in phase and amplitude, conveys colour information and a second signal conveys brightness information, e.g. NTSC-system the chrominance signal alternating in phase, e.g. PAL-system
- H04N11/162—Encoding means therefor
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Abstract
(57)【要約】
【目的】位相歪の発生を抑圧し高精度のＰＡＬクロマ信
号を出力するＰＡＬエンコーダを提供する。 【構成】ディジタル化された色差信号をＵＣＳ色度図に
おけるＵ，Ｖ軸信号ＥＵ，ＥＶ／−ＥＶに変換する位相
変換回路１を備える。帯域制限Ｕ，Ｖ軸信号ＬＥＵ，Ｌ
ＥＶ／−ＬＥＶをそれぞれ出力するＬＰＦ２，３を備え
る。バースト信号を付加しバースト付加Ｕ，Ｖ軸信号Ｂ
ＥＵ，ＢＥＶ／−ＢＥＶを出力するバースト信号付加回
路４を備える。色副搬送波の正弦波信号ＳＩＮと余弦波
信号ＣＯＳとを出力する色副搬送波発生回路６を備え
る。バースト付加Ｕ，Ｖ軸信号ＢＥＵ，ＢＥＶ／−ＢＥ
Ｖと正弦波信号ＳＩＮ及び余弦波信号ＣＯＳとをそれぞ
れ乗算しこれらの乗算結果を加算してデイジタル化され
たクロマ信号ＥＣを出力する変調回路５を備える。
号を出力するＰＡＬエンコーダを提供する。 【構成】ディジタル化された色差信号をＵＣＳ色度図に
おけるＵ，Ｖ軸信号ＥＵ，ＥＶ／−ＥＶに変換する位相
変換回路１を備える。帯域制限Ｕ，Ｖ軸信号ＬＥＵ，Ｌ
ＥＶ／−ＬＥＶをそれぞれ出力するＬＰＦ２，３を備え
る。バースト信号を付加しバースト付加Ｕ，Ｖ軸信号Ｂ
ＥＵ，ＢＥＶ／−ＢＥＶを出力するバースト信号付加回
路４を備える。色副搬送波の正弦波信号ＳＩＮと余弦波
信号ＣＯＳとを出力する色副搬送波発生回路６を備え
る。バースト付加Ｕ，Ｖ軸信号ＢＥＵ，ＢＥＶ／−ＢＥ
Ｖと正弦波信号ＳＩＮ及び余弦波信号ＣＯＳとをそれぞ
れ乗算しこれらの乗算結果を加算してデイジタル化され
たクロマ信号ＥＣを出力する変調回路５を備える。
Description
【０００１】
【産業上の利用分野】本発明はＰＡＬエンコーダに関
し、特に色信号処理にディジタル画像信号処理を用いた
ＰＡＬエンコーダに関する。
し、特に色信号処理にディジタル画像信号処理を用いた
ＰＡＬエンコーダに関する。
【０００２】
【従来の技術】従来のＰＡＬエンコーダは、例えば、１
９７５年発行のテレビジョン第２９巻第１０号第７６０
頁〜第７７１頁に所載の論文に記載されているものであ
り、図８に示すように、色信号ＥＲ，ＥＧ，ＥＢがそれ
ぞれ入力する入力端子Ｔ１０１〜Ｔ１０３が接続された
マトリクス回路１０１と、マトリクス回路１０１で変換
されたＵＶ軸信号ＥＵ，ＥＶのそれぞれの帯域制限用の
ＬＰＦ１０２，１０３と、ＬＰＦ１０２，１０３の出力
を位相変換回路の出力でそれぞれ平衡変調する平衡変調
器１０４，１０５と、平衡変調器１０４，１０５の出力
を加算する加算器１０６と、色副搬送波信号ＣＳを発生
する色副搬送波発生回路１０７と、縦続接続されそれぞ
れ−４５°，−９０°，−４５°，−９０°の位相変換
をする位相変換回路１０９〜１１２と、バーストゲート
１１３と、スイッチ回路Ｓ１０１とを備えて構成されて
いた。
９７５年発行のテレビジョン第２９巻第１０号第７６０
頁〜第７７１頁に所載の論文に記載されているものであ
り、図８に示すように、色信号ＥＲ，ＥＧ，ＥＢがそれ
ぞれ入力する入力端子Ｔ１０１〜Ｔ１０３が接続された
マトリクス回路１０１と、マトリクス回路１０１で変換
されたＵＶ軸信号ＥＵ，ＥＶのそれぞれの帯域制限用の
ＬＰＦ１０２，１０３と、ＬＰＦ１０２，１０３の出力
を位相変換回路の出力でそれぞれ平衡変調する平衡変調
器１０４，１０５と、平衡変調器１０４，１０５の出力
を加算する加算器１０６と、色副搬送波信号ＣＳを発生
する色副搬送波発生回路１０７と、縦続接続されそれぞ
れ−４５°，−９０°，−４５°，−９０°の位相変換
をする位相変換回路１０９〜１１２と、バーストゲート
１１３と、スイッチ回路Ｓ１０１とを備えて構成されて
いた。
【０００３】次に、従来のＰＡＬエンコーダの動作につ
いて説明する。
いて説明する。
【０００４】まず、入力端子Ｔ１０１〜Ｔ１０３から色
信号ＥＲ，ＥＧ，ＥＢがそれぞれ入力しマトリクス回路
１０１において、国際照明委員会（ＣＩＥ）の標準表色
系の一つであるＵＣＳ色度図におけるＵ，Ｖ軸信号Ｅ
Ｕ，ＥＶに変換される。ＵＶ軸信号ＥＶ，ＥＵは、それ
ぞれＬＰＦ１０２，１０３で帯域制限され、信号ＬＥ
Ｖ，ＬＥＵとなり平衡変調器１０４，１０５に入力され
る。一方、色副搬送波発生回路１０７は、色副搬送波信
号ＣＳ＝ｓｉｎ（ωｔ＋２７０°）（ω＝２πｆｓｃ、
ｆｓｃ：ＰＡＬ方式における色副搬送波周波数、ｔ：時
間）が発生し、位相変換回路１０９〜１１２に入力し
て、それぞれ、出力信号ｓｉｎ（ωｔ＋２２５°），ｓ
ｉｎ（ωｔ＋１３５°），ｓｉｎ（ωｔ＋９０°），ｓ
ｉｎ（ωｔ）を出力する。したがって、平衡変調器１０
５には、信号ｓｉｎ（ωｔ）が入力する。また、平衡変
調器１０４には、入力端子Ｔ１０５から入力するライン
スイッチ信号ＬＳにより制御されるスイッチ回路Ｓ１０
１によりｃｏｓ（ωｔ）（＝ｓｉｎ（ωｔ＋９０
°）），−ｃｏｓ（ωｔ）（＝ｓｉｎ（ωｔ＋２７０
°））のいずれかが選択されて入力する。ここで、ライ
ンスイッチ信号ＬＳは、第１，第２フイールドの奇数ラ
インで″Ｈ″、偶数ラインで″Ｌ″、また、第３，第４
フイールドの奇数ラインで″Ｌ″、偶数ラインで″Ｈ″
の状態を取る信号である。この結果、平衡変調器１０５
からはＬＥＵｓｉｎ（ωｔ）が、平衡変調器１０４から
はＬＥＶｃｏｓ（ωｔ）／−ＬＥＶｃｏｓ（ωｔ）がそ
れぞれ出力される。ここで、ライン毎に切替わる信号は
上述のように／を挟んで表記する。また、バーストゲー
ト１１３は、ラインスイッチ信号ＬＳで制御されるスイ
ッチ回路Ｓ１０２により、第１，第２フイールドの奇数
ラインと第３，第４フイールドの偶数ラインでｓｉｎ
（ωｔ＋１３５°）に対して、また、第１，第２フイー
ルドの偶数ラインと第３，第４フイールドの奇数ライン
で−ｓｉｎ（ωｔ＋１３５°）（＝ｓｉｎ（ωｔ＋２２
５°））に対してそれぞれバーストレベル調整のための
利得制御と、バースト位置だけ入力信号を通過させるた
めのゲート処理を行なう。最後に加算回路１０６で、平
衡変調器１０４，１０５の出力信号とバーストゲート１
１３の出力とを加算し、ＰＡＬの色信号成分として出力
端子Ｔ１０６から出力するというものであった。
信号ＥＲ，ＥＧ，ＥＢがそれぞれ入力しマトリクス回路
１０１において、国際照明委員会（ＣＩＥ）の標準表色
系の一つであるＵＣＳ色度図におけるＵ，Ｖ軸信号Ｅ
Ｕ，ＥＶに変換される。ＵＶ軸信号ＥＶ，ＥＵは、それ
ぞれＬＰＦ１０２，１０３で帯域制限され、信号ＬＥ
Ｖ，ＬＥＵとなり平衡変調器１０４，１０５に入力され
る。一方、色副搬送波発生回路１０７は、色副搬送波信
号ＣＳ＝ｓｉｎ（ωｔ＋２７０°）（ω＝２πｆｓｃ、
ｆｓｃ：ＰＡＬ方式における色副搬送波周波数、ｔ：時
間）が発生し、位相変換回路１０９〜１１２に入力し
て、それぞれ、出力信号ｓｉｎ（ωｔ＋２２５°），ｓ
ｉｎ（ωｔ＋１３５°），ｓｉｎ（ωｔ＋９０°），ｓ
ｉｎ（ωｔ）を出力する。したがって、平衡変調器１０
５には、信号ｓｉｎ（ωｔ）が入力する。また、平衡変
調器１０４には、入力端子Ｔ１０５から入力するライン
スイッチ信号ＬＳにより制御されるスイッチ回路Ｓ１０
１によりｃｏｓ（ωｔ）（＝ｓｉｎ（ωｔ＋９０
°）），−ｃｏｓ（ωｔ）（＝ｓｉｎ（ωｔ＋２７０
°））のいずれかが選択されて入力する。ここで、ライ
ンスイッチ信号ＬＳは、第１，第２フイールドの奇数ラ
インで″Ｈ″、偶数ラインで″Ｌ″、また、第３，第４
フイールドの奇数ラインで″Ｌ″、偶数ラインで″Ｈ″
の状態を取る信号である。この結果、平衡変調器１０５
からはＬＥＵｓｉｎ（ωｔ）が、平衡変調器１０４から
はＬＥＶｃｏｓ（ωｔ）／−ＬＥＶｃｏｓ（ωｔ）がそ
れぞれ出力される。ここで、ライン毎に切替わる信号は
上述のように／を挟んで表記する。また、バーストゲー
ト１１３は、ラインスイッチ信号ＬＳで制御されるスイ
ッチ回路Ｓ１０２により、第１，第２フイールドの奇数
ラインと第３，第４フイールドの偶数ラインでｓｉｎ
（ωｔ＋１３５°）に対して、また、第１，第２フイー
ルドの偶数ラインと第３，第４フイールドの奇数ライン
で−ｓｉｎ（ωｔ＋１３５°）（＝ｓｉｎ（ωｔ＋２２
５°））に対してそれぞれバーストレベル調整のための
利得制御と、バースト位置だけ入力信号を通過させるた
めのゲート処理を行なう。最後に加算回路１０６で、平
衡変調器１０４，１０５の出力信号とバーストゲート１
１３の出力とを加算し、ＰＡＬの色信号成分として出力
端子Ｔ１０６から出力するというものであった。
【０００５】
【発明が解決しようとする課題】上述した従来のＰＡＬ
エンコーダは、アナログ信号処理により実現されている
ので、信号位相歪等の発生を抑圧することが困難であ
り、特に高解像度のシステムを実現するために信号処理
における高周波特性を向上させた場合に位相歪等の影響
を受けＰＡＬの色信号の精度の保持が困難となるという
欠点があった。また、半導体集積回路化を行なうときア
ナログ回路特有の外付部品が多く必要であり、調整項目
が多くなるという欠点があった。
エンコーダは、アナログ信号処理により実現されている
ので、信号位相歪等の発生を抑圧することが困難であ
り、特に高解像度のシステムを実現するために信号処理
における高周波特性を向上させた場合に位相歪等の影響
を受けＰＡＬの色信号の精度の保持が困難となるという
欠点があった。また、半導体集積回路化を行なうときア
ナログ回路特有の外付部品が多く必要であり、調整項目
が多くなるという欠点があった。
【０００６】
【課題を解決するための手段】本発明のＰＡＬエンコー
ダは、ディジタル化された第１及び第２の色差信号を国
際照明委員会の標準色度系の一つであるＵＣＳ色度図に
おけるＵおよびＶ軸信号成分をディジタル化したディジ
タル化ＵおよびＶ軸信号に変換する位相変換手段と、前
記ディジタル化ＵおよびＶ軸信号のそれぞれ帯域制限を
行ない帯域制限ＵおよびＶ軸信号をそれぞれ出力する第
一および第二の低域フィルタ手段と、前記帯域制限Ｕお
よびＶ軸信号に予め定めたバースト信号を付加しバース
ト付加ＵおよびＶ軸信号を出力するバースト信号付加手
段と、水平同期信号を入力し前記水平同期信号の周波数
に対し予め定めた倍数関係の色副搬送波のそれぞれディ
ジタル化された正弦波信号と余弦波信号とを出力する色
副搬送波発生手段と、前記バースト付加Ｕ軸信号と前記
正弦波信号と及び前記バースト付加Ｖ軸信号と前記余弦
波信号とをそれぞれ乗算しこれらの乗算結果を加算して
デイジタル化されたクロマ信号を出力する変調手段とを
備えて構成されている。
ダは、ディジタル化された第１及び第２の色差信号を国
際照明委員会の標準色度系の一つであるＵＣＳ色度図に
おけるＵおよびＶ軸信号成分をディジタル化したディジ
タル化ＵおよびＶ軸信号に変換する位相変換手段と、前
記ディジタル化ＵおよびＶ軸信号のそれぞれ帯域制限を
行ない帯域制限ＵおよびＶ軸信号をそれぞれ出力する第
一および第二の低域フィルタ手段と、前記帯域制限Ｕお
よびＶ軸信号に予め定めたバースト信号を付加しバース
ト付加ＵおよびＶ軸信号を出力するバースト信号付加手
段と、水平同期信号を入力し前記水平同期信号の周波数
に対し予め定めた倍数関係の色副搬送波のそれぞれディ
ジタル化された正弦波信号と余弦波信号とを出力する色
副搬送波発生手段と、前記バースト付加Ｕ軸信号と前記
正弦波信号と及び前記バースト付加Ｖ軸信号と前記余弦
波信号とをそれぞれ乗算しこれらの乗算結果を加算して
デイジタル化されたクロマ信号を出力する変調手段とを
備えて構成されている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明のＰＡＬエンコーダの一実施
例を示すブロック図である。
例を示すブロック図である。
【０００９】本実施例のＰＡＬエンコーダは、図１に示
すように、ディジタル化された色差信号ＥＲＹ，ＥＢＹ
がそれぞれ入力する入力端子群Ｔ１〜Ｔ３が接続されＵ
Ｖ軸信号ＥＵ，ＥＶ／−ＥＶに変換する位相変換回路１
と、ＵＶ軸信号ＥＵ，ＥＶ／−ＥＶをそれぞれ帯域制限
しＬＥＵ，ＬＥＶ／−ＬＥＶ信号を出力するＬＰＦ２，
３と、ＬＥＵ，ＬＥＶ／−ＬＥＶ信号にそれぞれバース
トを付加しＢＥＵ，ＢＥＶ／−ＢＥＶ信号を出力するバ
ースト付加回路４と、変調回路５と、色副搬送波発生回
路６とを備えて構成されている。
すように、ディジタル化された色差信号ＥＲＹ，ＥＢＹ
がそれぞれ入力する入力端子群Ｔ１〜Ｔ３が接続されＵ
Ｖ軸信号ＥＵ，ＥＶ／−ＥＶに変換する位相変換回路１
と、ＵＶ軸信号ＥＵ，ＥＶ／−ＥＶをそれぞれ帯域制限
しＬＥＵ，ＬＥＶ／−ＬＥＶ信号を出力するＬＰＦ２，
３と、ＬＥＵ，ＬＥＶ／−ＬＥＶ信号にそれぞれバース
トを付加しＢＥＵ，ＢＥＶ／−ＢＥＶ信号を出力するバ
ースト付加回路４と、変調回路５と、色副搬送波発生回
路６とを備えて構成されている。
【００１０】図２は、位相変換回路１の構成の一例を示
すブロック図である。位相変換回路１は、図２に示すよ
うに、乗算回路１１〜１４と、加算回路１５，１６と、
定数発生回路１７〜２４と、スイッチ回路Ｓ１１〜Ｓ１
４とを備えて構成されている。
すブロック図である。位相変換回路１は、図２に示すよ
うに、乗算回路１１〜１４と、加算回路１５，１６と、
定数発生回路１７〜２４と、スイッチ回路Ｓ１１〜Ｓ１
４とを備えて構成されている。
【００１１】図３は、バースト付加回路４の構成の一例
を示すブロック図である。図３に示すように、バースト
付加回路４は定数発生回路４１〜４４と、スイッチ回路
Ｓ４１〜Ｓ４４とを備えて構成されている。
を示すブロック図である。図３に示すように、バースト
付加回路４は定数発生回路４１〜４４と、スイッチ回路
Ｓ４１〜Ｓ４４とを備えて構成されている。
【００１２】図４は、変調回路５の構成の一例を示すブ
ロック図である。図４に示すように、変調回路５は、乗
算回路５１，５２と、加算回路５３とを備えて構成され
ている。
ロック図である。図４に示すように、変調回路５は、乗
算回路５１，５２と、加算回路５３とを備えて構成され
ている。
【００１３】図５は、色副搬送波発生回路６の構成の一
例を示すブロック図である。図５に示すように、色副搬
送波発生回路６は、１６ビット６２５ワードの読出専用
メモリ（ＲＯＭ）６１と、加算回路６２，６３と、定数
発生回路６５〜６８と、レジスタ６４と、スイッチ回路
Ｓ６１〜Ｓ６３とを備えて構成されている。
例を示すブロック図である。図５に示すように、色副搬
送波発生回路６は、１６ビット６２５ワードの読出専用
メモリ（ＲＯＭ）６１と、加算回路６２，６３と、定数
発生回路６５〜６８と、レジスタ６４と、スイッチ回路
Ｓ６１〜Ｓ６３とを備えて構成されている。
【００１４】次に、本実施例の動作について説明する。
まず、回路全体の動作について説明する。
まず、回路全体の動作について説明する。
【００１５】図６は、本実施例の回路の動作の一例を示
すタイムチャートである。
すタイムチャートである。
【００１６】まず、入力端子群Ｔ１，２からディジタル
化された色差信号ＥＲＹ，ＥＢＹが入力し、入力端子群
Ｔ３からラインスイッチ信号ＬＳが入力する。ここで、
ラインスイッチ信号ＬＳは、従来例と同様に、第１，第
２フイールドの奇数ラインで″Ｈ″、偶数ラインで″
Ｌ″、また、第３，第４フイールドの奇数ラインで″
Ｌ″、偶数ラインで″Ｈ″の状態を取る信号である。位
相変換回路１では、入力した色差信号ＥＲＹ，ＥＢＹを
ラインスイッチ信号ＬＳが″Ｈ″のとき位相補正された
ＵＶ軸信号ＥＵ，ＥＶに、また、ラインスイッチ信号Ｌ
Ｓが″Ｌ″のとき位相補正されたＵＶ軸信号ＥＵ，−Ｅ
Ｖにそれぞれ変換する。ローパスフィルタ（ＬＰＦ）
２，３は入力信号ＥＵ，ＥＶ／−ＥＶをそれぞれ帯域制
限し信号ＬＥＵ，ＬＥＶ／−ＬＥＶを出力する。バース
ト付加回路４は、入力端子群Ｔ５から入力するバースト
制御信号ＢＦが″Ｈ″のとき、入力信号ＬＥＵ，ＬＥＶ
／−ＬＥＶに対してバースト信号の位相と振幅を示す信
号ＢＵ，ＢＶ／−ＢＶを付加し、信号ＢＥＵ，ＢＥＶ／
−ＢＥＶとして出力する。
化された色差信号ＥＲＹ，ＥＢＹが入力し、入力端子群
Ｔ３からラインスイッチ信号ＬＳが入力する。ここで、
ラインスイッチ信号ＬＳは、従来例と同様に、第１，第
２フイールドの奇数ラインで″Ｈ″、偶数ラインで″
Ｌ″、また、第３，第４フイールドの奇数ラインで″
Ｌ″、偶数ラインで″Ｈ″の状態を取る信号である。位
相変換回路１では、入力した色差信号ＥＲＹ，ＥＢＹを
ラインスイッチ信号ＬＳが″Ｈ″のとき位相補正された
ＵＶ軸信号ＥＵ，ＥＶに、また、ラインスイッチ信号Ｌ
Ｓが″Ｌ″のとき位相補正されたＵＶ軸信号ＥＵ，−Ｅ
Ｖにそれぞれ変換する。ローパスフィルタ（ＬＰＦ）
２，３は入力信号ＥＵ，ＥＶ／−ＥＶをそれぞれ帯域制
限し信号ＬＥＵ，ＬＥＶ／−ＬＥＶを出力する。バース
ト付加回路４は、入力端子群Ｔ５から入力するバースト
制御信号ＢＦが″Ｈ″のとき、入力信号ＬＥＵ，ＬＥＶ
／−ＬＥＶに対してバースト信号の位相と振幅を示す信
号ＢＵ，ＢＶ／−ＢＶを付加し、信号ＢＥＵ，ＢＥＶ／
−ＢＥＶとして出力する。
【００１７】なお、本実施例のクロックＣＫの周波数ｆ
ＣＫは水平同期周波数ｆＨに対し次式で示される。
ＣＫは水平同期周波数ｆＨに対し次式で示される。
【００１８】 ｆＣＫ＝ｆＨ（１１３５／ｎ）２m-2 ………………………………………（１） ここでｎ，ｍは正の整数であり、本本実施例ではｎ＝
５，ｍ＝４として、ｆＣＫは９０８ｆＨとなる。
５，ｍ＝４として、ｆＣＫは９０８ｆＨとなる。
【００１９】次に、色副搬送波発生回路６は、ＰＡＬ方
式の色副搬送波信号の周波数を持つ余弦信号ＣＯＳと正
弦信号ＳＩＮをそれぞれ出力する。変調回路５は、入力
信号ＢＥＵ，ＢＥＶ／−ＢＥＶ及びＳＩＮ，ＣＯＳを次
式で示す信号ＥＣに変換し、出力端子群Ｔ６に出力す
る。 ＥＣ＝（ＢＥＵ・ＳＩＮ＋ＢＥＶ・ＣＯＳ／ＢＥＵ・ＳＩＮ−ＢＥＶ・ＣＯＳ） 次に、各構成回路の動作について説明する。
式の色副搬送波信号の周波数を持つ余弦信号ＣＯＳと正
弦信号ＳＩＮをそれぞれ出力する。変調回路５は、入力
信号ＢＥＵ，ＢＥＶ／−ＢＥＶ及びＳＩＮ，ＣＯＳを次
式で示す信号ＥＣに変換し、出力端子群Ｔ６に出力す
る。 ＥＣ＝（ＢＥＵ・ＳＩＮ＋ＢＥＶ・ＣＯＳ／ＢＥＵ・ＳＩＮ−ＢＥＶ・ＣＯＳ） 次に、各構成回路の動作について説明する。
【００２０】まず、図２に示す位相変換回路１の動作に
ついて説明する。定数発生回路１７〜２４は、それぞ
れ、定数信号α＝０，β＝０，γ＝０．８７７，δ＝−
０．８７７，ε＝０．４９３，ζ＝０．４９３，η＝
０，θ＝０をそれぞれ発生する。入力端子群Ｔ１１，Ｔ
１３からはそれぞれ色差信号ＥＲＹ，ＥＢＹが入力す
る。入力端子群Ｔ１２からは上述のラインスイッチ信号
ＬＳが入力する。出力端子群Ｔ１４，Ｔ１５からはＵＶ
軸信号ＥＵ，ＥＶ／−ＥＶを出力する。本回路の動作は
次式にように表される。
ついて説明する。定数発生回路１７〜２４は、それぞ
れ、定数信号α＝０，β＝０，γ＝０．８７７，δ＝−
０．８７７，ε＝０．４９３，ζ＝０．４９３，η＝
０，θ＝０をそれぞれ発生する。入力端子群Ｔ１１，Ｔ
１３からはそれぞれ色差信号ＥＲＹ，ＥＢＹが入力す
る。入力端子群Ｔ１２からは上述のラインスイッチ信号
ＬＳが入力する。出力端子群Ｔ１４，Ｔ１５からはＵＶ
軸信号ＥＵ，ＥＶ／−ＥＶを出力する。本回路の動作は
次式にように表される。
【００２１】ラインスイッチ信号ＬＳが″Ｈ″のとき、 ＥＵ＝αＥＲＹ＋εＥＢＹ＝０．４９３ＥＢＹ ＥＶ＝γＥＲＹ＋ηＥＢＹ＝０．８７７ＥＲＹ ラインスイッチ信号ＬＳが″Ｌ″のとき、 ＥＵ＝βＥＲＹ＋ζＥＢＹ＝０．４９３ＥＢＹ −ＥＶ＝δＥＲＹ＋θＥＢＹ＝−０．８７７ＥＲＹ 次に、図３に示すバースト付加回路４の動作について説
明する。定数発生回路４１〜４４は、それぞれ、定数信
号−Ａ／２1/2 ，−Ａ／２1/2 ，Ａ／２1/2 ，−Ａ／２
1/2 を発生する。ここで、ＡはＰＡＬ方式におけるバー
スト振幅を示す。スイッチ回路Ｓ４３，Ｓ４３は、入力
端子Ｔ４４から入力するラインスイッチ信号ＬＳにより
制御され、それぞれ第１，第２フイールドの奇数ライン
及び第３，第４フイールドの偶数ラインのとき−Ａ／２
1/2 ，Ａ／２1/2 を、第１，第２フイールドの偶数ライ
ン及び第３，第４フイールドの奇数ラインのとき−Ａ／
２1/2 ，−Ａ／２1/2 を出力する。入力端子群Ｔ４１，
Ｔ４２からは、帯域制限されたＵ軸信号ＬＥＵ，Ｖ軸信
号ＬＥＶ／−ＬＥＶが、また、入力端子群Ｔ４３からは
バースト信号挿入位置を示すバースト制御信号ＢＦがそ
れぞれ入力する。スイッチ回路Ｓ４１，Ｓ４２はバース
ト制御信号ＢＦが″Ｈ″のときそれぞれスイッチ回路Ｓ
４３，Ｓ４４の出力を選択し、バースト制御信号ＢＦ
が″Ｌ″のときそれぞれ入力端子Ｔ４１，Ｔ４２からの
Ｕ軸信号ＬＥＵ，Ｖ軸信号ＬＥＶ／−ＬＥＶを選択し、
バースト付加信号ＢＥＵ，ＢＥＶ／−ＢＥＶとして出力
端子Ｔ４５，Ｔ４６から出力する。
明する。定数発生回路４１〜４４は、それぞれ、定数信
号−Ａ／２1/2 ，−Ａ／２1/2 ，Ａ／２1/2 ，−Ａ／２
1/2 を発生する。ここで、ＡはＰＡＬ方式におけるバー
スト振幅を示す。スイッチ回路Ｓ４３，Ｓ４３は、入力
端子Ｔ４４から入力するラインスイッチ信号ＬＳにより
制御され、それぞれ第１，第２フイールドの奇数ライン
及び第３，第４フイールドの偶数ラインのとき−Ａ／２
1/2 ，Ａ／２1/2 を、第１，第２フイールドの偶数ライ
ン及び第３，第４フイールドの奇数ラインのとき−Ａ／
２1/2 ，−Ａ／２1/2 を出力する。入力端子群Ｔ４１，
Ｔ４２からは、帯域制限されたＵ軸信号ＬＥＵ，Ｖ軸信
号ＬＥＶ／−ＬＥＶが、また、入力端子群Ｔ４３からは
バースト信号挿入位置を示すバースト制御信号ＢＦがそ
れぞれ入力する。スイッチ回路Ｓ４１，Ｓ４２はバース
ト制御信号ＢＦが″Ｈ″のときそれぞれスイッチ回路Ｓ
４３，Ｓ４４の出力を選択し、バースト制御信号ＢＦ
が″Ｌ″のときそれぞれ入力端子Ｔ４１，Ｔ４２からの
Ｕ軸信号ＬＥＵ，Ｖ軸信号ＬＥＶ／−ＬＥＶを選択し、
バースト付加信号ＢＥＵ，ＢＥＶ／−ＢＥＶとして出力
端子Ｔ４５，Ｔ４６から出力する。
【００２２】次に、図４に示す変調回路５の動作につい
て説明する。入力端子群Ｔ５１，Ｔ５２を介し、バース
ト付加回路４からのＵ，Ｖ軸のバースト付加信号ＢＥ
Ｕ，ＢＥＶ／−ＢＥＶがそれぞれ乗算回路５１，５２に
入力する。入力端子群Ｔ５３，Ｔ５４を介し、色副搬送
波発生回路６からの余弦信号ＣＯＳと正弦信号ＳＩＮが
それぞれ乗算回路５１，５２に入力する。乗算回路５
１，５２は、次式の演算を実行し、クロマ信号ＥＣを端
子群Ｔ５５を介して出力する。
て説明する。入力端子群Ｔ５１，Ｔ５２を介し、バース
ト付加回路４からのＵ，Ｖ軸のバースト付加信号ＢＥ
Ｕ，ＢＥＶ／−ＢＥＶがそれぞれ乗算回路５１，５２に
入力する。入力端子群Ｔ５３，Ｔ５４を介し、色副搬送
波発生回路６からの余弦信号ＣＯＳと正弦信号ＳＩＮが
それぞれ乗算回路５１，５２に入力する。乗算回路５
１，５２は、次式の演算を実行し、クロマ信号ＥＣを端
子群Ｔ５５を介して出力する。
【００２３】 ＥＣ＝ＢＥＵ×ＳＩＮ＋（ＢＥＶ／−ＢＥＶ）×ＣＯＳ 次に、図５に示す色副搬送波発生回路６の動作について
説明する。ここで、ＲＯＭ６１には、上位８ビット及び
下位８ビットのそれぞれの記憶領域に下記に示す数の小
数点以下を切捨てた信号がそれぞれ記憶される。 ２５６．０ｓｉｎ（２．０ｉ／２５６．０）−０．５
（ｉ＝０，…６２４） ２５６．０ｃｏｓ（２．０ｉ／２５６．０）−０．５
（ｉ＝０，…６２４） また、レジスタ６４には、クロックＣＫの立下り毎の入
力信号を保持する。さらに、定数発生回路６５〜６８
は、それぞれ（１）式に示すｎ，ｍから、６２５ｎ，６
２５ｎ−１，６２５（ｎ−２m ），６２５（ｎ−２m ）
を発生する。前述のように、ｎ，ｍはそれぞれ５，４で
あるから、これらの値は、それぞれ−１３１２５，３１
２４，−６８７５，−６８７６となる。
説明する。ここで、ＲＯＭ６１には、上位８ビット及び
下位８ビットのそれぞれの記憶領域に下記に示す数の小
数点以下を切捨てた信号がそれぞれ記憶される。 ２５６．０ｓｉｎ（２．０ｉ／２５６．０）−０．５
（ｉ＝０，…６２４） ２５６．０ｃｏｓ（２．０ｉ／２５６．０）−０．５
（ｉ＝０，…６２４） また、レジスタ６４には、クロックＣＫの立下り毎の入
力信号を保持する。さらに、定数発生回路６５〜６８
は、それぞれ（１）式に示すｎ，ｍから、６２５ｎ，６
２５ｎ−１，６２５（ｎ−２m ），６２５（ｎ−２m ）
を発生する。前述のように、ｎ，ｍはそれぞれ５，４で
あるから、これらの値は、それぞれ−１３１２５，３１
２４，−６８７５，−６８７６となる。
【００２４】図７は、色副搬送波発生回路６の動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【００２５】まず、レジスタ６４の出力ｓＯの初期状態
を０とする。入力端子Ｔ６３から入力する信号ｓ１が″
Ｌ″のとき、レジスタ６４の出力ｓＯと定数発生回路６
５，６７からそれぞれ発生された信号３１２５，−６８
７５が加算回路６２，６３にそれぞれ入力し加算出力ｓ
２＝３１２５，ｓ３＝−６８７５が得られる。このと
き、加算回路６３の符号Ｓ４は″Ｈ″となり、スイッチ
回路Ｓ６１は加算出力ｓ２をｓ５としてレジスタ６４に
入力する。次に、レジスタ６４の出力ｓＯが９３７５で
あるとする。信号ｓ１が″Ｌ″のとき、加算出力ｓ２，
ｓ３はそれぞれ１２５００，２５００となる。このと
き、加算回路６３の符号ｓ４は″Ｌ″となり、スイッチ
回路Ｓ６１は加算出力ｓ３をｓ５としてレジスタ６４に
入力する。次に、レジスタ６４の出力ｓＯが１８７５で
あり、信号ｓ１が″Ｈ″のとき、定数発生回路６６，６
８からそれぞれ発生された信号３１２４，−６８７６が
加算回路６２，６３にそれぞれ入力し加算出力ｓ２＝４
９９９，ｓ３＝−５００１が得られる。このとき、加算
回路６３の符号ｓ４は″Ｈ″となり、スイッチ回路Ｓ６
１は加算出力ｓ２をｓ５としてレジスタ６４に入力す
る。ＲＯＭ６１のアドレス入力には、信号Ｓ５の上位１
０ビットのアドレス信号ｓ６が入力する。信号ｓ５が６
２５０のときアドレス信号ｓ６は３９０である（６２５
０／１６＝３９０，６２５→３９０）。ＲＯＭ６１は、
アドレス信号ｓ６に対し、出力端子群Ｔ６１，Ｔ６２か
ら信号ｓ７（ＳＩＮ）として１７７を、信号ｓ８（ＣＯ
Ｓ）として−１８４をそれぞれ出力する。
を０とする。入力端子Ｔ６３から入力する信号ｓ１が″
Ｌ″のとき、レジスタ６４の出力ｓＯと定数発生回路６
５，６７からそれぞれ発生された信号３１２５，−６８
７５が加算回路６２，６３にそれぞれ入力し加算出力ｓ
２＝３１２５，ｓ３＝−６８７５が得られる。このと
き、加算回路６３の符号Ｓ４は″Ｈ″となり、スイッチ
回路Ｓ６１は加算出力ｓ２をｓ５としてレジスタ６４に
入力する。次に、レジスタ６４の出力ｓＯが９３７５で
あるとする。信号ｓ１が″Ｌ″のとき、加算出力ｓ２，
ｓ３はそれぞれ１２５００，２５００となる。このと
き、加算回路６３の符号ｓ４は″Ｌ″となり、スイッチ
回路Ｓ６１は加算出力ｓ３をｓ５としてレジスタ６４に
入力する。次に、レジスタ６４の出力ｓＯが１８７５で
あり、信号ｓ１が″Ｈ″のとき、定数発生回路６６，６
８からそれぞれ発生された信号３１２４，−６８７６が
加算回路６２，６３にそれぞれ入力し加算出力ｓ２＝４
９９９，ｓ３＝−５００１が得られる。このとき、加算
回路６３の符号ｓ４は″Ｈ″となり、スイッチ回路Ｓ６
１は加算出力ｓ２をｓ５としてレジスタ６４に入力す
る。ＲＯＭ６１のアドレス入力には、信号Ｓ５の上位１
０ビットのアドレス信号ｓ６が入力する。信号ｓ５が６
２５０のときアドレス信号ｓ６は３９０である（６２５
０／１６＝３９０，６２５→３９０）。ＲＯＭ６１は、
アドレス信号ｓ６に対し、出力端子群Ｔ６１，Ｔ６２か
ら信号ｓ７（ＳＩＮ）として１７７を、信号ｓ８（ＣＯ
Ｓ）として−１８４をそれぞれ出力する。
【００２６】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、本実施例の動作クロック周波数は水平同
期周波数の９０８倍として説明したが、（１）式を満足
すればどのような周波数でもよく、ｎ＝１，ｍ＝２とす
ることにより、水平同期周波数の１１３５倍とすること
も本発明の主旨を逸脱しない限り適用できることは勿論
である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、本実施例の動作クロック周波数は水平同
期周波数の９０８倍として説明したが、（１）式を満足
すればどのような周波数でもよく、ｎ＝１，ｍ＝２とす
ることにより、水平同期周波数の１１３５倍とすること
も本発明の主旨を逸脱しない限り適用できることは勿論
である。
【００２７】
【発明の効果】以上説明したように、本発明のＰＡＬエ
ンコーダは、色副搬送波信号をディジタル回路で発生し
デイクジタル信号処理によりエンコードすることによ
り、位相歪の発生を抑圧し安定したＰＡＬのクロマ信号
を発生することができるというという効果がある。
ンコーダは、色副搬送波信号をディジタル回路で発生し
デイクジタル信号処理によりエンコードすることによ
り、位相歪の発生を抑圧し安定したＰＡＬのクロマ信号
を発生することができるというという効果がある。
【図１】本発明のＰＡＬエンコーダの一実施例を示すブ
ロック図である。
ロック図である。
【図２】位相変換回路の構成の一例を示すブロック図で
ある。
ある。
【図３】バースト付加回路の構成の一例を示すブロック
図である。
図である。
【図４】変調回路５の構成の一例を示すブロック図であ
る。
る。
【図５】色副搬送波発生回路の構成の一例を示すブロッ
ク図である。
ク図である。
【図６】本実施例のＰＡＬエンコーダにおける動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図７】色副搬送波発生回路の動作の一例を示すタイム
チャートである。
チャートである。
【図８】従来のＰＡＬエンコーダの一例を示すブロック
図である。
図である。
１，１０９〜１１２ 位相変換回路 ２，３，１０２，１０３ ＬＰＦ ４ バースト付加回路 ５ 変調回路 ６，１０７ 色副搬送波発生回路 １１〜１４，５１，５２ 乗算回路 １５，１６，５３，６２，６３，１０６ 加算回路 １７〜２４，４１〜４４，６５〜６８ 定数発生回路 ６４ レジスタ １０４，１０５ 平衡変調器 Ｓ１１〜Ｓ１４，Ｓ４１〜Ｓ４４，Ｓ６１〜Ｓ６３，Ｓ
１０１，Ｓ１０２スイッチ回路
１０１，Ｓ１０２スイッチ回路
Claims (7)
- 【請求項１】 ディジタル化された第１及び第２の色差
信号を国際照明委員会の標準表色系のＵＣＳ色度図にお
けるＵおよびＶ軸信号成分をディジタル化したディジタ
ル化ＵおよびＶ軸信号に変換する位相変換手段と、 前記ディジタル化ＵおよびＶ軸信号のそれぞれの帯域制
限を行ない帯域制限ＵおよびＶ信号をそれぞれ出力する
第一および第二の低域フィルタ手段と、 前記帯域制限ＵおよびＶ軸信号に予め定めたバースト信
号を付加しバースト付加ＵおよびＶ軸信号を出力するバ
ースト信号付加手段と、 水平同期信号を入力し前記水平同期信号の周波数に対し
予め定めた倍数関係の色副搬送波のそれぞれディジタル
化された正弦波信号と余弦波信号とを出力する色副搬送
波発生手段と、 前記バースト付加Ｕ軸信号と前記正弦波信号と及び前記
バースト付加Ｖ軸信号と前記余弦波信号とをそれぞれ乗
算しこれらの乗算結果を加算してデイジタル化されたク
ロマ信号を出力する変調手段とを備えることを特徴とす
るＰＡＬエンコーダ。 - 【請求項２】 前記位相変換手段が予め定めた第１〜第
８の定数を発生する第１〜第８の定数発生回路と、 予め定めた水平走査ラインと同期したラインスイッチ信
号により前記第１，第２及び前記第３，第４の及び前記
第５，第６及び前記第７，第８の定数のそれぞれいずれ
か一方を選択する第１〜第４のスイッチ回路と、 前記第１の色差信号とそれぞれ前記第１，第２のスイッ
チ回路の出力との乗算をそれぞれ行なう第１，第２の乗
算回路と、 前記第２の色差信号とそれぞれ前記第３，第４のスイッ
チ回路の出力との乗算をそれぞれ行なう第３，第４の乗
算回路と、 前記第１及び第３の乗算回路の出力を加算する第１の加
算回路と、 前記第２及び第４の乗算回路の出力を加算する第２の加
算回路とを備えることを特徴とする請求項１記載のＰＡ
Ｌエンコーダ。 - 【請求項３】 前記バースト信号付加手段が予め定めた
第９〜第１２の定数を発生する第９〜第１２の定数発生
回路と、 前記ラインスイッチ信号により前記第９，第１０及び前
記第１１，第１２の定数のそれぞれいずれか一方を選択
する第５〜第６のスイッチ回路と、 予め定めたバースト制御信号により前記帯域制限Ｕ軸信
号と前記第５のスイッチ回路の出力とのいずれか一方を
選択し前記バースト付加Ｕ軸信号を出力する第７のスイ
ッチ回路と、 前記バースト制御信号により前記帯域制限Ｖ軸信号と前
記第６のスイッチ回路の出力とのいずれか一方を選択し
前記バースト付加Ｖ軸信号を出力する第８のスイッチ回
路とを備えることを特徴とする請求項１記載のＰＡＬエ
ンコーダ。 - 【請求項４】 前記色副搬送波発生手段が予め定めたア
ドレス入力に対応する前記正弦波信号の数値と前記余弦
波信号の数値とを記憶した読出し専用メモリと、 予め定めた第１３〜第１６の定数を発生する第１３〜第
１６の定数発生回路と、 スイッチ制御信号により前記第１３，第１４及び前記第
１５，第１６の定数のそれぞれいずれか一方を選択する
第９，第１０のスイッチ回路と、 前記第９，第１０のスイッチ回路の出力をそれぞれ一方
の入力とする第３，第４の加算回路と、 前記第４の加算回路の出力で制御され前記第３，第４の
加算回路のいずれか一方を選択する第１１のスイッチ回
路と、 クロック毎に前記第１１のスイッチ回路の出力を入力し
出力を前記読出し専用メモリのアドレスとして出力する
とともに前記第３，第４の加算回路の他の一方の入力に
出力する一時記憶回路とを備えることを特徴とする請求
項１記載のＰＡＬエンコーダ。 - 【請求項５】 前記変調手段が前記バースト付加Ｕ軸信
号と前記正弦波信号とを乗算する第５の乗算回路と、 前記バースト付加Ｖ軸信号と前記余弦波信号とを乗算す
る第６の乗算回路と、 前記第５，第６の乗算回路の出力を加算し前記クロマ信
号を出力する第５の加算回路とを備えることを特徴とす
る請求項１記載のＰＡＬエンコーダ。 - 【請求項６】 クロック信号の周波数が水平同期信号周
波数の１１３５／ｎ×２の（ｍ−２）乗（ｍ，ｎ，１１
３５／ｎ×２の（ｍ−２）乗は正の整数）倍であること
を特徴とする請求項１記載のＰＡＬエンコーダ。 - 【請求項７】 前記色副搬送波発生手段の前記第１３〜
第１６の定数がそれぞれ６２５ｎ，６２５ｎ−１，６２
５（ｎ−２m ），６２５（ｎ−２m ）−１であることを
特徴とする請求項４及び６記載のＰＡＬエンコーダ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211901A JP3033352B2 (ja) | 1992-08-10 | 1992-08-10 | Ｐａｌエンコーダ |
| US08/102,264 US5406335A (en) | 1992-08-10 | 1993-08-05 | Pal encoder using a digital signal processing |
| DE69322011T DE69322011T2 (de) | 1992-08-10 | 1993-08-06 | PAL Kodierer mit digitaler Signalverarbeitung |
| EP93112656A EP0582979B1 (en) | 1992-08-10 | 1993-08-06 | PAL encoder using a digital signal processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211901A JP3033352B2 (ja) | 1992-08-10 | 1992-08-10 | Ｐａｌエンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0662422A true JPH0662422A (ja) | 1994-03-04 |
| JP3033352B2 JP3033352B2 (ja) | 2000-04-17 |
Family
ID=16613523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211901A Expired - Lifetime JP3033352B2 (ja) | 1992-08-10 | 1992-08-10 | Ｐａｌエンコーダ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5406335A (ja) |
| EP (1) | EP0582979B1 (ja) |
| JP (1) | JP3033352B2 (ja) |
| DE (1) | DE69322011T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0142291B1 (ko) * | 1993-08-18 | 1998-06-15 | 김광호 | 색신호의 주파수 대역변환을 위한 디지탈 반송파 발생장치 |
| JP3953124B2 (ja) * | 1996-05-13 | 2007-08-08 | ローム株式会社 | デジタルカラーエンコーダ |
| JP4086354B2 (ja) * | 1998-02-12 | 2008-05-14 | ローム株式会社 | マルチフォーマットビデオエンコーダ |
| JPH11285020A (ja) * | 1998-03-27 | 1999-10-15 | Victor Co Of Japan Ltd | 色信号復調回路 |
| JP4366045B2 (ja) * | 2002-06-19 | 2009-11-18 | キヤノン株式会社 | プロセスユニット及び画像形成装置 |
| TWI226752B (en) * | 2002-08-14 | 2005-01-11 | Via Tech Inc | Method to convert burst signals in different frequency systems and converting circuit thereof |
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| IT1119091B (it) * | 1979-06-05 | 1986-03-03 | Cselt Centro Studi Lab Telecom | Procedimento e dispositivo per la codifica e decodifica numerica del segnale televisivo pal composito |
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| FR2479629B1 (fr) * | 1980-04-01 | 1985-11-08 | Thomson Csf | Procede de demodulation d'un signal module en amplitude, demodulateur mettant en oeuvre ce procede et systeme de television comportant un tel dispositif |
| DE3344342C1 (de) * | 1983-12-08 | 1985-09-19 | Institut für Rundfunktechnik GmbH, 8000 München | Schaltungsanordnung zum Erzeugen eines Farbartsignals |
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| US4675723A (en) * | 1984-04-27 | 1987-06-23 | Ampex Corporation | Single oscillator PAL generator lock system |
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| GB2243047A (en) * | 1990-04-11 | 1991-10-16 | Rank Cintel Ltd | A digital composite video encoder |
| JP3047249B2 (ja) * | 1990-11-01 | 2000-05-29 | 株式会社リコー | カラーエンコーダ |
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| JP2563692B2 (ja) * | 1991-06-28 | 1996-12-11 | 松下電器産業株式会社 | ディジタル処理によるｐａｌ方式映像信号発生装置 |
| KR940008842B1 (ko) * | 1991-11-27 | 1994-09-26 | 삼성전자 주식회사 | 디지틀 엔코더 |
-
1992
- 1992-08-10 JP JP4211901A patent/JP3033352B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-05 US US08/102,264 patent/US5406335A/en not_active Expired - Fee Related
- 1993-08-06 DE DE69322011T patent/DE69322011T2/de not_active Expired - Fee Related
- 1993-08-06 EP EP93112656A patent/EP0582979B1/en not_active Expired - Lifetime
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| JPH01152892A (ja) * | 1987-12-10 | 1989-06-15 | Shibasoku:Kk | Ｐａｌ方式での色信号をデジタル処理で作成する方法 |
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| EP0582979A2 (en) | 1994-02-16 |
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