JPS59225445A - ２の補数２進信号の対称的切捨て装置 - Google Patents
２の補数２進信号の対称的切捨て装置Info
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- JPS59225445A JPS59225445A JP59098457A JP9845784A JPS59225445A JP S59225445 A JPS59225445 A JP S59225445A JP 59098457 A JP59098457 A JP 59098457A JP 9845784 A JP9845784 A JP 9845784A JP S59225445 A JPS59225445 A JP S59225445A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２の補数化された２進信号の正と負の値を
対称的に切捨てるための装置に関するものである。この
装−は、２の補数化された２進信号（以下、２の補数２
進信号という）を処理する装置に、一般的に利用するこ
とができる。しかし、この装置はデジタルテレビジョン
受像機におけるクロミナンス信号の処理に特に利用価値
があるので、七の様な場合について説明を進める。
対称的に切捨てるための装置に関するものである。この
装−は、２の補数化された２進信号（以下、２の補数２
進信号という）を処理する装置に、一般的に利用するこ
とができる。しかし、この装置はデジタルテレビジョン
受像機におけるクロミナンス信号の処理に特に利用価値
があるので、七の様な場合について説明を進める。
２２進信の切捨ては、その２進信号の下位桁ピッ） （
ＬＳＢ ）の幾つかを捨て去ることによって行なわれて
いる。２の補数形式の２進信号の場合には、単純に切捨
てを行なうと、正の切捨て処理 □された数
と負の切捨て処理された数との間に非対称性を生ずるこ
とになる。正の数の切捨てを行なうと０に近づく数が生
じるが負の数の切捨てを行なうとよ、シ負の数に近づく
数になる。具体的に言えば、成る工０進値 ＩＶ□。１
を有するＭビットの数において（Ｍ−Ｎ）個の上位桁ビ
ットを残したい場合には、正の値はＶ工。／２ に等し
いかまたはより小さな値の最も正の整数に切捨て処理さ
れる。
ＬＳＢ ）の幾つかを捨て去ることによって行なわれて
いる。２の補数形式の２進信号の場合には、単純に切捨
てを行なうと、正の切捨て処理 □された数
と負の切捨て処理された数との間に非対称性を生ずるこ
とになる。正の数の切捨てを行なうと０に近づく数が生
じるが負の数の切捨てを行なうとよ、シ負の数に近づく
数になる。具体的に言えば、成る工０進値 ＩＶ□。１
を有するＭビットの数において（Ｍ−Ｎ）個の上位桁ビ
ットを残したい場合には、正の値はＶ工。／２ に等し
いかまたはより小さな値の最も正の整数に切捨て処理さ
れる。
一方、負の値は−ｖｌｏ７２Ｎに等しいかまたは更に負
の値をもつ最大の整数に切捨て処理される。たとえば、
１０進数±１３に対応する２進数を、２個のＬＳＢを捨
てることにより単純に切捨てを行なうと、その正および
負の値はそれぞれ＋３および−４となる。この＋１３と
いう値は０を中心とする正弦波に対応するデジタル信号
の両ピーク値を表わすものとする。この様な正弦波を表
わす２進数に単純な切捨て処理を施すと、その切捨て後
の信号に直流的な（ＤＣ）シフトが導入されることは容
易に理解できよう。多くの用途において、このＤＣシフ
トは平均ピーク信号レベルの振幅に比べて余り大きな値
ではない。しかし、他の或種の装置では、上記の様な非
対称性は好ましくない結果をもたらすので、除かねばな
らない。たとえば、デジタルテレビジョン方式における
クロミナンス処理の場合にこの様な非対称性があると、
不都合な色相ずれや不正確な色飽和度を生ずる。
の値をもつ最大の整数に切捨て処理される。たとえば、
１０進数±１３に対応する２進数を、２個のＬＳＢを捨
てることにより単純に切捨てを行なうと、その正および
負の値はそれぞれ＋３および−４となる。この＋１３と
いう値は０を中心とする正弦波に対応するデジタル信号
の両ピーク値を表わすものとする。この様な正弦波を表
わす２進数に単純な切捨て処理を施すと、その切捨て後
の信号に直流的な（ＤＣ）シフトが導入されることは容
易に理解できよう。多くの用途において、このＤＣシフ
トは平均ピーク信号レベルの振幅に比べて余り大きな値
ではない。しかし、他の或種の装置では、上記の様な非
対称性は好ましくない結果をもたらすので、除かねばな
らない。たとえば、デジタルテレビジョン方式における
クロミナンス処理の場合にこの様な非対称性があると、
不都合な色相ずれや不正確な色飽和度を生ずる。
この発明は、切捨て処理後の正および負の数の値が何れ
も０に近づくように、符号付きの２進数を対称的に切捨
て処理するものである。この発明の装置は、単純にＮ個
のＬＳＢを捨てることによって正の値を切捨て処理し、
−力負の値に対しては、Ｎ個のＬＳＢを捨てるがもしそ
のＮ個のＬＳ”Ｂのうちの少くとも１個が論理１であれ
ば上記捨てた残りの（Ｍ−Ｎ）個のピットに正の１を代
数的に加えることによって切捨て処理を行なう。
も０に近づくように、符号付きの２進数を対称的に切捨
て処理するものである。この発明の装置は、単純にＮ個
のＬＳＢを捨てることによって正の値を切捨て処理し、
−力負の値に対しては、Ｎ個のＬＳＢを捨てるがもしそ
のＮ個のＬＳ”Ｂのうちの少くとも１個が論理１であれ
ば上記捨てた残りの（Ｍ−Ｎ）個のピットに正の１を代
数的に加えることによって切捨て処理を行なう。
多くのデジタル装置は、信号を２の補数の形で処理して
、信号が正および負にならねばならぬと、きに信号の極
性を保持するようになっている。その装置の分解能は信
号を表わすために選ばれたピット位置の数によって決ま
る。たとえば、７または８ビツトの２の補数２進信号は
、それぞれ１２８または２５６個の量子化レベルのアナ
ログ値を表わすことになる。成る８ビツトの２の補数信
号は０値、１２８の負および１２７の正の可能な値に対
応している。
、信号が正および負にならねばならぬと、きに信号の極
性を保持するようになっている。その装置の分解能は信
号を表わすために選ばれたピット位置の数によって決ま
る。たとえば、７または８ビツトの２の補数２進信号は
、それぞれ１２８または２５６個の量子化レベルのアナ
ログ値を表わすことになる。成る８ビツトの２の補数信
号は０値、１２８の負および１２７の正の可能な値に対
応している。
デジタル処理回路は、屡々、Ｍビット２進値の多数回の
連続加算および／または乗算を行なう。
連続加算および／または乗算を行なう。
その様な操作によると、非常に多数のビット位置をもっ
た計算結果が出て来る。そのすべてのピットを保持する
にはより多数の回路素子が必要となる。回路を取扱い易
い大きさに制限するために、しばしばＬＳＢが除去され
る、すなわち２進数が切捨て処理される。前述した非対
称性を伴なう単純な切捨て処理は多くの装置では殆どま
たは全く影響がない。しかし、デジタルテレビジョン受
像機の場合にはその様な切捨て処理による非対称性は不
都合な色相ずれを起す可能性がある。
た計算結果が出て来る。そのすべてのピットを保持する
にはより多数の回路素子が必要となる。回路を取扱い易
い大きさに制限するために、しばしばＬＳＢが除去され
る、すなわち２進数が切捨て処理される。前述した非対
称性を伴なう単純な切捨て処理は多くの装置では殆どま
たは全く影響がない。しかし、デジタルテレビジョン受
像機の場合にはその様な切捨て処理による非対称性は不
都合な色相ずれを起す可能性がある。
第１図には、テレビジョン（ＴＶ）信号の普通の色信号
成分すなわちクロミナンス信号成分がベクトルの形で示
されている。このクロミナンス信号Ｃは、（Ｒ−Ｙ）軸
と（Ｂ−Ｙ）軸と一致して示されている２つの直交関係
にある色混合信号を線形合成することにより形成されて
いる。クロミナンス・ベクトルの位相角θは伝送された
信号の色すなわち色相を表わしている。デジタルＴＶ受
像機では、２進数形式のクロミナンス信号は処理のため
にそのベクトル成分に復調される。この例□のクロミナ
ンス・ベクトルは第２象限または第４象限にあるものと
する。この２つの象限においては、（Ｒ−Ｙ）と（Ｂ−
Ｙ）色混合成分のうちの一方は正であシ他方は負である
。信号の処理の間にこの両ベクトル成分が非対称的に切
捨て処理されると、これらのベクトル和で表わされるク
ロミナンス信号は負のベクトル成分の方に向って僅かに
回転することになる。この回転によって、表示された画
像に肉視可能なしかも不快な色相ずれが起る可能性があ
る。特別の例として、いま（Ｒ−Ｙ）と（Ｂ−Ｙ）の大
きさが１３ユニツトで、そのクロミナンス・ベクトルが
第４象限にあるとする。
成分すなわちクロミナンス信号成分がベクトルの形で示
されている。このクロミナンス信号Ｃは、（Ｒ−Ｙ）軸
と（Ｂ−Ｙ）軸と一致して示されている２つの直交関係
にある色混合信号を線形合成することにより形成されて
いる。クロミナンス・ベクトルの位相角θは伝送された
信号の色すなわち色相を表わしている。デジタルＴＶ受
像機では、２進数形式のクロミナンス信号は処理のため
にそのベクトル成分に復調される。この例□のクロミナ
ンス・ベクトルは第２象限または第４象限にあるものと
する。この２つの象限においては、（Ｒ−Ｙ）と（Ｂ−
Ｙ）色混合成分のうちの一方は正であシ他方は負である
。信号の処理の間にこの両ベクトル成分が非対称的に切
捨て処理されると、これらのベクトル和で表わされるク
ロミナンス信号は負のベクトル成分の方に向って僅かに
回転することになる。この回転によって、表示された画
像に肉視可能なしかも不快な色相ずれが起る可能性があ
る。特別の例として、いま（Ｒ−Ｙ）と（Ｂ−Ｙ）の大
きさが１３ユニツトで、そのクロミナンス・ベクトルが
第４象限にあるとする。
また、（Ｒ−Ｙ）と（Ｂ−Ｙ ）信号の２進数表示が２
個のＬＳＢを切捨てられて（Ｂ−Ｙ）信号が＋３ユニツ
トＫ（Ｒ−Ｙ）信号が一４ユニットになったとする。（
Ｂ−Ｙ）軸に対する正確なりロミナンス角度は４５度で
ある。しかしこの切捨て処理された値のベクトル和の角
度は、ｔ’ａｎ−１４／３または５３度であって、８度
の誤差を生じている。
個のＬＳＢを切捨てられて（Ｂ−Ｙ）信号が＋３ユニツ
トＫ（Ｒ−Ｙ）信号が一４ユニットになったとする。（
Ｂ−Ｙ）軸に対する正確なりロミナンス角度は４５度で
ある。しかしこの切捨て処理された値のベクトル和の角
度は、ｔ’ａｎ−１４／３または５３度であって、８度
の誤差を生じている。
次に第２図と第３図を参照して、デジタルＴＶ受像機で
色相ずれが発生する態様について説明する。第２図にお
いて、普通のＴＶ受像機のチューナおよびＩＦ段から得
られたベースバンド合成アナログビデオ信号が端子１０
に供給される。この信号は、クロック信号ｆ。Ｌで制御
されて色副搬送波周波数の４倍のクロック周波数（クロ
ックレート）でアナログ信号をサンプルするアナログ−
デジタル変換器１１内で、２の補数形式にデジタル化さ
れる。このサンプリング・クロックｆ。Ｌは、サンプル
Ｙ＋（Ｂ−Ｙ）、Ｙ＋（Ｒ−Ｙ）、Ｙ −（Ｂ−Ｙ）お
よびＹ−（Ｒ−Ｙ）の繰返し列を生成するような位相と
されている。なお、上記Ｙは合成信号の輝度（ルミナン
ス）成分を、（Ｒ−Ｙ）および（Ｂ−Ｙ）項はクロミナ
ンス信号のベクトル成分を表わしている。バス１２上の
デジタル化された信号は回路１３に印加され、そこでこ
のデジタル合成信号から輝度信号が取出されて適当に処
理される。回路１３からのデジタル出力信号はマトリク
ス１９に印加され、そこで、処理ずみの色混合信号（Ｒ
−Ｙ）および（Ｂ−Ｙ）を合成されて、表示管（図示な
し）を駆動するＲ、ＧおよびＢ色信号を生成する。
色相ずれが発生する態様について説明する。第２図にお
いて、普通のＴＶ受像機のチューナおよびＩＦ段から得
られたベースバンド合成アナログビデオ信号が端子１０
に供給される。この信号は、クロック信号ｆ。Ｌで制御
されて色副搬送波周波数の４倍のクロック周波数（クロ
ックレート）でアナログ信号をサンプルするアナログ−
デジタル変換器１１内で、２の補数形式にデジタル化さ
れる。このサンプリング・クロックｆ。Ｌは、サンプル
Ｙ＋（Ｂ−Ｙ）、Ｙ＋（Ｒ−Ｙ）、Ｙ −（Ｂ−Ｙ）お
よびＹ−（Ｒ−Ｙ）の繰返し列を生成するような位相と
されている。なお、上記Ｙは合成信号の輝度（ルミナン
ス）成分を、（Ｒ−Ｙ）および（Ｂ−Ｙ）項はクロミナ
ンス信号のベクトル成分を表わしている。バス１２上の
デジタル化された信号は回路１３に印加され、そこでこ
のデジタル合成信号から輝度信号が取出されて適当に処
理される。回路１３からのデジタル出力信号はマトリク
ス１９に印加され、そこで、処理ずみの色混合信号（Ｒ
−Ｙ）および（Ｂ−Ｙ）を合成されて、表示管（図示な
し）を駆動するＲ、ＧおよびＢ色信号を生成する。
バス１２上のデジタル化した合成信号は、また帯域通過
フィルタ１５の入力ポートにも印加され、このフィルタ
で輝度成分が減衰させられて（Ｒ−Ｙ）色混合信号と（
Ｂ−Ｙ）色混合信号との濾波された後生信号が順次生成
される。この順次発生する色混合信号は分解（デマルチ
プレックス）されてバス１６と１７上に出力し１回路素
子１８に印加さ′れてそこでマトリクス１９に供給され
るに先立って適当に処理される。
フィルタ１５の入力ポートにも印加され、このフィルタ
で輝度成分が減衰させられて（Ｒ−Ｙ）色混合信号と（
Ｂ−Ｙ）色混合信号との濾波された後生信号が順次生成
される。この順次発生する色混合信号は分解（デマルチ
プレックス）されてバス１６と１７上に出力し１回路素
子１８に印加さ′れてそこでマトリクス１９に供給され
るに先立って適当に処理される。
帯域通過フィルタ１５として典型的なものは、内部で多
数回の順次加算処理が行なわれる様な線形位相有限イン
パルス応答（ＦＩＲ）フィルタとして構成することがで
きる。第３図はその様なフィルタの一例であって、これ
については例えば雑誌工’ Ｌ／クトｏ＝クス（Ｅｌｅ
ｃｔｒｏｎｉｃｓ） １９８１年８月１１日号の９７〜
１０３頁に所載のフィッシャ（Ｔ、 Ｆｉｓｃｈｅｒ）
氏の論文「デジタルＶＳＬＩ型次代ＴＶ受像機（Ｄｉｇ
ｉｔａｌ ＶＳＬＩ ＢｒｅｅｄｓＮｅｘｔ−Ｇｅｎｅ
ｒａｔｉｏｎＴ Ｖ Ｒｅｃｅｉｖｅｒｓ ） Ｊを参
照されたい。第３図において、素子２５．２７および２
９は遅延段であって、それぞれデジタル化された信号を
１サンプル期間または複数サンプル期間だけ遅延させる
。素子２６．２８および３０は線形２進数加算器である
。各加算器は、２個の入力ポートを有し、その一方は直
前の遅延素子の出力からの信号を印加するように接続さ
れ、他の一方は直前の遅延素子の入力からの信号を印加
するように接続されている。２進数加算器回路の入力ポ
ートに印加された２通信号のすべての可能な組合せを適
切に加算するために、各加算器の出力は入力信号ビット
位置の数よりも１個だけ余分な信号ビット位置を持って
いなければならない。すなわち、もしＦＩＲフィルタの
入力２０に印加されるデジタル化された２の補数２進信
号が（Ｍ −Ｎ’ ）個のビット位置を有し、またフィ
ルタが縦続接続されたＮ個の加算器を持っているとすれ
ば、バス３１上の出力信号はＭ個のピット位置１を持つ
ことになる。通常、この出力によって出力３１上に与え
られる所要の情報は２通信号の上位桁ビット位置に含ま
れている。後続する回路が複雑化することを軽減するた
めに、この濾波された信号は素子３２内で切捨て処理を
受ける。素子３２からの切捨て処理を受けた信号は次に
クロック制御されるゲート回路３３で通常のやυ方で分
解′（デマル号列が第２象限に生じたクロミナンス・ベ
クトルに対応するものでそれぞれ正および負の値を有す
るか、第４象限に生じたクロミナンス・ベクトルに対応
するものでそれぞれ負および正の値を有し、またもし切
捨て処理用素子３２が正および負の信号値に対して非対
称的な出力を生成するものであれば、処理された（Ｒ−
Ｙ）と（１３−Ｙ）信号のベクトル和は元のクロミナン
ス・ベクトルから僅か回転して色相ずれを呈することに
なることに注意されたい。
数回の順次加算処理が行なわれる様な線形位相有限イン
パルス応答（ＦＩＲ）フィルタとして構成することがで
きる。第３図はその様なフィルタの一例であって、これ
については例えば雑誌工’ Ｌ／クトｏ＝クス（Ｅｌｅ
ｃｔｒｏｎｉｃｓ） １９８１年８月１１日号の９７〜
１０３頁に所載のフィッシャ（Ｔ、 Ｆｉｓｃｈｅｒ）
氏の論文「デジタルＶＳＬＩ型次代ＴＶ受像機（Ｄｉｇ
ｉｔａｌ ＶＳＬＩ ＢｒｅｅｄｓＮｅｘｔ−Ｇｅｎｅ
ｒａｔｉｏｎＴ Ｖ Ｒｅｃｅｉｖｅｒｓ ） Ｊを参
照されたい。第３図において、素子２５．２７および２
９は遅延段であって、それぞれデジタル化された信号を
１サンプル期間または複数サンプル期間だけ遅延させる
。素子２６．２８および３０は線形２進数加算器である
。各加算器は、２個の入力ポートを有し、その一方は直
前の遅延素子の出力からの信号を印加するように接続さ
れ、他の一方は直前の遅延素子の入力からの信号を印加
するように接続されている。２進数加算器回路の入力ポ
ートに印加された２通信号のすべての可能な組合せを適
切に加算するために、各加算器の出力は入力信号ビット
位置の数よりも１個だけ余分な信号ビット位置を持って
いなければならない。すなわち、もしＦＩＲフィルタの
入力２０に印加されるデジタル化された２の補数２進信
号が（Ｍ −Ｎ’ ）個のビット位置を有し、またフィ
ルタが縦続接続されたＮ個の加算器を持っているとすれ
ば、バス３１上の出力信号はＭ個のピット位置１を持つ
ことになる。通常、この出力によって出力３１上に与え
られる所要の情報は２通信号の上位桁ビット位置に含ま
れている。後続する回路が複雑化することを軽減するた
めに、この濾波された信号は素子３２内で切捨て処理を
受ける。素子３２からの切捨て処理を受けた信号は次に
クロック制御されるゲート回路３３で通常のやυ方で分
解′（デマル号列が第２象限に生じたクロミナンス・ベ
クトルに対応するものでそれぞれ正および負の値を有す
るか、第４象限に生じたクロミナンス・ベクトルに対応
するものでそれぞれ負および正の値を有し、またもし切
捨て処理用素子３２が正および負の信号値に対して非対
称的な出力を生成するものであれば、処理された（Ｒ−
Ｙ）と（１３−Ｙ）信号のベクトル和は元のクロミナン
ス・ベクトルから僅か回転して色相ずれを呈することに
なることに注意されたい。
〔問題点を解決するための手段・作用・実施例〕次に、
第４図乃至第６図の回路を説明すると、これらの回路は
第３図の素子３２に代り得るもので濾波された信号は第
３図の素子３２に代り得るもので行なう回路である。第
４図の回路は、印加された信号の対称的切捨て処理を行
なうものでＡＮＤゲート５２と加算器５１を持っている
。加算器５１は、そのＣｉｎ入力端子に印加された信号
に応じて１ユニツトだけ印力１」２進数を単純に増加さ
せる形式（たとえば米国特許第４２８０１９０号参照）
のものか、或いは（Ｍ−１）ビット入力ボートの１つの
ＬＳＢ位置に出力端子５４が接続されたＡＮＤゲート５
２を有する（Ｍ−１）ｘ（Ｍ−１）ビット全加算器とす
ることができる。更に別の回路形式としてこの加算器５
１は、（ｉＶＩ−１）ＭＳＢが加算器の１人力に印加さ
れ、同じくその第２の入力に論理Ｏレベルが印加されま
たそのキャリイン端子にＡＮＤゲート５２の出力が印加
されるＲＣＡ製のＣＤ ４００８ＣＯ８／ＭＯ８，７Ｊ
Ｏ算器のような形式をもつ全加算器でも良い。Ｍビット
のデータ信号が回路人力５７に印加され、切捨て処理を
受けた（Ｍ−１）ビット２進信号が出力接続５６に生成
される。この入力信号の（ｌＶ［−１）ＩＶＩｓＢは加
算器５１のＣｉｎ入力端子に印加される。入力語の符号
ビットとＬＳＢが同時に論理ルベルをとるときは必ずＡ
ＮＤゲート５２は論理ルベルを出力し、この論理ルベル
力は加算器５１を制御して入力語の（Ｍ−１）ＭＳＢで
表わされる値を１ユニツトだけ増加させる。逆に、正の
２の補数の場合のように符号ビットが論理０であれば、
加算器５１は入力信号の（Ｍ−１）ＭＳＢを変更するこ
となくそのまま出力接続５６に伝達する。加算器出力５
６は０を中心として対称的に１ビツトを切捨て処理され
た、Ｍビット入力信号に対応する（Ｍ−１）ビット信号
を生成する。
第４図乃至第６図の回路を説明すると、これらの回路は
第３図の素子３２に代り得るもので濾波された信号は第
３図の素子３２に代り得るもので行なう回路である。第
４図の回路は、印加された信号の対称的切捨て処理を行
なうものでＡＮＤゲート５２と加算器５１を持っている
。加算器５１は、そのＣｉｎ入力端子に印加された信号
に応じて１ユニツトだけ印力１」２進数を単純に増加さ
せる形式（たとえば米国特許第４２８０１９０号参照）
のものか、或いは（Ｍ−１）ビット入力ボートの１つの
ＬＳＢ位置に出力端子５４が接続されたＡＮＤゲート５
２を有する（Ｍ−１）ｘ（Ｍ−１）ビット全加算器とす
ることができる。更に別の回路形式としてこの加算器５
１は、（ｉＶＩ−１）ＭＳＢが加算器の１人力に印加さ
れ、同じくその第２の入力に論理Ｏレベルが印加されま
たそのキャリイン端子にＡＮＤゲート５２の出力が印加
されるＲＣＡ製のＣＤ ４００８ＣＯ８／ＭＯ８，７Ｊ
Ｏ算器のような形式をもつ全加算器でも良い。Ｍビット
のデータ信号が回路人力５７に印加され、切捨て処理を
受けた（Ｍ−１）ビット２進信号が出力接続５６に生成
される。この入力信号の（ｌＶ［−１）ＩＶＩｓＢは加
算器５１のＣｉｎ入力端子に印加される。入力語の符号
ビットとＬＳＢが同時に論理ルベルをとるときは必ずＡ
ＮＤゲート５２は論理ルベルを出力し、この論理ルベル
力は加算器５１を制御して入力語の（Ｍ−１）ＭＳＢで
表わされる値を１ユニツトだけ増加させる。逆に、正の
２の補数の場合のように符号ビットが論理０であれば、
加算器５１は入力信号の（Ｍ−１）ＭＳＢを変更するこ
となくそのまま出力接続５６に伝達する。加算器出力５
６は０を中心として対称的に１ビツトを切捨て処理され
た、Ｍビット入力信号に対応する（Ｍ−１）ビット信号
を生成する。
第４図の装置の動作を、下記のデータ表Ａを参照して詳
細に説明する。
細に説明する。
この表中の縦の欄は左から右へ順次、（ａ）正および負
の１０進数のサンプリング、（ｂ）それらの２の補数等
価２進数、（Ｃ）第４図の装置によりビット位置が切捨
てられた上記等価２進数のＬ Ｓ Ｂ 、 （ｄ）符号
ビット（正の値の場合はＩＩ Ｏｌｌ、負の値に対して
は＋＋１“°）に相当する、上記等価２進数のＭＳＢ、
（ｅ）各ＭＳＢと各ＬＳＢの各論理ＡＮＤ機能に対応す
るＡ’ＮＤゲート５２の出力、（ｆ）加算器５１に印加
されるＭビット入力信号の対称的に切捨て処理を受けた
（ＩＶＩ−１）ビット、（２））加算器の出力に生成さ
れる対称的に切捨て処理された（Ｍ−１）ビット語、お
よび（ｈ） （−れらの対応１０進数、を示している。
の１０進数のサンプリング、（ｂ）それらの２の補数等
価２進数、（Ｃ）第４図の装置によりビット位置が切捨
てられた上記等価２進数のＬ Ｓ Ｂ 、 （ｄ）符号
ビット（正の値の場合はＩＩ Ｏｌｌ、負の値に対して
は＋＋１“°）に相当する、上記等価２進数のＭＳＢ、
（ｅ）各ＭＳＢと各ＬＳＢの各論理ＡＮＤ機能に対応す
るＡ’ＮＤゲート５２の出力、（ｆ）加算器５１に印加
されるＭビット入力信号の対称的に切捨て処理を受けた
（ＩＶＩ−１）ビット、（２））加算器の出力に生成さ
れる対称的に切捨て処理された（Ｍ−１）ビット語、お
よび（ｈ） （−れらの対応１０進数、を示している。
上記の（ｂ）および（ｇ）欄を見ると、正の数に対して
はＬＳＢに対する切捨ては単なる切捨てである。正の数
の符号ビットは論理Ｏで、これはＡＮＤゲート５２に印
加されるとその出力が同じく論理Ｏを呈するように制御
する。この状態では、ＡＮＤゲート５２は加算器５１を
制御せず、入力信号の（Ｍ−１）ＭＳＢが単純に加算器
の出力に伝達される。
はＬＳＢに対する切捨ては単なる切捨てである。正の数
の符号ビットは論理Ｏで、これはＡＮＤゲート５２に印
加されるとその出力が同じく論理Ｏを呈するように制御
する。この状態では、ＡＮＤゲート５２は加算器５１を
制御せず、入力信号の（Ｍ−１）ＭＳＢが単純に加算器
の出力に伝達される。
負の数に対しては、符号ビットは論理１であってＡＮＤ
ゲート５２の出力５４は入力語のＬＳＢの論理レベルに
対応する。ＬＳＨの論理ルベルの発生ごとにＡＮＤゲー
ト５２の出力に論理ルベルが生成され、このレベルは次
いで加算器を制御して（Ｍ−１）ＭＳＢ入力信号を１ユ
ニツトだけ増加させる。これは上記表Ａの欄（Ｃ）、（
ｆ）および（ｇ）を見れば理解することができる。この
回路がＯを中心として対称的に切捨て処理することは加
算器出力信号の対応ｌＯ進数によって証明される。一方
、加算器入力に印加される（Ｍ−１）ＩＶＩＳＢ（欄（
ｆ））に対する１０進数は上から下へ、２、１、１、０
、ｑｌ−１、−１、−２、−２ですべての値に対してＬ
ＳＢを単純に捨てることによって作如出されたＯを中心
として非対称的であることを示している。１０進数０を
中心として対称点（Ｐ、０、Ｓ）がある。
ゲート５２の出力５４は入力語のＬＳＢの論理レベルに
対応する。ＬＳＨの論理ルベルの発生ごとにＡＮＤゲー
ト５２の出力に論理ルベルが生成され、このレベルは次
いで加算器を制御して（Ｍ−１）ＭＳＢ入力信号を１ユ
ニツトだけ増加させる。これは上記表Ａの欄（Ｃ）、（
ｆ）および（ｇ）を見れば理解することができる。この
回路がＯを中心として対称的に切捨て処理することは加
算器出力信号の対応ｌＯ進数によって証明される。一方
、加算器入力に印加される（Ｍ−１）ＩＶＩＳＢ（欄（
ｆ））に対する１０進数は上から下へ、２、１、１、０
、ｑｌ−１、−１、−２、−２ですべての値に対してＬ
ＳＢを単純に捨てることによって作如出されたＯを中心
として非対称的であることを示している。１０進数０を
中心として対称点（Ｐ、０、Ｓ）がある。
すなわち、たとえば、＋３と−３の非対称切捨て値はそ
れぞれ１と−２であるが対称的な切捨て値は１と−１で
ある。
れぞれ１と−２であるが対称的な切捨て値は１と−１で
ある。
第４図の回路は、第５図に示すように同様な回路を縦続
接続して多重ビツト切捨てを行なうようにすることもで
きる。Ｎ個の縦続接続回路によって入力信号のＮビット
位置を切捨て処理できる。
接続して多重ビツト切捨てを行なうようにすることもで
きる。Ｎ個の縦続接続回路によって入力信号のＮビット
位置を切捨て処理できる。
第６図の実施例は、単一段でＭビットデータ語のＮビッ
ト切捨て処理を行なうことができる。この回路は、論理
ＯＲゲート８３を含んでいる点で第４図の回路と構造が
異っている。Ｍビットのデー語が得られる。この入力語
のＮ個のＬｓＢ’ｉｌ：ＯＲゲート８３の各入力接続に
供給され、（Ｍ−ＮＺ固のＭＳＢが入力信号として加算
器８４の（Ｍ−Ｎ）入力端子に印加される。符号ビット
とＯＲゲート８３の出力は、ＡＮＤゲート８５の各入力
に印加される。ＡＮＤゲート８５からの出力信号は、第
４図の装置におけるように、加算器８４のＣｉｎ入力端
子に結合される。ＡＮＤゲート８５からの論理１信号は
加算器８４を制御して、この加算器に印加された（Ｍ−
Ｎ ）入力ビットによって表わされる値を１ユれか１個
とが同時に論理値１であれば必ず論理１信号を生成する
。
ト切捨て処理を行なうことができる。この回路は、論理
ＯＲゲート８３を含んでいる点で第４図の回路と構造が
異っている。Ｍビットのデー語が得られる。この入力語
のＮ個のＬｓＢ’ｉｌ：ＯＲゲート８３の各入力接続に
供給され、（Ｍ−ＮＺ固のＭＳＢが入力信号として加算
器８４の（Ｍ−Ｎ）入力端子に印加される。符号ビット
とＯＲゲート８３の出力は、ＡＮＤゲート８５の各入力
に印加される。ＡＮＤゲート８５からの出力信号は、第
４図の装置におけるように、加算器８４のＣｉｎ入力端
子に結合される。ＡＮＤゲート８５からの論理１信号は
加算器８４を制御して、この加算器に印加された（Ｍ−
Ｎ ）入力ビットによって表わされる値を１ユれか１個
とが同時に論理値１であれば必ず論理１信号を生成する
。
次のデータ表Ｂは、印加された入力信号の２個のＬＳＢ
を切捨て処理する回路として、０を中心として±６の値
に対する第６図の回路の各点における論理状態を示して
いる。
を切捨て処理する回路として、０を中心として±６の値
に対する第６図の回路の各点における論理状態を示して
いる。
データ表Ｂ
（←印は、対称中心ｐｏｓを示す）
信号処理技術の分野の専門家は、この表Ｂをたどること
によって、第６図の回路により対称的な切捨て処理が行
なわれることを容易に確認できる筈である。なお、欄（
ｄ）は欄Φ）のデータ値の２個のＬＳＢ（欄（Ｃ））を
ＯＲ処理した論理出力である。欄（ｆ）は符号ビット（
欄（ｅ））とＯＲ処理されたＬＳＢ（欄（ｄ））をＡＮ
Ｄ処理した出力である。最後に、第６図の回路の出力信
号（欄（ｈ））は、切捨て処理された２進入力信号（欄
（ｂ））のＭＳＢとＡＮＤゲート８５の出力（欄（ｆ）
）との２進数和である。
によって、第６図の回路により対称的な切捨て処理が行
なわれることを容易に確認できる筈である。なお、欄（
ｄ）は欄Φ）のデータ値の２個のＬＳＢ（欄（Ｃ））を
ＯＲ処理した論理出力である。欄（ｆ）は符号ビット（
欄（ｅ））とＯＲ処理されたＬＳＢ（欄（ｄ））をＡＮ
Ｄ処理した出力である。最後に、第６図の回路の出力信
号（欄（ｈ））は、切捨て処理された２進入力信号（欄
（ｂ））のＭＳＢとＡＮＤゲート８５の出力（欄（ｆ）
）との２進数和である。
以上のように、この発明の装置によれば、２の補数２進
信号の正の部分および負の部分を容易に対称的に切捨て
処理することができるので、制限的な意味ではないが、
たとえばデジタルＴＶ受像機のクロミナンス信号処理チ
ャンネルに応用して色相ずれのない正しい画像を再生、
できるようにすることができる。
信号の正の部分および負の部分を容易に対称的に切捨て
処理することができるので、制限的な意味ではないが、
たとえばデジタルＴＶ受像機のクロミナンス信号処理チ
ャンネルに応用して色相ずれのない正しい画像を再生、
できるようにすることができる。
第１図はＴＶ信号のクロミナンス信号とそのベクトル成
分のベクトル図、第２図はデジタルＴＶ受像機の信号処
理回路の簡単化されたブロック図、第３図は有限インパ
ルス応答フィルタとクロミナンス復調器の一例を示すブ
ロック図、第４図、第５図および第６図はそれぞれこの
発明を実施した、２の補数信号を対称的に切捨て処理す
る回路の一例構成を示すブロック図である。 ５５ Ｊｌ・・・信号の正値のＮ個の５８８部を切捨て
る手段（ＡＮＤゲート、（Ｍ−Ｎ）ビット）、５１．５
２ ； ８３．８４．８５・・・信号の負値のＮ個のＬ
ＳＢを切捨てる手段（加算器、ＡＮＤゲート；ＯＲゲー
ト、加算器、ＡＮＤゲート）。 才２図 ３３ Ｌ鳳−ｍ−」 ケ４０ 才５目 ケ６図
分のベクトル図、第２図はデジタルＴＶ受像機の信号処
理回路の簡単化されたブロック図、第３図は有限インパ
ルス応答フィルタとクロミナンス復調器の一例を示すブ
ロック図、第４図、第５図および第６図はそれぞれこの
発明を実施した、２の補数信号を対称的に切捨て処理す
る回路の一例構成を示すブロック図である。 ５５ Ｊｌ・・・信号の正値のＮ個の５８８部を切捨て
る手段（ＡＮＤゲート、（Ｍ−Ｎ）ビット）、５１．５
２ ； ８３．８４．８５・・・信号の負値のＮ個のＬ
ＳＢを切捨てる手段（加算器、ＡＮＤゲート；ＯＲゲー
ト、加算器、ＡＮＤゲート）。 才２図 ３３ Ｌ鳳−ｍ−」 ケ４０ 才５目 ケ６図
Claims (1)
- （１）信号の正の値に対してＮ個のＬＳＢ部分を捨てる
手段と、信号の負の値に対してＮ個のＬＳＢ位置を捨て
かつ負の信号値のＮ個のＬＳＢの少なくとも１個が論理
１であればこの切捨てられた（Ｍ−Ｎ）個のＭＳＢに正
の１ユニツトを代数的に加算する手段とを具備する、Ｍ
ビットの２の補数２進信号を切捨てて（Ｍ−Ｎ）ビット
の２の補数信号を生成する、２の補数２進信号の対称的
切捨て装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US495116 | 1983-05-16 | ||
| US06/495,116 US4589084A (en) | 1983-05-16 | 1983-05-16 | Apparatus for symmetrically truncating two's complement binary signals as for use with interleaved quadrature signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59225445A true JPS59225445A (ja) | 1984-12-18 |
| JPH051496B2 JPH051496B2 (ja) | 1993-01-08 |
Family
ID=23967320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098457A Granted JPS59225445A (ja) | 1983-05-16 | 1984-05-15 | ２の補数２進信号の対称的切捨て装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4589084A (ja) |
| JP (1) | JPS59225445A (ja) |
| KR (1) | KR920002544B1 (ja) |
| CA (1) | CA1228156A (ja) |
| DE (1) | DE3418033C2 (ja) |
| FR (1) | FR2546316B1 (ja) |
| GB (1) | GB2141271B (ja) |
| IT (1) | IT1175497B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224573A (ja) * | 1985-03-25 | 1986-10-06 | アールシーエー トムソン ライセンシング コーポレーシヨン | スケーリング回路 |
| JPS62194540A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | ディジタル信号処理回路 |
Families Citing this family (98)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE440300B (sv) * | 1983-11-24 | 1985-07-22 | Ellemtel Utvecklings Ab | Forfarande for att i en samplad signal kompensera for trunkeringsfel samt anordning for utforande av forfarandet |
| NL8500805A (nl) * | 1985-03-20 | 1986-10-16 | Philips Nv | Recursief eerste orde digitaal videosignaalfilter. |
| US4722066A (en) * | 1985-07-30 | 1988-01-26 | Rca Corporation | Digital signal overflow correction apparatus |
| US4831576A (en) * | 1986-05-06 | 1989-05-16 | Yamaha Corporation | Multiplier circuit |
| JP2930325B2 (ja) * | 1989-07-29 | 1999-08-03 | ソニー株式会社 | ディジタル信号処理回路 |
| JP3199371B2 (ja) * | 1990-07-30 | 2001-08-20 | 松下電器産業株式会社 | 丸め装置 |
| US5214598A (en) * | 1990-11-09 | 1993-05-25 | Adaptive Solutions, Inc. | Unbiased bit disposal apparatus and method |
| EP0511971A4 (en) * | 1990-11-09 | 1993-08-11 | Adaptive Solutions, Inc. | Unbiased bit disposal apparatus and method |
| EP0485776A3 (en) * | 1990-11-15 | 1993-07-07 | Motorola Inc. | A method for executing graphics pixel packing instructions in a data processor |
| US5245563A (en) * | 1991-09-20 | 1993-09-14 | Kendall Square Research Corporation | Fast control for round unit |
| JPH05216629A (ja) * | 1992-01-31 | 1993-08-27 | Victor Co Of Japan Ltd | 除算装置 |
| JPH05265709A (ja) * | 1992-03-23 | 1993-10-15 | Nec Corp | 丸め演算回路 |
| JP3103914B2 (ja) * | 1992-08-21 | 2000-10-30 | ソニー株式会社 | データの丸め処理回路およびデータの復元回路 |
| US5428567A (en) * | 1994-05-09 | 1995-06-27 | International Business Machines Corporation | Memory structure to minimize rounding/trunction errors for n-dimensional image transformation |
| US5633689A (en) * | 1995-12-29 | 1997-05-27 | Thomson Consumer Electronics, Inc. | Apparatus for separating a digital composite video signal into components |
| US5696710A (en) * | 1995-12-29 | 1997-12-09 | Thomson Consumer Electronics, Inc. | Apparatus for symmetrically reducing N least significant bits of an M-bit digital signal |
| US5930159A (en) * | 1996-10-17 | 1999-07-27 | Samsung Electronics Co., Ltd | Right-shifting an integer operand and rounding a fractional intermediate result to obtain a rounded integer result |
| JPH10233652A (ja) * | 1997-02-20 | 1998-09-02 | Mitsubishi Electric Corp | 巡回形ディジタルフィルタ |
| US6904179B2 (en) * | 2000-04-27 | 2005-06-07 | Xerox Corporation | Method for minimal-logic non-linear filter implementation |
| US6816621B1 (en) * | 2000-04-27 | 2004-11-09 | Xerox Corporation | Method for generating shift-invariant filters |
| US6778710B1 (en) * | 2000-04-27 | 2004-08-17 | Xerox Corporation | Method for generating increasing shift-invariant filters |
| US6751359B1 (en) * | 2000-04-27 | 2004-06-15 | Xerox Corporation | Method to program bit vectors for an increasing nonlinear filter |
| TWI234389B (en) * | 2003-10-30 | 2005-06-11 | Sunplus Technology Co Ltd | Image buffer memory system to reduce the discontinuous change of gray scale and method thereof |
| US8650352B2 (en) * | 2007-09-20 | 2014-02-11 | Densbits Technologies Ltd. | Systems and methods for determining logical values of coupled flash memory cells |
| WO2009095902A2 (en) | 2008-01-31 | 2009-08-06 | Densbits Technologies Ltd. | Systems and methods for handling immediate data errors in flash memory |
| US8694715B2 (en) | 2007-10-22 | 2014-04-08 | Densbits Technologies Ltd. | Methods for adaptively programming flash memory devices and flash memory systems incorporating same |
| WO2009053961A2 (en) | 2007-10-25 | 2009-04-30 | Densbits Technologies Ltd. | Systems and methods for multiple coding rates in flash devices |
| US8335977B2 (en) | 2007-12-05 | 2012-12-18 | Densbits Technologies Ltd. | Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated BCH codes and/or designation of “first below” cells |
| US8607128B2 (en) * | 2007-12-05 | 2013-12-10 | Densbits Technologies Ltd. | Low power chien-search based BCH/RS decoding system for flash memory, mobile communications devices and other applications |
| WO2009072101A2 (en) | 2007-12-05 | 2009-06-11 | Densbits Technologies Ltd. | Apparatus and methods for generating row-specific reading thresholds in flash memory |
| WO2009074978A2 (en) | 2007-12-12 | 2009-06-18 | Densbits Technologies Ltd. | Systems and methods for error correction and decoding on multi-level physical media |
| WO2009074979A2 (en) * | 2007-12-12 | 2009-06-18 | Densbits Technologies Ltd. | Chien-search system employing a clock-gating scheme to save power for error correction decoder and other applications |
| US8327246B2 (en) | 2007-12-18 | 2012-12-04 | Densbits Technologies Ltd. | Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith |
| US8972472B2 (en) * | 2008-03-25 | 2015-03-03 | Densbits Technologies Ltd. | Apparatus and methods for hardware-efficient unbiased rounding |
| US8332725B2 (en) | 2008-08-20 | 2012-12-11 | Densbits Technologies Ltd. | Reprogramming non volatile memory portions |
| US8458574B2 (en) | 2009-04-06 | 2013-06-04 | Densbits Technologies Ltd. | Compact chien-search based decoding apparatus and method |
| US8819385B2 (en) | 2009-04-06 | 2014-08-26 | Densbits Technologies Ltd. | Device and method for managing a flash memory |
| US8566510B2 (en) | 2009-05-12 | 2013-10-22 | Densbits Technologies Ltd. | Systems and method for flash memory management |
| US8995197B1 (en) | 2009-08-26 | 2015-03-31 | Densbits Technologies Ltd. | System and methods for dynamic erase and program control for flash memory device memories |
| US8305812B2 (en) * | 2009-08-26 | 2012-11-06 | Densbits Technologies Ltd. | Flash memory module and method for programming a page of flash memory cells |
| US9330767B1 (en) | 2009-08-26 | 2016-05-03 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Flash memory module and method for programming a page of flash memory cells |
| US8868821B2 (en) | 2009-08-26 | 2014-10-21 | Densbits Technologies Ltd. | Systems and methods for pre-equalization and code design for a flash memory |
| US8730729B2 (en) | 2009-10-15 | 2014-05-20 | Densbits Technologies Ltd. | Systems and methods for averaging error rates in non-volatile devices and storage systems |
| US8724387B2 (en) | 2009-10-22 | 2014-05-13 | Densbits Technologies Ltd. | Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages |
| US8626988B2 (en) * | 2009-11-19 | 2014-01-07 | Densbits Technologies Ltd. | System and method for uncoded bit error rate equalization via interleaving |
| US9037777B2 (en) | 2009-12-22 | 2015-05-19 | Densbits Technologies Ltd. | Device, system, and method for reducing program/read disturb in flash arrays |
| US8607124B2 (en) * | 2009-12-24 | 2013-12-10 | Densbits Technologies Ltd. | System and method for setting a flash memory cell read threshold |
| US8700970B2 (en) * | 2010-02-28 | 2014-04-15 | Densbits Technologies Ltd. | System and method for multi-dimensional decoding |
| US8516274B2 (en) | 2010-04-06 | 2013-08-20 | Densbits Technologies Ltd. | Method, system and medium for analog encryption in a flash memory |
| US8527840B2 (en) | 2010-04-06 | 2013-09-03 | Densbits Technologies Ltd. | System and method for restoring damaged data programmed on a flash device |
| US8745317B2 (en) | 2010-04-07 | 2014-06-03 | Densbits Technologies Ltd. | System and method for storing information in a multi-level cell memory |
| US9021177B2 (en) | 2010-04-29 | 2015-04-28 | Densbits Technologies Ltd. | System and method for allocating and using spare blocks in a flash memory |
| US8468431B2 (en) | 2010-07-01 | 2013-06-18 | Densbits Technologies Ltd. | System and method for multi-dimensional encoding and decoding |
| US8539311B2 (en) | 2010-07-01 | 2013-09-17 | Densbits Technologies Ltd. | System and method for data recovery in multi-level cell memories |
| US20120008414A1 (en) | 2010-07-06 | 2012-01-12 | Michael Katz | Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system |
| US8964464B2 (en) | 2010-08-24 | 2015-02-24 | Densbits Technologies Ltd. | System and method for accelerated sampling |
| US8508995B2 (en) | 2010-09-15 | 2013-08-13 | Densbits Technologies Ltd. | System and method for adjusting read voltage thresholds in memories |
| US9063878B2 (en) | 2010-11-03 | 2015-06-23 | Densbits Technologies Ltd. | Method, system and computer readable medium for copy back |
| US8850100B2 (en) | 2010-12-07 | 2014-09-30 | Densbits Technologies Ltd. | Interleaving codeword portions between multiple planes and/or dies of a flash memory device |
| US10079068B2 (en) | 2011-02-23 | 2018-09-18 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Devices and method for wear estimation based memory management |
| US8693258B2 (en) | 2011-03-17 | 2014-04-08 | Densbits Technologies Ltd. | Obtaining soft information using a hard interface |
| US8990665B1 (en) | 2011-04-06 | 2015-03-24 | Densbits Technologies Ltd. | System, method and computer program product for joint search of a read threshold and soft decoding |
| US9501392B1 (en) | 2011-05-12 | 2016-11-22 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Management of a non-volatile memory module |
| US8996790B1 (en) | 2011-05-12 | 2015-03-31 | Densbits Technologies Ltd. | System and method for flash memory management |
| US9110785B1 (en) | 2011-05-12 | 2015-08-18 | Densbits Technologies Ltd. | Ordered merge of data sectors that belong to memory space portions |
| US9372792B1 (en) | 2011-05-12 | 2016-06-21 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
| US9396106B2 (en) | 2011-05-12 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
| US9195592B1 (en) | 2011-05-12 | 2015-11-24 | Densbits Technologies Ltd. | Advanced management of a non-volatile memory |
| US8667211B2 (en) | 2011-06-01 | 2014-03-04 | Densbits Technologies Ltd. | System and method for managing a non-volatile memory |
| US8588003B1 (en) | 2011-08-01 | 2013-11-19 | Densbits Technologies Ltd. | System, method and computer program product for programming and for recovering from a power failure |
| US8553468B2 (en) | 2011-09-21 | 2013-10-08 | Densbits Technologies Ltd. | System and method for managing erase operations in a non-volatile memory |
| US8996788B2 (en) | 2012-02-09 | 2015-03-31 | Densbits Technologies Ltd. | Configurable flash interface |
| US8947941B2 (en) | 2012-02-09 | 2015-02-03 | Densbits Technologies Ltd. | State responsive operations relating to flash memory cells |
| US8996793B1 (en) | 2012-04-24 | 2015-03-31 | Densbits Technologies Ltd. | System, method and computer readable medium for generating soft information |
| US8838937B1 (en) | 2012-05-23 | 2014-09-16 | Densbits Technologies Ltd. | Methods, systems and computer readable medium for writing and reading data |
| US8879325B1 (en) | 2012-05-30 | 2014-11-04 | Densbits Technologies Ltd. | System, method and computer program product for processing read threshold information and for reading a flash memory module |
| WO2013190346A1 (en) * | 2012-06-18 | 2013-12-27 | Abellaoui Lahcen | Method and system for quantifying binary words symmetry |
| US9921954B1 (en) | 2012-08-27 | 2018-03-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for split flash memory management between host and storage controller |
| US9368225B1 (en) | 2012-11-21 | 2016-06-14 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Determining read thresholds based upon read error direction statistics |
| US9069659B1 (en) | 2013-01-03 | 2015-06-30 | Densbits Technologies Ltd. | Read threshold determination using reference read threshold |
| US9136876B1 (en) | 2013-06-13 | 2015-09-15 | Densbits Technologies Ltd. | Size limited multi-dimensional decoding |
| US9413491B1 (en) | 2013-10-08 | 2016-08-09 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System and method for multiple dimension decoding and encoding a message |
| US9786388B1 (en) | 2013-10-09 | 2017-10-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Detecting and managing bad columns |
| US9397706B1 (en) | 2013-10-09 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System and method for irregular multiple dimension decoding and encoding |
| US9348694B1 (en) | 2013-10-09 | 2016-05-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Detecting and managing bad columns |
| US9536612B1 (en) | 2014-01-23 | 2017-01-03 | Avago Technologies General Ip (Singapore) Pte. Ltd | Digital signaling processing for three dimensional flash memory arrays |
| US10120792B1 (en) | 2014-01-29 | 2018-11-06 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Programming an embedded flash storage device |
| US9542262B1 (en) | 2014-05-29 | 2017-01-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Error correction |
| US9892033B1 (en) | 2014-06-24 | 2018-02-13 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Management of memory units |
| US9972393B1 (en) | 2014-07-03 | 2018-05-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Accelerating programming of a flash memory module |
| US9584159B1 (en) | 2014-07-03 | 2017-02-28 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Interleaved encoding |
| US9449702B1 (en) | 2014-07-08 | 2016-09-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Power management |
| US9524211B1 (en) | 2014-11-18 | 2016-12-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Codeword management |
| US10305515B1 (en) | 2015-02-02 | 2019-05-28 | Avago Technologies International Sales Pte. Limited | System and method for encoding using multiple linear feedback shift registers |
| US10628255B1 (en) | 2015-06-11 | 2020-04-21 | Avago Technologies International Sales Pte. Limited | Multi-dimensional decoding |
| US9851921B1 (en) | 2015-07-05 | 2017-12-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Flash memory chip processing |
| US9954558B1 (en) | 2016-03-03 | 2018-04-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Fast decoding of data stored in a flash memory |
| US11175394B2 (en) | 2019-03-27 | 2021-11-16 | Raytheon Company | Binary to quad phase generator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197650A (en) * | 1981-05-29 | 1982-12-03 | Toshiba Corp | Operation circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2937810A (en) * | 1957-06-28 | 1960-05-24 | Bell Telephone Labor Inc | Digital computer circuit |
| US3699326A (en) * | 1971-05-05 | 1972-10-17 | Honeywell Inf Systems | Rounding numbers expressed in 2{40 s complement notation |
| NL169535C (nl) * | 1974-11-14 | 1982-07-16 | Philips Nv | Digitale signaalbewerkingsinrichting met gestuurde kwantisering. |
| NL7514908A (nl) * | 1975-12-22 | 1977-06-24 | Ir Gerard Verkroost | Digitale signaalbewerkingsinrichting bevattende een digitaal filter van het golftype. |
| US4034197A (en) * | 1976-06-30 | 1977-07-05 | Bell Telephone Laboratories, Incorporated | Digital filter circuit |
| US4195350A (en) * | 1978-06-19 | 1980-03-25 | Cbs Inc. | Method and apparatus for eliminating deadband in digital recursive filters |
| US4280190A (en) * | 1979-08-09 | 1981-07-21 | Motorola, Inc. | Incrementer/decrementer circuit |
| US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
| US4340940A (en) * | 1980-08-26 | 1982-07-20 | Rca Corporation | Hardware reduction by truncation of selected number of most significant bits for digital video system using subsampling and adaptive reconstruction |
-
1983
- 1983-05-16 US US06/495,116 patent/US4589084A/en not_active Expired - Lifetime
-
1984
- 1984-05-09 GB GB08411759A patent/GB2141271B/en not_active Expired
- 1984-05-14 KR KR1019840002615A patent/KR920002544B1/ko not_active IP Right Cessation
- 1984-05-15 IT IT20925/84A patent/IT1175497B/it active
- 1984-05-15 FR FR8407504A patent/FR2546316B1/fr not_active Expired
- 1984-05-15 DE DE3418033A patent/DE3418033C2/de not_active Expired - Lifetime
- 1984-05-15 JP JP59098457A patent/JPS59225445A/ja active Granted
- 1984-05-15 CA CA000454392A patent/CA1228156A/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197650A (en) * | 1981-05-29 | 1982-12-03 | Toshiba Corp | Operation circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224573A (ja) * | 1985-03-25 | 1986-10-06 | アールシーエー トムソン ライセンシング コーポレーシヨン | スケーリング回路 |
| JPS62194540A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | ディジタル信号処理回路 |
| JPH0444288B2 (ja) * | 1986-02-21 | 1992-07-21 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2141271A (en) | 1984-12-12 |
| IT1175497B (it) | 1987-07-01 |
| FR2546316A1 (fr) | 1984-11-23 |
| IT8420925A0 (it) | 1984-05-15 |
| GB2141271B (en) | 1986-08-13 |
| IT8420925A1 (it) | 1985-11-15 |
| GB8411759D0 (en) | 1984-06-13 |
| KR920002544B1 (ko) | 1992-03-27 |
| FR2546316B1 (fr) | 1987-03-20 |
| CA1228156A (en) | 1987-10-13 |
| DE3418033C2 (de) | 1996-04-18 |
| KR850002374A (ko) | 1985-05-10 |
| US4589084A (en) | 1986-05-13 |
| DE3418033A1 (de) | 1984-11-22 |
| JPH051496B2 (ja) | 1993-01-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
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