JPH05257645A - 加算、減算回路 - Google Patents

Abstract

(57)【要約】 【目的】 ｍビット出力の加算器、または減算器を用い
て、ｍビットのデータとｎ（ｍ＞ｎ）ビットのデータを
２倍したデータとの加算または減算ができる加算、減算
回路を提供することを目的とする。 【構成】 ｍビットのデータの最下位ビットを分離した
ｍ−１ビットのデータとｎビットのデータとを加算器４
または減算器６に入力し、加算器４または減算器６のｍ
ビットの出力に前記ｍビットの最下位ビットを結合し、
ｍ＋１ビットの出力とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は映像，音声系ディジタル
信号処理の加算回路、あるいは減算回路に関するもので
ある。

【０００２】

【従来の技術】従来、一般に行われている映像，音声系
ディジタル信号処理の加算回路の一例のブロック図を図
３に示す。図３で、１は１０ビットの遅延素子、２は８
ビットの遅延素子、３は１ビットシフトアップするシフ
トアップ部、４は加算器、５は１１ビットの遅延素子で
ある。

【０００３】以上のように構成された従来の映像，音声
系ディジタル信号処理の加算回路においては、１０ビッ
トの入力信号は遅延素子１を通って加算器４に入力され
る。８ビットの入力信号は遅延素子２を通ってシフトア
ップ部３で１ビットシフトアップされた後、９ビットの
データとして加算器４に入力される。加算器４は１１ビ
ットのデータを出力し、出力信号は遅延素子５を通って
次段に送られる。加算器４は入力信号のビット数が１０
ビットと９ビットで、出力信号のビット数が１１ビット
のものが必要である。

【０００４】また、従来、一般に行われている映像系デ
ィジタル信号処理のコアリング回路の一部のブロック図
を図４に示す。図４で、１は１０ビットの遅延素子、２
は８ビットの遅延素子、３は１ビットシフトアップする
シフトアップ部、４は加算器、５は１１ビットの遅延素
子、６は減算器である。

【０００５】以上のように構成された従来の映像系ディ
ジタル信号処理のコアリング回路においては、１０ビッ
トの入力信号は遅延素子１を通って加算器４と減算器６
に入力される。８ビットの入力信号は遅延素子２を通っ
てシフトアップ部３で１ビットシフトアップされた後、
９ビットのデータとなって加算器４と減算器６に入力さ
れる。加算器４と減算器６は１１ビットのデータをそれ
ぞれ出力し、出力信号はそれぞれの遅延素子５を通って
次段に送られる。加算器４と減算器６は入力信号のビッ
ト数が１０ビットと９ビットで、出力信号のビット数が
１１ビットのものが必要である。

【０００６】

【発明が解決しようとする課題】このように、上記の従
来の映像，音声系ディジタル信号処理の加算回路の構成
では、入力信号のビット数が１０ビットと９ビットで、
出力信号のビット数が１１ビットの加算器が必要であ
る。また、上記の従来の映像系ディジタル信号処理のコ
アリング回路の一部の構成では、入力信号のビット数が
１０ビットと９ビットで、出力信号のビット数が１１ビ
ットの加算器と減算器が必要である。従って従来の回路
構成では、加算器、減算器の回路規模が大きくなるとい
う問題点を有していた。

【０００７】本発明は上記従来の問題点を解決するもの
で、加算器や減算器の入出力信号のビット数を少なくし
て回路規模が小さい加算回路や減算回路を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
に本発明の加算、減算回路は、ｍビットのデータの最下
位ビットを分離したｍ−１ビットのデータとｎビットの
データ（２倍せず）とを加算器または減算器に入力し、
加算器または減算器の出力データに前記ｍビットのデー
タの最下位ビットを結合する回路構成とする。

【０００９】

【作用】本発明は上記した構成により、ｍビットのデー
タの最下位ビットを分離したｍ−１ビットのデータとｎ
ビットのデータとを加算器または減算器に入力し、加算
器または減算器の出力データに前記ｍビットのデータの
最下位ビットを結合することによって、加算器や減算器
の入出力信号のビット数を少なくして、ｍビットのデー
タとｎビットのデータを２倍したデータとの加算または
減算ができる。

【００１０】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００１１】図１は本発明の第１の実施例における映
像，音声系ディジタル信号処理の加算回路のブロック図
を示すものである。図１において、１は１０ビットの遅
延素子、２は８ビットの遅延素子、４は加算器、５は１
１ビットの遅延素子である。

【００１２】以上のように構成された本実施例の映像，
音声系ディジタル信号処理の加算回路について、以下そ
の動作を説明する。１０ビットの入力信号から最下位ビ
ット（ＬＳＢ）を分離し、残りの９ビットのデータを加
算器４に入力する。８ビットのデータは遅延素子２を通
った後、２倍せずにそのまま加算器４に入力する。加算
器４は両者のデータを加算し、加算結果を１０ビットの
データとして出力する。前記１０ビットの入力信号の最
下位ビットを前記加算結果の１０ビットのデータの最下
位に結合し、１１ビットのデータとする。一般に、１０
ビットのデータと８ビットのデータを２倍したデータを
加算する場合を考えると、８ビットの入力データを２倍
すると９ビットのデータになるが、９ビットのデータの
最下位ビットは必ず０になる。したがって、加算結果の
１１ビットの出力データの最下位ビットは必ず１０ビッ
トの入力データの最下位ビットと等しくなる。このこと
を利用すれば、上記のような回路構成を採ることがで
き、加算器が１０ビットと９ビット入力となるところを
９ビットと８ビット入力とし、１１ビット出力となると
ころを１０ビット出力にすることができる。

【００１３】図２は本発明の第２の実施例における映像
系ディジタル信号処理のコアリング回路の一部のブロッ
ク図を示すものである。図２において、１は１０ビット
の遅延素子、２は８ビットの遅延素子、４は加算器、５
は１１ビットの遅延素子、６は減算器である。

【００１４】以上のように構成された本実施例の映像系
ディジタル信号処理のコアリング回路の一部について、
以下その動作を説明する。１０ビットの入力データから
最下位ビット（ＬＳＢ）を分離し、残りの９ビットのデ
ータを加算器４と減算器６に入力する。８ビットの入力
データは遅延素子２を通った後、２倍せずにそのまま加
算器４と減算器６に入力する。加算器４は両者のデータ
を加算し、加算結果を１０ビットのデータとして出力す
る。減算器６は両者のデータを減算し、減算結果を１０
ビットのデータとして出力する。前記１０ビットの入力
データの最下位ビットを加算器４の１０ビットの出力デ
ータの最下位に結合し、１１ビットのデータとする。同
様に、前記１０ビットの入力データの最下位ビットを減
算器６の１０ビットの出力データの最下位に結合し、１
１ビットのデータとする。したがって、加算器と減算器
が１０ビットと９ビット入力となるところを９ビットと
８ビット入力とすることができ、加算器と減算器が１１
ビット出力となるところを１０ビット出力にすることが
できる。

【００１５】以上のように本発明の第１，第２の実施例
によれば、加算器や減算器の入出力データのビット数を
従来よりもそれぞれ１ビット減らすことができ、映像，
音声系ディジタル信号処理の加算回路、あるいは減算回
路として有用である。

【００１６】

【発明の効果】以上のように本発明の加算、減算回路
は、ｍビットのデータの最下位ビットを分離したｍ−１
ビットのデータとｎビットのデータとを加算器または減
算器に入力し、加算器または減算器の出力データに前記
ｍビットのデータの最下位ビットを結合する回路構成を
とるため、加算器や減算器の入出力信号のビット数が少
なくなり、加算回路や減算回路の回路規模を小さくする
ことができるので、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例における映像，音声系デ
ィジタル信号処理の加算回路の構成を示すブロック図

【図２】本発明の第２の実施例における映像系ディジタ
ル信号処理のコアリング回路の一部の構成を示すブロッ
ク図

【図３】従来例における映像，音声系ディジタル信号処
理の加算回路の構成を示すブロック図

【図４】従来例における映像系ディジタル信号処理のコ
アリング回路の一部の構成を示すブロック図

【符号の説明】

１ １０ビットの遅延素子 ２ ８ビットの遅延素子 ４ 加算器 ５ １１ビットの遅延素子 ６ 減算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｍビットのデータとｎビットのデータを
   ２倍したデータとを加算または減算する回路において、 ｍビットのデータの最下位ビットを分離したｍ−１ビッ
   トのデータとｎビットのデータとを加算器または減算器
   に入力し、 前記加算器または前記減算器の出力データに前記ｍビッ
   トのデータの最下位ビットを結合することを特徴とする
   加算、減算回路。