JP3762011B2 - Ｍビットディジタル信号の最下位ｎビットを対称的に短縮する装置 - Google Patents
Ｍビットディジタル信号の最下位ｎビットを対称的に短縮する装置 Download PDFInfo
- Publication number
- JP3762011B2 JP3762011B2 JP34890596A JP34890596A JP3762011B2 JP 3762011 B2 JP3762011 B2 JP 3762011B2 JP 34890596 A JP34890596 A JP 34890596A JP 34890596 A JP34890596 A JP 34890596A JP 3762011 B2 JP3762011 B2 JP 3762011B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bit
- chrominance
- bits
- luminance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
- G06F7/49963—Rounding to nearest
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Processing Of Color Television Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Color Television Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、２値信号のビットを短縮する装置に係り、特に、ディジタル信号の多数の最下位ビットを対称的に短縮する装置に関する。
【０００２】
【従来の技術】
上記の装置は、修正された信号に直流成分を生じさせることなく、ディジタル信号の最下位ビットの数の削減を必要とする応用に一般的に利用される。以下、この処理を、ディジタル信号の“対称切り捨て”、“対称丸め処理”或いは“対称ビット短縮”と称する。
【０００３】
ディジタル信号処理の応用において、信号は、多数の加算、演算、或いは、他の算術演算をうける。かかる処理は、元のディジタル信号のビット位置よりも多数のビット位置を有する結果を生じる可能性がある。例えば、２個の８ビット２進数の加算は、“キャリーアウト”を生じる場合があるので、９ビットの和を生成する。減算の場合には、“ボロー”が発生するので同じことが言える。このことによる問題は、より多数の処理が行われると共に、回路素子はより多数のビットを処理する必要があり、かくして、処理のコスト及び複雑さが増大し、キャリー又はボロービットの伝搬のため潜在的なタイミングの問題が発生することである。回路を管理可能な寸法に制限するため、最下位ビットＬＳＢが屡々無視され、即ち、２進数が切り捨てられる。
【０００４】
【発明が解決しようとする課題】
従来の２値信号の“切り捨て”は、２値信号の最下位ビットの中の数ビットを捨てることである。これにより、単純な切り捨ては、正の切り捨てられた数と負の切り捨てられた数との間に非対称性を発生させるという問題が生じる。正の数の切り捨ては、零の方に接近する数を発生し、一方、負の数の切り捨ては、より負の方に大きくなる数を発生する。
【０００５】
一例として、プラス又はマイナス１３のピーク値に関する１０進数と等価な２進数の最下位２ビットの単純な除去による切り捨ては、正及び負の数に対し、夫々、＋３及び−４の値を生成する。元の信号（プラス１３及びマイナス１３）が約零ボルトに中心が置かれた正弦波に対応したディジタル信号のピーク値を表わす場合を想定する。かかる信号の最下位ビットを捨てることによる“単純な”切り捨ては、切り捨てられた信号に“バイアス”又は直流（ＤＣ）成分、或いは、“シフト”を生じさせることが容易に分かる。ある種の応用では、直流の偏移は、平均又はピーク信号レベルに対し重大ではない場合がある。しかし、他のシステムの場合、かかる非対称性は望まれていない結果を生じ、回避されなければならない。
【０００６】
上記問題に対する従来の切り捨てによる解決法は、１９８６年５月１３日に発行されたフライング(Fling) 他による発明の名称「インタリーブされた直交信号と共に使用するような２の補数形式の２値信号を対称的に切り捨てる装置」の米国特許第４，５８９，０８４号明細書に記載されている。フライング他の引例の例において、２の補数は、正と負の両方の数の“対称的に切り捨てられた”値が零の方に近づくように対称的な方法で切り捨てられる。２の補数の符号ビットに応答して、上記装置は、最下位Ｎビットを単純に捨てることにより正の値を切り捨てる。符号ビットが負の数の存在を示す場合には、最下位Ｎビットは、一緒に論理和され、得られた結果が負の２進数の残りの（Ｍ−Ｎ）ビットの中の最下位ビットに加算される。
【０００７】
本発明は、ディジタル信号の最下位ビットの数の対称的な短縮を簡単に行うことを目的とする。
【０００８】
【課題を解決するための手段】
本発明によれば、Ｍビットの入力信号の中の所定のＮビットの最下位ビットを対称的に短縮する装置は、和信号を生成するため、上記Ｍビットの入力信号、上記Ｍビットの入力信号の最上位ビット及び整数Ｋを加算する全加算器と、Ｎ個の少ない数の最下位ビットを有する対称的に丸められた出力信号を与えるため上記和信号をＮビットだけ切り捨てる切り捨て器とにより構成される。
【０００９】
【発明の実施の形態】
本発明の上記及び他の特徴は添付図面を参照して説明される。添付図面において、類似した素子は類似した名前で示される。
図１は、複合ビデオ入力信号をルミナンス成分及びクロミナンス成分に分離する応用において、本発明を具現化する対称“丸め処理”又は“ビット短縮”ユニット１００Ａの応用の一例を示す図である。図１の複合ビデオ信号分離器１０は、ルミナンス成分及びクロミナンス成分に分離されるべきアナログ複合ビデオ入力信号を受ける入力１２と、例えば、８ビット分解能のディジタル複合ビデオ（ＣＶ）出力信号を与える出力とを有するアナログ／ディジタル（Ａ／Ｄ）変換器１４からなる。説明の目的のため、複合ビデオ信号はＮＴＳＣ規格であり、かつ、Ａ／Ｄ変換器のサンプリングレートは色副搬送波の周波数の４倍に一致する場合を想定する。上記の条件の下で、１個の完全な色サイクルに対し４個のサンプル期間があり、２個のサンプル期間は１個の色サイクルの半分と同一であり、１ラインにつき全部で９１０個のサンプルがある。図１に使用された作図の規則によれば、直線を横切り、傍らに数字を有する４５度のハッシュは、その直線がバスであることを示し、その数字はバスの導線（同時に１サンプルについてのビット数）を示す。
【００１０】
ディジタル形式への変換後、複合ビデオ信号ＣＶは、複合ビデオ信号ＣＶからクロミナンス成分Ｃを生成する１対の線形ディジタルフィルタ２０及び３０に供給される。第１のフィルタ２０は、１ライン（１−Ｈ）の櫛形フィルタであり、複合ビデオ信号は、減算器２４の被減数（＋）入力２６に直接供給され、１ライン（１−Ｈ）の遅延１８（例えば、９１０個のサンプル期間又はクロック周期）を介して、減算器２４の減数（−）入力２２に供給される。遅延された複合ビデオ信号ＣＶを遅延されていない複合ビデオ信号から減算することにより、減算器は、図４の（Ａ）に示されているように（スケール処理はされていない）、周期的な通過域応答を有する櫛形フィルタ応答を生成する。
【００１１】
図４の（Ａ）の櫛形応答は、水平ラインレートの奇数倍（例えば、Ｆｈ／２、３Ｆｈ／２、５Ｆｈ／２等）にピークを示し、ラインレートの倍数（例えば、Ｆｈ、２Ｆｈ、３Ｆｈ等）にヌルを示す。上記応答は複合ビデオ信号ＣＶから２個の信号を再現する。色副搬送波の略中心にある周波数で、櫛形出力信号は、主として、実質的にルミナンス成分の無いクロミナンス成分（Ｃ１）により構成される。クロミナンス信号帯域の低い方の帯域の端よりも下側の周波数で、櫛形出力は、一般的に、ルミナンス信号の“垂直ディテール”成分（ＶＤ）と呼ばれる成分からなる。上記信号は、ライン・ツウ・ラインのルミナンス構造に関する情報を伝搬し、かつ、本質的にクロミナンス情報を含まない。
【００１２】
クロミナンス成分だけを再現するため、櫛形フィルタ２０からの垂直ディテール信号を除去する必要がある。これは、櫛形のクロミナンス及び垂直ディテール信号（Ｃ１＋ＶＤ）が供給される入力３２を有する３段の帯域通過形有限インパルス応答（ＦＩＲ）フィルタ３０により行われる。フィルタ３０は、入力３２に接続された第１の入力３４と、２個の遅延素子４０及び３８の直列接続を介して入力３２に接続された第２の入力３６とを有する第１の加算器４４からなり、各遅延素子は２個のサンプル期間の遅延を有する。遅延は、図の中で通例的な“Ｚ”変換記法で示され、“Ｚ”の負の羃数はサンプル期間の遅延の数を意味する。遅延３８及び４０の共通接続の遅延された信号は、乗算器４９により２倍され（例えば、１ビットのシフト）、加算器４４の出力４２から遅延され、乗算された信号を減算する減算器４６の減数（−）入力４８に供給される。
【００１３】
有限インパルス応答フィルタ３０の最終段は、減算器４６の出力に直接的に接続された第１の入力５２と、４サンプル遅延素子５６を介して減算器４６の出力に接続された第２の入力５４とを有する加算器５０により形成されたフィルタにより与えられる。第１の２個の遅延素子３８及び４０と、加算器４４との合成は、第１の帯域通過フィルタを形成する。乗算器４９及び減算器４６と、第１の帯域通過フィルタとの合成は、第２の帯域通過フィルタを形成する。第３のフィルタ段は、上記の如く加算器５０と遅延素子５６とにより形成され、全てのフィルタは、クロミナンス搬送周波数の中心にある極を有する。上記のフィルタは、加算器５０の出力に生成されたクロミナンス出力信号Ｃ５８が有意なルミナンス垂直ディテール成分を含まないように、櫛形フィルタ２０により生成された垂直ディテール成分を十分に除去し得ることが分かった。
【００１４】
図４の（Ａ）乃至（Ｄ）には、複合ビデオ分離処理の全体が示される。図４の（Ａ）は、上記の如く、フィルタ２０の周期的な櫛形応答を示す。図４の（Ｂ）は、フィルタ２０の出力から垂直ディテール成分を除去し、図４の（Ｃ）に示されるようにクロミナンス成分だけを残すフィルタ３０の通過帯域を示す。後で説明されるように、最終的にこの成分は、クロミナンス成分を本質的に打ち消し、図４の（Ｄ）に示されるようにルミナンス成分だけを残すため、複合ビデオ信号ＣＶと減算的に合成される。
【００１５】
クロミナンスを得るため複合ビデオ信号ＣＶをフィルタ処理する処理の間に、上記信号は全部で４回の算術演算をうける。例えば、櫛形フィルタ２０において、遅延した複合ビデオ信号と直接の複合ビデオ信号は減算される。減算器２４は“ボロー”を生成し得るので、上記の減算は、結果として得られる差信号のビット数を１ビットずつ“拡張”又は増加させる。従って、櫛形クロミナンス信号は、減算器２４の出力で９ビット幅である。このことは、図の中で、数字９が傍らに書かれた減算器２４の出力バスを横切って引かれた“ハッシュ”線により示される。他の信号バスは、同様にバスの“幅”に関して区別される。ある信号は、関係したビット数の指標を含む。
【００１６】
有限インパルス応答フィルタ３０において、クロミナンス成分は、加算器４４及び５０と減算器４６とにおいて、全部で３回の算術演算を受ける。各算術演算はクロミナンス信号に他のビットを加える。その理由は、上記演算が（加算のための）キャリー、又は、（減算のための）ボローの何れかを生成するからである。従って、櫛形フィルタに供給された８ビットの複合ビデオ信号は、第１の減算後に９ビット信号に“拡張”される。９ビットの信号は、加算器４４における第１の加算後に１０ビットになる。加算器４４の出力は、減算器４６における第２の減算に起因して１１ビットの信号になり、最後に、完全にフィルタ処理されたクロミナンス信号は、加算器５０の最終的な加算後に１２ビットまで拡張する。クロミナンス信号の８ビットから１２ビットまでの拡張は、クロミナンス信号を１６の倍率で乗算した場合と類似する。本発明の好ましい実施例によれば、１２ビットの“ビット拡張された”クロミナンス信号は、２ビット切り捨て器６０により１０ビットに“ビット短縮”され、出力端子６４へのアナログ出力信号としての応用のため１０ビットのＤ／Ａ変換器６２により変換される。
【００１７】
ルミナンス信号の再現には、別のクロミナンス信号処理が必要である。特に、クロミナンス信号の小さい方のビットの単純な“切り捨て”又は“切り放し”によるビット短縮の技術は、ルミナンス信号成分の再現に関する問題を生じる。ルミナンス信号は、単純な切り捨てによりクロミナンス信号のビット数を削減しようとしたとき、表示された画像内に所望されていない視覚的なアーティファクトを生成する傾向のあることが分かった。輪郭化を含む上記アーティファクトは、非常に小さいルミナンス及びクロミナンスの空間的勾配を有する画像を表示する際に視覚化されることが分かった。かかる信号の例を以下に説明する。
【００１８】
ルミナンス信号の再現は、複合ビデオ信号の分解能（８ビット）と適合するため、クロミナンスのビット数の短縮を必要とする。これには、ビット短縮された信号に直流成分を少しも生じさせることなく、クロミナンス成分を１２ビットから８ビットまで短縮する必要がある。本発明の一面によれば、このビット短縮は、以下“対称丸め処理”と呼ばれる処理により達成される。クロミナンス信号の対称丸め処理には、ルミナンス信号における所望されていない輪郭化の傾向を減少させる利点が有ることが認められる。
【００１９】
従来の対称“丸め処理”又は“切り捨て”回路の一例は、１９８６年５月１３日に発行されたフライング(Fling) 他による発明の名称「インタリーブされた直交信号と共に使用するような２の補数形式の２値信号を対称的に切り捨てる装置」の米国特許第４，５８９，０８４号明細書に記載されている。フライング他の引例の装置によれば、２の補数形式の２進数の対称切り捨ては、正の値の最下位ビットを単純に無視し、かつ、無視された最下位ビットの中に論理的な“１”の値があるとき、切り捨て処理された負の値に“１”を加算することにより行われる。Ｎビットの切り捨てを行う装置は、増分器と、２入力ＡＮＤゲートと、Ｎ入力ＯＲゲートとを含む。かかる配置はかなり複雑であるが、ルミナンス／クロミナンス分離の応用に対称丸め処理を適用する用途に適当である。好ましい対称丸め処理ユニット１００Ａは図１に示されている。
【００２０】
図１の例における対称ビット短縮又は丸め処理は、丸め処理ユニット１００Ａにより与えられる。概略的に言うと、上記ユニットにおいて、Ｍビット（例えば、１２ビット）のクロミナンス信号、そのクロミナンス信号の最上位ビット、及び、整数Ｋ（例えば、２進数の０１１１）は、“Ｎ”個のより低い方の最下位ビットＬＳＢを有する対称的に丸め処理されたディジタル出力信号、又は、ビット短縮されたディジタル出力信号を与えるよう、Ｎビット（例えば、４ビット）ずつ切り捨てられた和を生成するため加算される。最上位ビットＭＳＢは、所定の入力信号変化に対する対称点の周辺に異なる数の零点が配置された広い丸め処理モード又は狭い丸め処理モードを選択するため実際のままの形式、又は、補数形式で加算器に供給される。ディジタル信号のビット短縮に起因した所望されていない直流シフトが阻止される点が有利であり、これは、以下に説明するように、ルミナンス信号の“輪郭化”を低減する際に効果的であることが分かった。
【００２１】
より詳細に言うと、図１の実施例において、丸め処理ユニット１００Ａは、１２ビットの全加算器１０１と、４ビットの切り捨てユニット１０３と、２進数バイアス源１０２とにより構成される。上記実施例において、フィルタ３０により与えられる１２ビットのクロミナンス成分及び４ビットのバイアス数（例えば、“７”又は２進表現の２進数“０１１１”）は、加算器１０１の被加数及び加数入力に供給される。“２の補数の算術”を利用する上記実施例において、１２ビットのクロミナンス信号の中の最上位ビット（符号ビット）は、１２ビットの全加算器１０１のキャリーイン入力に供給され、全加算器１０１は、そのキャリーアウトと共に１３ビットのクロミナンス信号を発生する。修正されたクロミナンス信号の最下位４ビットは、４ビット切り捨て器１０３により切り捨てられ、これにより、ユニット１００Ａの９ビットの対称的に丸め処理されたクロミナンス出力信号が生成される。換言すれば、ユニット１００Ａにおいて、クロミナンス信号の極性に依存して、対称丸め処理の間に、ある数がクロミナンス信号に加算される。信号が正ならば、“０１１１”（１０進数の“７”）の値だけが加算され、加算器１０１のキャリーインに供給される最上位ビットＭＳＢは零である。負の数に対し、加算器１０１のキャリーインに供給される最上位ビットＭＳＢは“１”であり、かつ、“０１１１”と共に入力信号に加算されるので、“１０００”（１０進数の“８”）が有効な加算結果である。
【００２２】
図１に示されたような対称ビット短縮を理解するため、対称丸め処理の“広い”モード及び“狭い”モードを夫々示す図１３及び図１４の図表を考慮することが有用である。広いモードはユニット１００Ａにおいて使用される。図１３は、−１１乃至＋１１の範囲にある信号レベルに対しユニット１００Ａの装置を用いて２ビットを丸める場合を示している。列（ａ）には、１０進数表現の入力信号値が列挙されている。列（ｂ）には、等価な２値の入力信号値が示される。列（ｃ）は２値入力信号の最上位ビットを表わす。列（ｄ）は、全加算器１０１において入力された数字とその数字の最上位ビットとに加算され、２進数バイアス源１０２により生成された数“Ｋ”の大きさを決めるための式を表わす。以下の式Ｋ＝｛（２N ）−２｝／２ から、２ビット（Ｎ）の短縮の場合のＫの値は“１”である。
【００２３】
列（ｅ）は、−１１乃至＋１１（１０進数）の入力信号の場合に、“Ｍ”、“Ｋ”、及び“ＭＳＢ”の和に対する加算器１０１の出力を示している。上記の和が２ビットで切り捨てられたとき、列（ｆ）及び列（ｇ）に示されるように、結果として得られた切り捨てられた値は、−３乃至＋３の範囲で変化し、入力信号の零点の周辺で完全に対称的である。“ステップ幅”は、零点レベルの上方又は下方の１ステップにつき４個の同一の出力値により構成される。零点の周辺の対称性のため、入力信号の零点（以下、“対称点”又はＰＯＳと呼ぶ）に関し対称的に配置された全部で５個の零点がある。
【００２４】
最下位４ビットが取り除かれたユニット１００Ａにおいて、最上位ビットのオーバーフロー又はキャリーアウトの可能性があるため、短縮されたビットの総数は３である。従って、１２ビットの入力信号は、最終的に所望された８ビットでなく、９ビットに短縮される点に注意が必要である。かかる状況を回避するため、ユニット１００Ａの出力信号の最上位ビットＭＳＢはリミッタ１０４によって制限される。
【００２５】
対称ビット短縮の“狭い”モードは、ユニット１００Ｂにより図３の例に示され、その動作は図１４の図表に示される。ユニット１００Ａとユニット１００Ｂとの間の相違は、ユニット１００Ｂにおいて加算器に供給された最上位ビットＭＳＢはインバータ３００により反転される点だけである。ユニット１００Ｂの動作に及ぶ影響は、入力又は出力信号の対称点の周辺に配置された出力零点の数の減少である。最上位ビットＭＳＢが補数形式で（反転されて）加算器に供給される図１４の狭いモードの例において、対称点には３個の零点が生成される。最上位ビットＭＳＢが真の形式（非反転形式）で加算器に供給される図１３の広いモードの例の場合、上記の如く、対称点には５個の零点が生成される。対称的にビット短縮された出力信号の“ゼロ交差点”を広げる、或いは、狭めることの随意性に利点がある。
【００２６】
図１のルミナンス信号の再現の問題に戻ると、上記の切り捨て処理は、上記の理由のため、クロミナンス信号のビット数を１３まで増大させる場合がある。これは、複合ビデオ信号ＣＶからルミナンス成分を抽出するため要求されることの逆であると思われる。しかし、切り捨て回路は、有用な下位の４ビットからのクロミナンス情報を効率的に移動し、ビット５以上に配置するので、クロミナンス情報の重大な損失を伴うことなく下位の４ビットを切り捨てることが可能であり、これにより、ルミナンスの輪郭化の影響が低減される。
【００２７】
要約すると、この点までの対称ビット短縮は、Ｍ、Ｋ及び最上位ビットＭＳＢを加算し、その和を４ビット切り捨て器１０３によって切り捨てることにより得られる。これは、クロミナンス信号の最下位ビットＬＳＢの数を４ずつ短縮し、かつ、最上位ビットＭＳＢの数を１ずつ増加させ、全部で９ビットが得られる。このビット数は、複合ビデオ信号の分解能（８ビット）よりも１ビットだけ多い。この最後のビットは、８ビットクロミナンス出力信号を生成するためリミッタ１０４により除去される。対称丸め処理の後の制限の処理は、システム全体の輪郭化能力を低下させる訳ではないが、最下位ビットＬＳＢの除去を要求することなく、８ビット複合ビデオ信号との減算を容易化する。換言すれば、ルミナンスの輪郭化の問題を発生させるのは、クロミナンスの最下位ビットの非対称切り捨て処理であり、従って、クロミナンス信号の最上位ビットの制限によれば、輪郭化能力は低下されないが、ルミナンス再現のための後続の８ビットの減算が容易化される。
【００２８】
ルミナンス信号成分の再現は、被減数入力８２の複合ビデオ信号ＣＶから減数入力８４の８ビットのクロミナンス信号を減算する減算器により与えられる。減算の前に、複合信号ＣＶは遅延ユニット８６において、４サンプル期間ずつ遅延される。複合ビデオ信号を１個の完全な色サイクル（４サンプル期間）だけ遅延させる理由は、帯域通過フィルタ３０内で４サンプル期間の平均により遅延させられた１２ビットのクロミナンス信号との時間的な調整を与えるためである。ディジタル回路の“減算”は、通常、減数を２の補数化し、次に、加算を行うことにより行われるので、発明の詳細な説明及び特許請求の範囲で使用されている“減算的に合成する”は、かかる通常の減算技術を含むことが意図されていることに注意が必要である。
【００２９】
複合信号とクロミナンス信号を減算的に結合する算術演算は、減算にルミナンス“ボロー”が生じる可能性があるため１ビット拡張された９ビットの分離サレタルミナンス成分を生成する。この余分なビットは、分離されたルミナンス信号Ｙをリミッタ９０において８ビットに制限することにより抑止される。アナログルミナンス成分出力信号は、制限された８ビットのルミナンス成分を８ビットディジタル／アナログ（Ｄ／Ａ）変換器９２を介して出力端子９４に供給することにより得られる。
【００３０】
次に、ルミナンス成分を所謂“輪郭化反応”信号と呼ばれる信号から分離する図１の実施例の動作を考える。５通りの輪郭化反応信号の例が、“信号１”から“信号５”までの名前で図５に示される。各信号は、Ａ／Ｄ変換器１４の出力で得られ、色副搬送波の周波数（Ｆｃ）のクロミナンスを表わす交流成分と直流成分とを有する複合ビデオ信号である。直流成分はルミナンス成分を表わし、少なくとも数サイクルの副搬送波サイクルの間で一定である。５本の信号ラインは、表示されたビデオ画像の５個の連続した領域において、同一ではないが、“略等しい”５個の値を表わすルミナンス信号の５個の異なる安定状態の条件を示している。Ａ／Ｄ変換器１４内のアナログクロミナンス信号は、一定になるよう選択されるが、クロミナンスに加算され量子化されたルミナンスの変化は、ディジタル分離クロミナンスに変化を生じさせるので、Ａ／Ｄ変換器の出力の“ディジタルクロミナンス信号”は一定ではない。
【００３１】
図５の図表から、“信号１”から“信号５”までの変化は、４個の複合値の中の１個だけの変化である点に注意する必要がある。特に、信号１の各ラインに現れる複合値“９”は、信号２の各ラインで“１０”に変化する。ここに与えられた値は一例であり、ＩＲＥ単位、又は、８ビットの２進スケール（例えば、０乃至２５５）に変換されたＩＲＥ単位であるとみなされる。何れの表現の場合でも、信号１から信号２までの変化は非常に小さい。信号２と信号３との間の変化（各ラインで“４”が“５”に変化する）と、信号３と信号４との間の変化（“２”は“３”に変化する）と、信号４と信号５との間の変化（“７”は“８”に変化する）とに対しても同じことが言える。上記の５通りの想定された信号の間の変化は、略一定に漸増する複合ビデオ信号のルミナンス成分と、一定のクロミナンス成分とを表わす。
【００３２】
図６は、図５の複合ビデオの５本のラインに対する櫛形フィルタ２０の出力から再現されたクロミナンス（Ｃ）及び垂直ディテール（ＶＤ）成分を示す図である。上記の値は、図６の先頭部に示された“Ｄ”（差）の式から計算された安定状態の値である。特に、現在のＣ＋ＶＤサンプルの値は、
｛現在のサンプルの値｝−｛直前の垂直方向のサンプル、即ち、対応する前のラインのサンプルの値｝
と一致する。例えば、信号１に対し図６のライン２の第１のサンプルの差は、
｛信号１のライン２の現在のサンプルの値（＋４）｝−｛図５から得られた対応する信号１のライン２の前のサンプルの値（−７）｝
と一致する。図６の全てのＣ＋ＶＤの差の値は、同様に図５から得られる。
【００３３】
図１を参照して説明したように、次の処理段階は、望まれていない垂直ディテールを櫛形フィルタ２０の出力から除去することである。これは、図７の先頭部に示され、図６の櫛形値から櫛形複合信号のフィルタ処理された値を導出する“Ｐn ”に対する伝達関数を有する帯域通過フィルタ３０により行われる。現在のフィルタ処理されたクロミナンスの“画素”に対する値“Ｐn ”は、
｛対応する図６の図表内の画素の現在の値（Ｐ0 ）｝−｛時間的に２画素分先行するの画素の２倍の値｝＋｛４画素分先行する画素の値の２倍｝−｛６画素分先行する画素の値の２倍｝＋｛時間的に８画素分先行する画素の値｝
に一致する。
【００３４】
例えば、帯域通過フィルタ処理された信号１、ライン３、画素１のクロミナンス信号は、以下のように定められる。現在の値は＋３、２画素先行した値は−３、（現在の画素の値の）４画素先行した値は＋３、６画素及び８画素先行した値は、夫々、−３及び＋３である。従って、Ｐn の値は、
Ｐn = (+3)-2(-3)+2(+3)-2(-3)+3 = 3+6+6+6+3 = +24 （１）
のようになる。図７の残りのクロミナンス画素の値も同様に計算される。
【００３５】
本発明の利点をもっと十分に評価するため、フィルタ３０により与えられた１２ビットのクロミナンス信号から４ビットを切り捨て、複合信号ＣＶから差を減算するだけでルミナンス成分の値が得られるならば、ルミナンス成分の値が何であるかを定めることが有効であると考えられる。上記の結果は、図８及び図９の図表に示されている。単純な切り捨ての場合に図９から得られた結果は、次に、クロミナンス信号の対称丸め処理の結果を与える図１１と比較される。
【００３６】
図８は、フィルタ３０の１２ビットのクロミナンス信号からの４ビットの（対称ではない）“単純な”切り捨ての影響を示している。図９は、図５の元の複合ビデオ値からの図８の切り捨てられたクロミナンス値の減算の最終的な結果を示している。これにより、“単純な”切り捨て処理がクロミナンス信号に適用された場合に、減算的な輪郭化はルミナンス信号を生じることが分かる。図２の従来の“単純な”切り捨て器２００を用いて切り捨てられたクロミナンス値は、図７の複合ビデオ値から最下位４ビットを落とすことにより定められる。その結果は図８に示される。
【００３７】
図９は、１２ビットのクロミナンス信号からの４ビットの単純な切り捨てが想定された状況に対するルミナンス信号レベルを示す。この配列の中で正確なルミナンス値を有する信号は、信号３だけである。図９は、図５の元のディジタル複合ビデオ信号値から図８の切り捨てられた各クロミナンスを減算することにより得られる。例えば、図５において、信号３のライン２の第１のルミナンス画素の値は、
｛図５の複合ビデオ値｝−｛図８のクロミナンス値｝
に一致する。図５から、複合ビデオ値ＣＶは“７”に一致する。図８から、切り捨てられたクロミナンス値は“−１”である。従って、信号３、ライン２、画素１に対し、ルミナンス信号値は“６”である。これは、以下に説明するようにルミナンス信号に対する“正確な”値である。
【００３８】
図９のルミナンス信号値の中で、正確なルミナンスの値と正確ではないルミナンスの値とを決めるため、図７のフィルタ処理されたクロミナンス値を検査することが有用である。同図において、信号３、ライン３、画素１に対し、フィルタ処理されたクロミナンス値は、“１６”、又は、２進数の“１００００”であることが分かる。２進数の“１００００”が切り捨てられたとき、無視された最下位４ビットは全て零であるため、除算の誤差は発生しない。かくして、図７において＋１６又は−１６と一致するか、或いは、その整数倍である全ての画素は、歪みのないクロミナンスの値を有するので、対応する図９の画素の位置には、ルミナンス成分の正確な値がある。例えば、図７の信号３のライン２及び３内の各画素は、１６、又は、１６の倍数（６４）であるので、信号３、ライン２及び３の全画素は正しい。残りの全ての信号は、ルミナンス誤差と共に切り捨てに起因したクロミナンス誤差を含むので、成分が最終的に表示されたとき、望まれていない輪郭化の影響が生じる可能性がある。更に、信号１及び信号５は、厳密に同一のクロミナンスを含むが、ルミンナンスは、１カウント又は１信号レベルの差がある。上記２個の信号レベル（６及び７）の間には、１個、即ち、信号４からの中間ルミナンス値だけが生成される。この出力は、平均化されたルミナンスレベル６．５であると見なされる。
【００３９】
図１０及び図１１は、本発明のクロミナンスとルミナンスの分離性能を示している。図１０及び図１１において、分離性能は、勿論、フィルタ３０からの１２ビットのクロミナンス信号が、単純に切り捨てられるのではなく、複合ビデオ成分から減算される前に対称丸め処理を受ける点を除いて、図８及び図９による方法と基本的に同一の方法を用いて図５、図６及び図７から得られる。上記のクロミナンス信号の処置が再現されたルミナンス成分に与える影響を、図９の切り捨て処理の例と比較する。
【００４０】
最初に、図１１に示された平均ルミナンス出力は、常に、複合ビデオの平均と一致することに注意する必要がある。これは、ルミナンスレベルが（ある信号レベルから別の信号レベルに）変化しているときでも幾つかの信号領域に対し変わらないビデオ信号を生成する図９の単純な切り捨ての実施例よりも優れている。更に、図１の例において、入力固定状態の信号値の各変化は、異なる平均ルミナンス出力レベルを生成する。４分の３の時間には、残留副搬送波Ｆｃ成分がルミンナンスに残されるが、一般的に、本発明の実施例の輪郭の見え方は、信号１乃至信号５により表わされた５通りの各領域に対するルミナンスの精度が高いため、直線的な切り捨てを採用する例よりも少ない。
【００４１】
図１２には、符号／大きさ算術処理を用いて実現された対称丸め処理と共にルミナンス／クロミナンス分離を与える本発明の応用が示されている。図１２において、複合ビデオソース１２００は、符号／大きさ形式の８ビット複合ビデオ信号Ｓ１をクロミナンスフィルタ１２０２に供給する。クロミナンスフィルタ１２０２は、例えば、１２ビットのフィルタ処理されたクロミナンス信号Ｓ２を生成するクロミナンス成分を分離する。上記信号の大きさビットＳ３は、対称丸め処理ユニット１２０４により８ビットの大きさビットＳ８に短縮され、リミッタ１２１８により７ビットの大きさビットＳ９に短縮される。１２ビットのクロミナンス信号Ｓ２の符号ビットＳ４と、７ビットの大きさビットＳ９は、分離されたルミナンス出力信号Ｓ１２を得るため、減算器１２０８において複合ビデオ信号Ｓ１１（遅延１２１０による処理後）から減算される。上記例の丸め処理ユニット１２０４は、大きさビットに関してのみ作用し、１２ビットのクロミナンス信号Ｓ７を形成するため２進数バイアス源１２１４からの２値バイアス信号Ｓ６を１１ビットのクロミナンス大きさ信号Ｓ３に加算する加算器１２１２により構成される。信号Ｓ７の最下位４ビットＬＳＢは、切り捨て器１２１６により切り捨てられ、符号ビットＳ４と共に減算器１２０８に供給するためリミッタ１２１８により制限される。大きさビットの中の最下位４ビットは対称的に短縮されるので、この短縮は、得られた信号中に直流成分を生じさせることがなく、分離されたルミナンス信号の輪郭化の影響が阻止される。
【００４２】
図１５には、オーディオ処理システムに対称ビット短縮又は丸め処理を提供する本発明の応用が示されている。上記システムは、アナログオーディオ信号Ｓ１をアナログ／ディジタル変換器１５０４に供給するオーディオ源１５０２からなり、アナログ／ディジタル変換器１５０４は、オーディオ処理ユニット１５０６への１６ビットのディジタル出力信号Ｓ２を生成する。オーディオ処理ユニット１５０６の処理は、例えば、ノイズ減少等のフィルタ処理により構成され、ビット数を２０まで増加させる場合を想定する。ビット数を元の信号Ｓ２の１６ビットまで短縮するため、２０ビットの信号が丸め処理ユニット１００Ｃに供給される。丸め処理ユニット１００Ｃは、信号が１２ビットではなく２０ビットである点を除いて図１のユニット１００Ａと類似している。上記丸め処理ユニットは、上記の如く、１７ビットの信号Ｓ４を生成するよう動作し、１７ビットの信号Ｓ４の中の４ビットは、最下位４ビットを対称的に削除することにより短縮され、加算器１０１からの最上位ビット位置のオーバーフローを考慮するため１ビットが追加されている。結果として得られた１７ビットの信号Ｓ４は、リミッタ１５０８により１６ビットに制限され、制限された信号Ｓ５は、ディジタル／アナログ変換器１５１０により元のアナログ信号Ｓ６に変換される。
【００４３】
特許請求の範囲の請求項に記載されているように、本発明の原理の範囲内で上記実施例に他の変更が行われる。例えば、本発明のルミナンス／クロミナンス分離の応用に関して、フィルタ処理は、５個以上又は３個以下のクロミナンスビットの切り捨てを必要とする別のタイプのフィルタ処理でも構わない。同様のことは、オーディオ処理に関しても言える。更に、一例として１ライン（１−Ｈ）櫛形フィルタが使用されているが、クロミナンスフィルタは、２ライン（２−Ｈ）櫛形又はフレーム櫛形のようなより複雑な櫛形でもよい。櫛形フィルタの垂直ディテール出力の排除は、３段の帯域通過有限インパルス応答クロミナンス信号フィルタにより設けられているが、複雑さの異なるレベルからなるより多数又は少数の段を有する他の適当なフィルタを使用してもよい。更に、他のクロミナンスフィルタは、高域通過タイプ、又は、高域通過タイプと帯域通過タイプの組合せでもよい。
【図面の簡単な説明】
【図１】ディジタル複合ビデオ信号をルミナンス成分及びクロミナンス成分に分離する応用例における本発明の対称丸め処理装置のブロック図である。
【図２】切り捨てられた信号に望まれていない直流オフセットを生成する従来の単純な切り捨てによるビット短縮の方法を説明するブロック図である。
【図３】本発明の特徴に従って、対称ゾーンの幅を変更する図１の対称丸め処理装置の変形例のブロック図である。
【図４】（Ａ）乃至（Ｄ）は、図１の複合ビデオ分離装置の動作を示すフィルタの図である。
【図５】図１の装置に対する５通りの想定された入力複合ビデオ信号の条件を示す空間的な画素の図である。
【図６】図５の５通りの想定された入力信号条件に対し、図５から導出された垂直ディテール成分及びクロミナンス成分を含む櫛形フィルタ出力信号値を表わす図である。
【図７】 図１の装置に対し、図６から導出された垂直ディテール成分から分離されビット短縮の前のクロミナンス成分信号値を示す図である。
【図８】図２に示されるように直線的な切り捨てによるビット短縮の後に生成された分離したクロミナンス信号値を表わす図７から導かれた画素の図である。
【図９】図２に示されるような直線的なビット短縮を用いるビット短縮の仮定の下に、図４の５通りの想定された信号条件に対するルミナンス信号値を示す図８から得られた画素の図である。
【図１０】図１における本発明の実施例のビット短縮の後に生成された分離したクロミナンス信号値を示す図７から得られた画素の図である。
【図１１】図４の５通りの想定された信号条件に対し、図１の実施例のような対称ビット短縮を用いて得られたルミナンス信号値を表わす図１０から導出されたルミナンス信号の図である。
【図１２】本発明の更なる面に従って符号−大きさ処理と共に対称ビット短縮を用いてディジタル複合ビデオ信号をルミナンス成分及びクロミナンス成分に分離する更なる実施例のブロック図である。
【図１３】対称点（ＰＯＳ）の周辺に５個の零点が配置された２ビット丸め処理の場合に、図１の実施例における“広い”対称性のある丸め処理を示す伝達関数の図表である。
【図１４】対称点（ＰＯＳ）の周辺に３個の零点が配置された２ビット丸め処理の場合に、図１の実施例における“狭い”対称性のある丸め処理を示す伝達関数の図表である。
【図１５】オーディオ信号処理の応用において、制限処理と共に広い対称丸め処理を表わすブロック図である。
【符号の説明】
１０ 複合ビデオ信号分離器
１２，３２，３４，３６，５２，５４ 入力
１４，１５０４ アナログ／ディジタル変換器
１８ 遅延
２０，３０ 線形ディジタルフィルタ
２２，４８，８４ 減数入力
２４，４６，８０，１２０８ 減算器
２６，８２ 被減数入力
３０ 帯域通過形有限インパルス応答フィルタ
３８，４０，５６，８６ 遅延素子
４２ 出力
４４，５０，１２１２ 加算器
４９ 乗算器
５８ クロミナンス出力信号
６０ ２ビット切り捨て器
６２，９２，１５１０ ディジタル／アナログ変換器
６４，９４ 出力端子
９０，１０４，１２１８，１５０８ リミッタ
１００Ａ，１００Ｂ，１００Ｃ，１２０４ 対称丸め処理ユニット
１０１ 全加算器
１０２，１２１４ ２進数バイアス源
１０３，２００，１２１６ 切り捨てユニット
３００ インバータ
１２００ 複合ビデオソース
１２０２ クロミナンスフィルタ
１５０２ オーディオ源
１５０６ オーディオ処理ユニット
【発明の属する技術分野】
本発明は、２値信号のビットを短縮する装置に係り、特に、ディジタル信号の多数の最下位ビットを対称的に短縮する装置に関する。
【０００２】
【従来の技術】
上記の装置は、修正された信号に直流成分を生じさせることなく、ディジタル信号の最下位ビットの数の削減を必要とする応用に一般的に利用される。以下、この処理を、ディジタル信号の“対称切り捨て”、“対称丸め処理”或いは“対称ビット短縮”と称する。
【０００３】
ディジタル信号処理の応用において、信号は、多数の加算、演算、或いは、他の算術演算をうける。かかる処理は、元のディジタル信号のビット位置よりも多数のビット位置を有する結果を生じる可能性がある。例えば、２個の８ビット２進数の加算は、“キャリーアウト”を生じる場合があるので、９ビットの和を生成する。減算の場合には、“ボロー”が発生するので同じことが言える。このことによる問題は、より多数の処理が行われると共に、回路素子はより多数のビットを処理する必要があり、かくして、処理のコスト及び複雑さが増大し、キャリー又はボロービットの伝搬のため潜在的なタイミングの問題が発生することである。回路を管理可能な寸法に制限するため、最下位ビットＬＳＢが屡々無視され、即ち、２進数が切り捨てられる。
【０００４】
【発明が解決しようとする課題】
従来の２値信号の“切り捨て”は、２値信号の最下位ビットの中の数ビットを捨てることである。これにより、単純な切り捨ては、正の切り捨てられた数と負の切り捨てられた数との間に非対称性を発生させるという問題が生じる。正の数の切り捨ては、零の方に接近する数を発生し、一方、負の数の切り捨ては、より負の方に大きくなる数を発生する。
【０００５】
一例として、プラス又はマイナス１３のピーク値に関する１０進数と等価な２進数の最下位２ビットの単純な除去による切り捨ては、正及び負の数に対し、夫々、＋３及び−４の値を生成する。元の信号（プラス１３及びマイナス１３）が約零ボルトに中心が置かれた正弦波に対応したディジタル信号のピーク値を表わす場合を想定する。かかる信号の最下位ビットを捨てることによる“単純な”切り捨ては、切り捨てられた信号に“バイアス”又は直流（ＤＣ）成分、或いは、“シフト”を生じさせることが容易に分かる。ある種の応用では、直流の偏移は、平均又はピーク信号レベルに対し重大ではない場合がある。しかし、他のシステムの場合、かかる非対称性は望まれていない結果を生じ、回避されなければならない。
【０００６】
上記問題に対する従来の切り捨てによる解決法は、１９８６年５月１３日に発行されたフライング(Fling) 他による発明の名称「インタリーブされた直交信号と共に使用するような２の補数形式の２値信号を対称的に切り捨てる装置」の米国特許第４，５８９，０８４号明細書に記載されている。フライング他の引例の例において、２の補数は、正と負の両方の数の“対称的に切り捨てられた”値が零の方に近づくように対称的な方法で切り捨てられる。２の補数の符号ビットに応答して、上記装置は、最下位Ｎビットを単純に捨てることにより正の値を切り捨てる。符号ビットが負の数の存在を示す場合には、最下位Ｎビットは、一緒に論理和され、得られた結果が負の２進数の残りの（Ｍ−Ｎ）ビットの中の最下位ビットに加算される。
【０００７】
本発明は、ディジタル信号の最下位ビットの数の対称的な短縮を簡単に行うことを目的とする。
【０００８】
【課題を解決するための手段】
本発明によれば、Ｍビットの入力信号の中の所定のＮビットの最下位ビットを対称的に短縮する装置は、和信号を生成するため、上記Ｍビットの入力信号、上記Ｍビットの入力信号の最上位ビット及び整数Ｋを加算する全加算器と、Ｎ個の少ない数の最下位ビットを有する対称的に丸められた出力信号を与えるため上記和信号をＮビットだけ切り捨てる切り捨て器とにより構成される。
【０００９】
【発明の実施の形態】
本発明の上記及び他の特徴は添付図面を参照して説明される。添付図面において、類似した素子は類似した名前で示される。
図１は、複合ビデオ入力信号をルミナンス成分及びクロミナンス成分に分離する応用において、本発明を具現化する対称“丸め処理”又は“ビット短縮”ユニット１００Ａの応用の一例を示す図である。図１の複合ビデオ信号分離器１０は、ルミナンス成分及びクロミナンス成分に分離されるべきアナログ複合ビデオ入力信号を受ける入力１２と、例えば、８ビット分解能のディジタル複合ビデオ（ＣＶ）出力信号を与える出力とを有するアナログ／ディジタル（Ａ／Ｄ）変換器１４からなる。説明の目的のため、複合ビデオ信号はＮＴＳＣ規格であり、かつ、Ａ／Ｄ変換器のサンプリングレートは色副搬送波の周波数の４倍に一致する場合を想定する。上記の条件の下で、１個の完全な色サイクルに対し４個のサンプル期間があり、２個のサンプル期間は１個の色サイクルの半分と同一であり、１ラインにつき全部で９１０個のサンプルがある。図１に使用された作図の規則によれば、直線を横切り、傍らに数字を有する４５度のハッシュは、その直線がバスであることを示し、その数字はバスの導線（同時に１サンプルについてのビット数）を示す。
【００１０】
ディジタル形式への変換後、複合ビデオ信号ＣＶは、複合ビデオ信号ＣＶからクロミナンス成分Ｃを生成する１対の線形ディジタルフィルタ２０及び３０に供給される。第１のフィルタ２０は、１ライン（１−Ｈ）の櫛形フィルタであり、複合ビデオ信号は、減算器２４の被減数（＋）入力２６に直接供給され、１ライン（１−Ｈ）の遅延１８（例えば、９１０個のサンプル期間又はクロック周期）を介して、減算器２４の減数（−）入力２２に供給される。遅延された複合ビデオ信号ＣＶを遅延されていない複合ビデオ信号から減算することにより、減算器は、図４の（Ａ）に示されているように（スケール処理はされていない）、周期的な通過域応答を有する櫛形フィルタ応答を生成する。
【００１１】
図４の（Ａ）の櫛形応答は、水平ラインレートの奇数倍（例えば、Ｆｈ／２、３Ｆｈ／２、５Ｆｈ／２等）にピークを示し、ラインレートの倍数（例えば、Ｆｈ、２Ｆｈ、３Ｆｈ等）にヌルを示す。上記応答は複合ビデオ信号ＣＶから２個の信号を再現する。色副搬送波の略中心にある周波数で、櫛形出力信号は、主として、実質的にルミナンス成分の無いクロミナンス成分（Ｃ１）により構成される。クロミナンス信号帯域の低い方の帯域の端よりも下側の周波数で、櫛形出力は、一般的に、ルミナンス信号の“垂直ディテール”成分（ＶＤ）と呼ばれる成分からなる。上記信号は、ライン・ツウ・ラインのルミナンス構造に関する情報を伝搬し、かつ、本質的にクロミナンス情報を含まない。
【００１２】
クロミナンス成分だけを再現するため、櫛形フィルタ２０からの垂直ディテール信号を除去する必要がある。これは、櫛形のクロミナンス及び垂直ディテール信号（Ｃ１＋ＶＤ）が供給される入力３２を有する３段の帯域通過形有限インパルス応答（ＦＩＲ）フィルタ３０により行われる。フィルタ３０は、入力３２に接続された第１の入力３４と、２個の遅延素子４０及び３８の直列接続を介して入力３２に接続された第２の入力３６とを有する第１の加算器４４からなり、各遅延素子は２個のサンプル期間の遅延を有する。遅延は、図の中で通例的な“Ｚ”変換記法で示され、“Ｚ”の負の羃数はサンプル期間の遅延の数を意味する。遅延３８及び４０の共通接続の遅延された信号は、乗算器４９により２倍され（例えば、１ビットのシフト）、加算器４４の出力４２から遅延され、乗算された信号を減算する減算器４６の減数（−）入力４８に供給される。
【００１３】
有限インパルス応答フィルタ３０の最終段は、減算器４６の出力に直接的に接続された第１の入力５２と、４サンプル遅延素子５６を介して減算器４６の出力に接続された第２の入力５４とを有する加算器５０により形成されたフィルタにより与えられる。第１の２個の遅延素子３８及び４０と、加算器４４との合成は、第１の帯域通過フィルタを形成する。乗算器４９及び減算器４６と、第１の帯域通過フィルタとの合成は、第２の帯域通過フィルタを形成する。第３のフィルタ段は、上記の如く加算器５０と遅延素子５６とにより形成され、全てのフィルタは、クロミナンス搬送周波数の中心にある極を有する。上記のフィルタは、加算器５０の出力に生成されたクロミナンス出力信号Ｃ５８が有意なルミナンス垂直ディテール成分を含まないように、櫛形フィルタ２０により生成された垂直ディテール成分を十分に除去し得ることが分かった。
【００１４】
図４の（Ａ）乃至（Ｄ）には、複合ビデオ分離処理の全体が示される。図４の（Ａ）は、上記の如く、フィルタ２０の周期的な櫛形応答を示す。図４の（Ｂ）は、フィルタ２０の出力から垂直ディテール成分を除去し、図４の（Ｃ）に示されるようにクロミナンス成分だけを残すフィルタ３０の通過帯域を示す。後で説明されるように、最終的にこの成分は、クロミナンス成分を本質的に打ち消し、図４の（Ｄ）に示されるようにルミナンス成分だけを残すため、複合ビデオ信号ＣＶと減算的に合成される。
【００１５】
クロミナンスを得るため複合ビデオ信号ＣＶをフィルタ処理する処理の間に、上記信号は全部で４回の算術演算をうける。例えば、櫛形フィルタ２０において、遅延した複合ビデオ信号と直接の複合ビデオ信号は減算される。減算器２４は“ボロー”を生成し得るので、上記の減算は、結果として得られる差信号のビット数を１ビットずつ“拡張”又は増加させる。従って、櫛形クロミナンス信号は、減算器２４の出力で９ビット幅である。このことは、図の中で、数字９が傍らに書かれた減算器２４の出力バスを横切って引かれた“ハッシュ”線により示される。他の信号バスは、同様にバスの“幅”に関して区別される。ある信号は、関係したビット数の指標を含む。
【００１６】
有限インパルス応答フィルタ３０において、クロミナンス成分は、加算器４４及び５０と減算器４６とにおいて、全部で３回の算術演算を受ける。各算術演算はクロミナンス信号に他のビットを加える。その理由は、上記演算が（加算のための）キャリー、又は、（減算のための）ボローの何れかを生成するからである。従って、櫛形フィルタに供給された８ビットの複合ビデオ信号は、第１の減算後に９ビット信号に“拡張”される。９ビットの信号は、加算器４４における第１の加算後に１０ビットになる。加算器４４の出力は、減算器４６における第２の減算に起因して１１ビットの信号になり、最後に、完全にフィルタ処理されたクロミナンス信号は、加算器５０の最終的な加算後に１２ビットまで拡張する。クロミナンス信号の８ビットから１２ビットまでの拡張は、クロミナンス信号を１６の倍率で乗算した場合と類似する。本発明の好ましい実施例によれば、１２ビットの“ビット拡張された”クロミナンス信号は、２ビット切り捨て器６０により１０ビットに“ビット短縮”され、出力端子６４へのアナログ出力信号としての応用のため１０ビットのＤ／Ａ変換器６２により変換される。
【００１７】
ルミナンス信号の再現には、別のクロミナンス信号処理が必要である。特に、クロミナンス信号の小さい方のビットの単純な“切り捨て”又は“切り放し”によるビット短縮の技術は、ルミナンス信号成分の再現に関する問題を生じる。ルミナンス信号は、単純な切り捨てによりクロミナンス信号のビット数を削減しようとしたとき、表示された画像内に所望されていない視覚的なアーティファクトを生成する傾向のあることが分かった。輪郭化を含む上記アーティファクトは、非常に小さいルミナンス及びクロミナンスの空間的勾配を有する画像を表示する際に視覚化されることが分かった。かかる信号の例を以下に説明する。
【００１８】
ルミナンス信号の再現は、複合ビデオ信号の分解能（８ビット）と適合するため、クロミナンスのビット数の短縮を必要とする。これには、ビット短縮された信号に直流成分を少しも生じさせることなく、クロミナンス成分を１２ビットから８ビットまで短縮する必要がある。本発明の一面によれば、このビット短縮は、以下“対称丸め処理”と呼ばれる処理により達成される。クロミナンス信号の対称丸め処理には、ルミナンス信号における所望されていない輪郭化の傾向を減少させる利点が有ることが認められる。
【００１９】
従来の対称“丸め処理”又は“切り捨て”回路の一例は、１９８６年５月１３日に発行されたフライング(Fling) 他による発明の名称「インタリーブされた直交信号と共に使用するような２の補数形式の２値信号を対称的に切り捨てる装置」の米国特許第４，５８９，０８４号明細書に記載されている。フライング他の引例の装置によれば、２の補数形式の２進数の対称切り捨ては、正の値の最下位ビットを単純に無視し、かつ、無視された最下位ビットの中に論理的な“１”の値があるとき、切り捨て処理された負の値に“１”を加算することにより行われる。Ｎビットの切り捨てを行う装置は、増分器と、２入力ＡＮＤゲートと、Ｎ入力ＯＲゲートとを含む。かかる配置はかなり複雑であるが、ルミナンス／クロミナンス分離の応用に対称丸め処理を適用する用途に適当である。好ましい対称丸め処理ユニット１００Ａは図１に示されている。
【００２０】
図１の例における対称ビット短縮又は丸め処理は、丸め処理ユニット１００Ａにより与えられる。概略的に言うと、上記ユニットにおいて、Ｍビット（例えば、１２ビット）のクロミナンス信号、そのクロミナンス信号の最上位ビット、及び、整数Ｋ（例えば、２進数の０１１１）は、“Ｎ”個のより低い方の最下位ビットＬＳＢを有する対称的に丸め処理されたディジタル出力信号、又は、ビット短縮されたディジタル出力信号を与えるよう、Ｎビット（例えば、４ビット）ずつ切り捨てられた和を生成するため加算される。最上位ビットＭＳＢは、所定の入力信号変化に対する対称点の周辺に異なる数の零点が配置された広い丸め処理モード又は狭い丸め処理モードを選択するため実際のままの形式、又は、補数形式で加算器に供給される。ディジタル信号のビット短縮に起因した所望されていない直流シフトが阻止される点が有利であり、これは、以下に説明するように、ルミナンス信号の“輪郭化”を低減する際に効果的であることが分かった。
【００２１】
より詳細に言うと、図１の実施例において、丸め処理ユニット１００Ａは、１２ビットの全加算器１０１と、４ビットの切り捨てユニット１０３と、２進数バイアス源１０２とにより構成される。上記実施例において、フィルタ３０により与えられる１２ビットのクロミナンス成分及び４ビットのバイアス数（例えば、“７”又は２進表現の２進数“０１１１”）は、加算器１０１の被加数及び加数入力に供給される。“２の補数の算術”を利用する上記実施例において、１２ビットのクロミナンス信号の中の最上位ビット（符号ビット）は、１２ビットの全加算器１０１のキャリーイン入力に供給され、全加算器１０１は、そのキャリーアウトと共に１３ビットのクロミナンス信号を発生する。修正されたクロミナンス信号の最下位４ビットは、４ビット切り捨て器１０３により切り捨てられ、これにより、ユニット１００Ａの９ビットの対称的に丸め処理されたクロミナンス出力信号が生成される。換言すれば、ユニット１００Ａにおいて、クロミナンス信号の極性に依存して、対称丸め処理の間に、ある数がクロミナンス信号に加算される。信号が正ならば、“０１１１”（１０進数の“７”）の値だけが加算され、加算器１０１のキャリーインに供給される最上位ビットＭＳＢは零である。負の数に対し、加算器１０１のキャリーインに供給される最上位ビットＭＳＢは“１”であり、かつ、“０１１１”と共に入力信号に加算されるので、“１０００”（１０進数の“８”）が有効な加算結果である。
【００２２】
図１に示されたような対称ビット短縮を理解するため、対称丸め処理の“広い”モード及び“狭い”モードを夫々示す図１３及び図１４の図表を考慮することが有用である。広いモードはユニット１００Ａにおいて使用される。図１３は、−１１乃至＋１１の範囲にある信号レベルに対しユニット１００Ａの装置を用いて２ビットを丸める場合を示している。列（ａ）には、１０進数表現の入力信号値が列挙されている。列（ｂ）には、等価な２値の入力信号値が示される。列（ｃ）は２値入力信号の最上位ビットを表わす。列（ｄ）は、全加算器１０１において入力された数字とその数字の最上位ビットとに加算され、２進数バイアス源１０２により生成された数“Ｋ”の大きさを決めるための式を表わす。以下の式Ｋ＝｛（２N ）−２｝／２ から、２ビット（Ｎ）の短縮の場合のＫの値は“１”である。
【００２３】
列（ｅ）は、−１１乃至＋１１（１０進数）の入力信号の場合に、“Ｍ”、“Ｋ”、及び“ＭＳＢ”の和に対する加算器１０１の出力を示している。上記の和が２ビットで切り捨てられたとき、列（ｆ）及び列（ｇ）に示されるように、結果として得られた切り捨てられた値は、−３乃至＋３の範囲で変化し、入力信号の零点の周辺で完全に対称的である。“ステップ幅”は、零点レベルの上方又は下方の１ステップにつき４個の同一の出力値により構成される。零点の周辺の対称性のため、入力信号の零点（以下、“対称点”又はＰＯＳと呼ぶ）に関し対称的に配置された全部で５個の零点がある。
【００２４】
最下位４ビットが取り除かれたユニット１００Ａにおいて、最上位ビットのオーバーフロー又はキャリーアウトの可能性があるため、短縮されたビットの総数は３である。従って、１２ビットの入力信号は、最終的に所望された８ビットでなく、９ビットに短縮される点に注意が必要である。かかる状況を回避するため、ユニット１００Ａの出力信号の最上位ビットＭＳＢはリミッタ１０４によって制限される。
【００２５】
対称ビット短縮の“狭い”モードは、ユニット１００Ｂにより図３の例に示され、その動作は図１４の図表に示される。ユニット１００Ａとユニット１００Ｂとの間の相違は、ユニット１００Ｂにおいて加算器に供給された最上位ビットＭＳＢはインバータ３００により反転される点だけである。ユニット１００Ｂの動作に及ぶ影響は、入力又は出力信号の対称点の周辺に配置された出力零点の数の減少である。最上位ビットＭＳＢが補数形式で（反転されて）加算器に供給される図１４の狭いモードの例において、対称点には３個の零点が生成される。最上位ビットＭＳＢが真の形式（非反転形式）で加算器に供給される図１３の広いモードの例の場合、上記の如く、対称点には５個の零点が生成される。対称的にビット短縮された出力信号の“ゼロ交差点”を広げる、或いは、狭めることの随意性に利点がある。
【００２６】
図１のルミナンス信号の再現の問題に戻ると、上記の切り捨て処理は、上記の理由のため、クロミナンス信号のビット数を１３まで増大させる場合がある。これは、複合ビデオ信号ＣＶからルミナンス成分を抽出するため要求されることの逆であると思われる。しかし、切り捨て回路は、有用な下位の４ビットからのクロミナンス情報を効率的に移動し、ビット５以上に配置するので、クロミナンス情報の重大な損失を伴うことなく下位の４ビットを切り捨てることが可能であり、これにより、ルミナンスの輪郭化の影響が低減される。
【００２７】
要約すると、この点までの対称ビット短縮は、Ｍ、Ｋ及び最上位ビットＭＳＢを加算し、その和を４ビット切り捨て器１０３によって切り捨てることにより得られる。これは、クロミナンス信号の最下位ビットＬＳＢの数を４ずつ短縮し、かつ、最上位ビットＭＳＢの数を１ずつ増加させ、全部で９ビットが得られる。このビット数は、複合ビデオ信号の分解能（８ビット）よりも１ビットだけ多い。この最後のビットは、８ビットクロミナンス出力信号を生成するためリミッタ１０４により除去される。対称丸め処理の後の制限の処理は、システム全体の輪郭化能力を低下させる訳ではないが、最下位ビットＬＳＢの除去を要求することなく、８ビット複合ビデオ信号との減算を容易化する。換言すれば、ルミナンスの輪郭化の問題を発生させるのは、クロミナンスの最下位ビットの非対称切り捨て処理であり、従って、クロミナンス信号の最上位ビットの制限によれば、輪郭化能力は低下されないが、ルミナンス再現のための後続の８ビットの減算が容易化される。
【００２８】
ルミナンス信号成分の再現は、被減数入力８２の複合ビデオ信号ＣＶから減数入力８４の８ビットのクロミナンス信号を減算する減算器により与えられる。減算の前に、複合信号ＣＶは遅延ユニット８６において、４サンプル期間ずつ遅延される。複合ビデオ信号を１個の完全な色サイクル（４サンプル期間）だけ遅延させる理由は、帯域通過フィルタ３０内で４サンプル期間の平均により遅延させられた１２ビットのクロミナンス信号との時間的な調整を与えるためである。ディジタル回路の“減算”は、通常、減数を２の補数化し、次に、加算を行うことにより行われるので、発明の詳細な説明及び特許請求の範囲で使用されている“減算的に合成する”は、かかる通常の減算技術を含むことが意図されていることに注意が必要である。
【００２９】
複合信号とクロミナンス信号を減算的に結合する算術演算は、減算にルミナンス“ボロー”が生じる可能性があるため１ビット拡張された９ビットの分離サレタルミナンス成分を生成する。この余分なビットは、分離されたルミナンス信号Ｙをリミッタ９０において８ビットに制限することにより抑止される。アナログルミナンス成分出力信号は、制限された８ビットのルミナンス成分を８ビットディジタル／アナログ（Ｄ／Ａ）変換器９２を介して出力端子９４に供給することにより得られる。
【００３０】
次に、ルミナンス成分を所謂“輪郭化反応”信号と呼ばれる信号から分離する図１の実施例の動作を考える。５通りの輪郭化反応信号の例が、“信号１”から“信号５”までの名前で図５に示される。各信号は、Ａ／Ｄ変換器１４の出力で得られ、色副搬送波の周波数（Ｆｃ）のクロミナンスを表わす交流成分と直流成分とを有する複合ビデオ信号である。直流成分はルミナンス成分を表わし、少なくとも数サイクルの副搬送波サイクルの間で一定である。５本の信号ラインは、表示されたビデオ画像の５個の連続した領域において、同一ではないが、“略等しい”５個の値を表わすルミナンス信号の５個の異なる安定状態の条件を示している。Ａ／Ｄ変換器１４内のアナログクロミナンス信号は、一定になるよう選択されるが、クロミナンスに加算され量子化されたルミナンスの変化は、ディジタル分離クロミナンスに変化を生じさせるので、Ａ／Ｄ変換器の出力の“ディジタルクロミナンス信号”は一定ではない。
【００３１】
図５の図表から、“信号１”から“信号５”までの変化は、４個の複合値の中の１個だけの変化である点に注意する必要がある。特に、信号１の各ラインに現れる複合値“９”は、信号２の各ラインで“１０”に変化する。ここに与えられた値は一例であり、ＩＲＥ単位、又は、８ビットの２進スケール（例えば、０乃至２５５）に変換されたＩＲＥ単位であるとみなされる。何れの表現の場合でも、信号１から信号２までの変化は非常に小さい。信号２と信号３との間の変化（各ラインで“４”が“５”に変化する）と、信号３と信号４との間の変化（“２”は“３”に変化する）と、信号４と信号５との間の変化（“７”は“８”に変化する）とに対しても同じことが言える。上記の５通りの想定された信号の間の変化は、略一定に漸増する複合ビデオ信号のルミナンス成分と、一定のクロミナンス成分とを表わす。
【００３２】
図６は、図５の複合ビデオの５本のラインに対する櫛形フィルタ２０の出力から再現されたクロミナンス（Ｃ）及び垂直ディテール（ＶＤ）成分を示す図である。上記の値は、図６の先頭部に示された“Ｄ”（差）の式から計算された安定状態の値である。特に、現在のＣ＋ＶＤサンプルの値は、
｛現在のサンプルの値｝−｛直前の垂直方向のサンプル、即ち、対応する前のラインのサンプルの値｝
と一致する。例えば、信号１に対し図６のライン２の第１のサンプルの差は、
｛信号１のライン２の現在のサンプルの値（＋４）｝−｛図５から得られた対応する信号１のライン２の前のサンプルの値（−７）｝
と一致する。図６の全てのＣ＋ＶＤの差の値は、同様に図５から得られる。
【００３３】
図１を参照して説明したように、次の処理段階は、望まれていない垂直ディテールを櫛形フィルタ２０の出力から除去することである。これは、図７の先頭部に示され、図６の櫛形値から櫛形複合信号のフィルタ処理された値を導出する“Ｐn ”に対する伝達関数を有する帯域通過フィルタ３０により行われる。現在のフィルタ処理されたクロミナンスの“画素”に対する値“Ｐn ”は、
｛対応する図６の図表内の画素の現在の値（Ｐ0 ）｝−｛時間的に２画素分先行するの画素の２倍の値｝＋｛４画素分先行する画素の値の２倍｝−｛６画素分先行する画素の値の２倍｝＋｛時間的に８画素分先行する画素の値｝
に一致する。
【００３４】
例えば、帯域通過フィルタ処理された信号１、ライン３、画素１のクロミナンス信号は、以下のように定められる。現在の値は＋３、２画素先行した値は−３、（現在の画素の値の）４画素先行した値は＋３、６画素及び８画素先行した値は、夫々、−３及び＋３である。従って、Ｐn の値は、
Ｐn = (+3)-2(-3)+2(+3)-2(-3)+3 = 3+6+6+6+3 = +24 （１）
のようになる。図７の残りのクロミナンス画素の値も同様に計算される。
【００３５】
本発明の利点をもっと十分に評価するため、フィルタ３０により与えられた１２ビットのクロミナンス信号から４ビットを切り捨て、複合信号ＣＶから差を減算するだけでルミナンス成分の値が得られるならば、ルミナンス成分の値が何であるかを定めることが有効であると考えられる。上記の結果は、図８及び図９の図表に示されている。単純な切り捨ての場合に図９から得られた結果は、次に、クロミナンス信号の対称丸め処理の結果を与える図１１と比較される。
【００３６】
図８は、フィルタ３０の１２ビットのクロミナンス信号からの４ビットの（対称ではない）“単純な”切り捨ての影響を示している。図９は、図５の元の複合ビデオ値からの図８の切り捨てられたクロミナンス値の減算の最終的な結果を示している。これにより、“単純な”切り捨て処理がクロミナンス信号に適用された場合に、減算的な輪郭化はルミナンス信号を生じることが分かる。図２の従来の“単純な”切り捨て器２００を用いて切り捨てられたクロミナンス値は、図７の複合ビデオ値から最下位４ビットを落とすことにより定められる。その結果は図８に示される。
【００３７】
図９は、１２ビットのクロミナンス信号からの４ビットの単純な切り捨てが想定された状況に対するルミナンス信号レベルを示す。この配列の中で正確なルミナンス値を有する信号は、信号３だけである。図９は、図５の元のディジタル複合ビデオ信号値から図８の切り捨てられた各クロミナンスを減算することにより得られる。例えば、図５において、信号３のライン２の第１のルミナンス画素の値は、
｛図５の複合ビデオ値｝−｛図８のクロミナンス値｝
に一致する。図５から、複合ビデオ値ＣＶは“７”に一致する。図８から、切り捨てられたクロミナンス値は“−１”である。従って、信号３、ライン２、画素１に対し、ルミナンス信号値は“６”である。これは、以下に説明するようにルミナンス信号に対する“正確な”値である。
【００３８】
図９のルミナンス信号値の中で、正確なルミナンスの値と正確ではないルミナンスの値とを決めるため、図７のフィルタ処理されたクロミナンス値を検査することが有用である。同図において、信号３、ライン３、画素１に対し、フィルタ処理されたクロミナンス値は、“１６”、又は、２進数の“１００００”であることが分かる。２進数の“１００００”が切り捨てられたとき、無視された最下位４ビットは全て零であるため、除算の誤差は発生しない。かくして、図７において＋１６又は−１６と一致するか、或いは、その整数倍である全ての画素は、歪みのないクロミナンスの値を有するので、対応する図９の画素の位置には、ルミナンス成分の正確な値がある。例えば、図７の信号３のライン２及び３内の各画素は、１６、又は、１６の倍数（６４）であるので、信号３、ライン２及び３の全画素は正しい。残りの全ての信号は、ルミナンス誤差と共に切り捨てに起因したクロミナンス誤差を含むので、成分が最終的に表示されたとき、望まれていない輪郭化の影響が生じる可能性がある。更に、信号１及び信号５は、厳密に同一のクロミナンスを含むが、ルミンナンスは、１カウント又は１信号レベルの差がある。上記２個の信号レベル（６及び７）の間には、１個、即ち、信号４からの中間ルミナンス値だけが生成される。この出力は、平均化されたルミナンスレベル６．５であると見なされる。
【００３９】
図１０及び図１１は、本発明のクロミナンスとルミナンスの分離性能を示している。図１０及び図１１において、分離性能は、勿論、フィルタ３０からの１２ビットのクロミナンス信号が、単純に切り捨てられるのではなく、複合ビデオ成分から減算される前に対称丸め処理を受ける点を除いて、図８及び図９による方法と基本的に同一の方法を用いて図５、図６及び図７から得られる。上記のクロミナンス信号の処置が再現されたルミナンス成分に与える影響を、図９の切り捨て処理の例と比較する。
【００４０】
最初に、図１１に示された平均ルミナンス出力は、常に、複合ビデオの平均と一致することに注意する必要がある。これは、ルミナンスレベルが（ある信号レベルから別の信号レベルに）変化しているときでも幾つかの信号領域に対し変わらないビデオ信号を生成する図９の単純な切り捨ての実施例よりも優れている。更に、図１の例において、入力固定状態の信号値の各変化は、異なる平均ルミナンス出力レベルを生成する。４分の３の時間には、残留副搬送波Ｆｃ成分がルミンナンスに残されるが、一般的に、本発明の実施例の輪郭の見え方は、信号１乃至信号５により表わされた５通りの各領域に対するルミナンスの精度が高いため、直線的な切り捨てを採用する例よりも少ない。
【００４１】
図１２には、符号／大きさ算術処理を用いて実現された対称丸め処理と共にルミナンス／クロミナンス分離を与える本発明の応用が示されている。図１２において、複合ビデオソース１２００は、符号／大きさ形式の８ビット複合ビデオ信号Ｓ１をクロミナンスフィルタ１２０２に供給する。クロミナンスフィルタ１２０２は、例えば、１２ビットのフィルタ処理されたクロミナンス信号Ｓ２を生成するクロミナンス成分を分離する。上記信号の大きさビットＳ３は、対称丸め処理ユニット１２０４により８ビットの大きさビットＳ８に短縮され、リミッタ１２１８により７ビットの大きさビットＳ９に短縮される。１２ビットのクロミナンス信号Ｓ２の符号ビットＳ４と、７ビットの大きさビットＳ９は、分離されたルミナンス出力信号Ｓ１２を得るため、減算器１２０８において複合ビデオ信号Ｓ１１（遅延１２１０による処理後）から減算される。上記例の丸め処理ユニット１２０４は、大きさビットに関してのみ作用し、１２ビットのクロミナンス信号Ｓ７を形成するため２進数バイアス源１２１４からの２値バイアス信号Ｓ６を１１ビットのクロミナンス大きさ信号Ｓ３に加算する加算器１２１２により構成される。信号Ｓ７の最下位４ビットＬＳＢは、切り捨て器１２１６により切り捨てられ、符号ビットＳ４と共に減算器１２０８に供給するためリミッタ１２１８により制限される。大きさビットの中の最下位４ビットは対称的に短縮されるので、この短縮は、得られた信号中に直流成分を生じさせることがなく、分離されたルミナンス信号の輪郭化の影響が阻止される。
【００４２】
図１５には、オーディオ処理システムに対称ビット短縮又は丸め処理を提供する本発明の応用が示されている。上記システムは、アナログオーディオ信号Ｓ１をアナログ／ディジタル変換器１５０４に供給するオーディオ源１５０２からなり、アナログ／ディジタル変換器１５０４は、オーディオ処理ユニット１５０６への１６ビットのディジタル出力信号Ｓ２を生成する。オーディオ処理ユニット１５０６の処理は、例えば、ノイズ減少等のフィルタ処理により構成され、ビット数を２０まで増加させる場合を想定する。ビット数を元の信号Ｓ２の１６ビットまで短縮するため、２０ビットの信号が丸め処理ユニット１００Ｃに供給される。丸め処理ユニット１００Ｃは、信号が１２ビットではなく２０ビットである点を除いて図１のユニット１００Ａと類似している。上記丸め処理ユニットは、上記の如く、１７ビットの信号Ｓ４を生成するよう動作し、１７ビットの信号Ｓ４の中の４ビットは、最下位４ビットを対称的に削除することにより短縮され、加算器１０１からの最上位ビット位置のオーバーフローを考慮するため１ビットが追加されている。結果として得られた１７ビットの信号Ｓ４は、リミッタ１５０８により１６ビットに制限され、制限された信号Ｓ５は、ディジタル／アナログ変換器１５１０により元のアナログ信号Ｓ６に変換される。
【００４３】
特許請求の範囲の請求項に記載されているように、本発明の原理の範囲内で上記実施例に他の変更が行われる。例えば、本発明のルミナンス／クロミナンス分離の応用に関して、フィルタ処理は、５個以上又は３個以下のクロミナンスビットの切り捨てを必要とする別のタイプのフィルタ処理でも構わない。同様のことは、オーディオ処理に関しても言える。更に、一例として１ライン（１−Ｈ）櫛形フィルタが使用されているが、クロミナンスフィルタは、２ライン（２−Ｈ）櫛形又はフレーム櫛形のようなより複雑な櫛形でもよい。櫛形フィルタの垂直ディテール出力の排除は、３段の帯域通過有限インパルス応答クロミナンス信号フィルタにより設けられているが、複雑さの異なるレベルからなるより多数又は少数の段を有する他の適当なフィルタを使用してもよい。更に、他のクロミナンスフィルタは、高域通過タイプ、又は、高域通過タイプと帯域通過タイプの組合せでもよい。
【図面の簡単な説明】
【図１】ディジタル複合ビデオ信号をルミナンス成分及びクロミナンス成分に分離する応用例における本発明の対称丸め処理装置のブロック図である。
【図２】切り捨てられた信号に望まれていない直流オフセットを生成する従来の単純な切り捨てによるビット短縮の方法を説明するブロック図である。
【図３】本発明の特徴に従って、対称ゾーンの幅を変更する図１の対称丸め処理装置の変形例のブロック図である。
【図４】（Ａ）乃至（Ｄ）は、図１の複合ビデオ分離装置の動作を示すフィルタの図である。
【図５】図１の装置に対する５通りの想定された入力複合ビデオ信号の条件を示す空間的な画素の図である。
【図６】図５の５通りの想定された入力信号条件に対し、図５から導出された垂直ディテール成分及びクロミナンス成分を含む櫛形フィルタ出力信号値を表わす図である。
【図７】 図１の装置に対し、図６から導出された垂直ディテール成分から分離されビット短縮の前のクロミナンス成分信号値を示す図である。
【図８】図２に示されるように直線的な切り捨てによるビット短縮の後に生成された分離したクロミナンス信号値を表わす図７から導かれた画素の図である。
【図９】図２に示されるような直線的なビット短縮を用いるビット短縮の仮定の下に、図４の５通りの想定された信号条件に対するルミナンス信号値を示す図８から得られた画素の図である。
【図１０】図１における本発明の実施例のビット短縮の後に生成された分離したクロミナンス信号値を示す図７から得られた画素の図である。
【図１１】図４の５通りの想定された信号条件に対し、図１の実施例のような対称ビット短縮を用いて得られたルミナンス信号値を表わす図１０から導出されたルミナンス信号の図である。
【図１２】本発明の更なる面に従って符号−大きさ処理と共に対称ビット短縮を用いてディジタル複合ビデオ信号をルミナンス成分及びクロミナンス成分に分離する更なる実施例のブロック図である。
【図１３】対称点（ＰＯＳ）の周辺に５個の零点が配置された２ビット丸め処理の場合に、図１の実施例における“広い”対称性のある丸め処理を示す伝達関数の図表である。
【図１４】対称点（ＰＯＳ）の周辺に３個の零点が配置された２ビット丸め処理の場合に、図１の実施例における“狭い”対称性のある丸め処理を示す伝達関数の図表である。
【図１５】オーディオ信号処理の応用において、制限処理と共に広い対称丸め処理を表わすブロック図である。
【符号の説明】
１０ 複合ビデオ信号分離器
１２，３２，３４，３６，５２，５４ 入力
１４，１５０４ アナログ／ディジタル変換器
１８ 遅延
２０，３０ 線形ディジタルフィルタ
２２，４８，８４ 減数入力
２４，４６，８０，１２０８ 減算器
２６，８２ 被減数入力
３０ 帯域通過形有限インパルス応答フィルタ
３８，４０，５６，８６ 遅延素子
４２ 出力
４４，５０，１２１２ 加算器
４９ 乗算器
５８ クロミナンス出力信号
６０ ２ビット切り捨て器
６２，９２，１５１０ ディジタル／アナログ変換器
６４，９４ 出力端子
９０，１０４，１２１８，１５０８ リミッタ
１００Ａ，１００Ｂ，１００Ｃ，１２０４ 対称丸め処理ユニット
１０１ 全加算器
１０２，１２１４ ２進数バイアス源
１０３，２００，１２１６ 切り捨てユニット
３００ インバータ
１２００ 複合ビデオソース
１２０２ クロミナンスフィルタ
１５０２ オーディオ源
１５０６ オーディオ処理ユニット
Claims (1)
- Ｍビットの入力信号の中の所定のＮビットの最下位ビットを対称的に短縮する装置であって、
和信号を生成するため、上記Ｍビットの入力信号、上記Ｍビットの入力信号の最上位ビット及び整数Ｋを加算する全加算器と、
Ｎ個の少ない数の最下位ビットを有する対称的に丸められた出力信号を与えるため、上記和信号をＮビットだけ切り捨てる手段と、
上記最上位ビットを上記全加算器に補数形式で供給する手段とにより構成される装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US581115 | 1984-02-17 | ||
| US08/581,115 US5696710A (en) | 1995-12-29 | 1995-12-29 | Apparatus for symmetrically reducing N least significant bits of an M-bit digital signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09288563A JPH09288563A (ja) | 1997-11-04 |
| JP3762011B2 true JP3762011B2 (ja) | 2006-03-29 |
Family
ID=24323948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34890596A Expired - Fee Related JP3762011B2 (ja) | 1995-12-29 | 1996-12-26 | Ｍビットディジタル信号の最下位ｎビットを対称的に短縮する装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5696710A (ja) |
| EP (1) | EP0782319B1 (ja) |
| JP (1) | JP3762011B2 (ja) |
| KR (1) | KR100462447B1 (ja) |
| CN (1) | CN1095113C (ja) |
| DE (1) | DE69624329T2 (ja) |
| MX (1) | MX9700196A (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10133856A (ja) * | 1996-10-31 | 1998-05-22 | Nec Corp | 丸め機能付き乗算方法及び乗算器 |
| JPH10233652A (ja) * | 1997-02-20 | 1998-09-02 | Mitsubishi Electric Corp | 巡回形ディジタルフィルタ |
| US6795085B1 (en) * | 1997-03-14 | 2004-09-21 | Texas Instruments Incorporated | Contouring reduction in SLM-based display |
| TW341018B (en) * | 1997-09-23 | 1998-09-21 | Winbond Electronics Corp | The compress and de-compress apparatus for video signal and its method |
| US6148317A (en) * | 1998-08-14 | 2000-11-14 | Qualcomm Incorporated | Method and apparatus for compressing signals in a fixed point format without introducing a bias |
| US6161119A (en) * | 1998-11-05 | 2000-12-12 | Microsoft Corporation | Hardware multiplication of scaled integers |
| JP2002535895A (ja) * | 1999-01-15 | 2002-10-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 画像シーケンスの符号化及びノイズフィルタリング |
| SG90099A1 (en) * | 1999-02-25 | 2002-07-23 | Texas Instruments Inc | A system and method for optimizing signal processing via a unique truncating and rounding operation |
| US6177962B1 (en) | 1999-06-30 | 2001-01-23 | Thomson Licensing S.A. | Apparatus and method for preventing oversaturation of chrominance signals |
| US6243728B1 (en) * | 1999-07-12 | 2001-06-05 | Sony Corporation Of Japan | Partitioned shift right logic circuit having rounding support |
| JP3763397B2 (ja) * | 2000-03-24 | 2006-04-05 | シャープ株式会社 | 画像処理装置、画像表示装置、パーソナルコンピュータ、画像処理方法 |
| US6883013B1 (en) * | 2000-06-30 | 2005-04-19 | Zoran Corporation | Control of low frequency noise floor in upsampling |
| US7085794B2 (en) * | 2002-04-12 | 2006-08-01 | Agere Systems Inc. | Low power vector summation method and apparatus |
| US7243145B1 (en) * | 2002-09-30 | 2007-07-10 | Electronic Data Systems Corporation | Generation of computer resource utilization data per computer application |
| US7986932B1 (en) * | 2002-11-19 | 2011-07-26 | National Semiconductor Corporation | Fixed point FIR filter with adaptive truncation and clipping and wireless mobile station using same |
| US20060274819A1 (en) * | 2003-01-30 | 2006-12-07 | Magnus Bengtsson | Truncation and level adjustment of rake output symbols |
| US20040254973A1 (en) * | 2003-06-13 | 2004-12-16 | Tang Ping T. | Rounding mode insensitive method and apparatus for integer rounding |
| CN100542289C (zh) * | 2004-07-13 | 2009-09-16 | 杜比实验室特许公司 | 视频压缩的无偏舍入 |
| US20080028014A1 (en) * | 2006-07-26 | 2008-01-31 | Hilt Jason W | N-BIT 2's COMPLEMENT SYMMETRIC ROUNDING METHOD AND LOGIC FOR IMPLEMENTING THE SAME |
| US7816973B2 (en) * | 2007-11-20 | 2010-10-19 | Micron Technology, Inc. | Devices and methods for reducing effects of device mismatch in temperature sensor circuits |
| JP4629750B2 (ja) | 2008-03-31 | 2011-02-09 | 日立オートモティブシステムズ株式会社 | 組み込み制御装置 |
| GB2459271A (en) * | 2008-04-15 | 2009-10-21 | Sony Corp | Bit reduction in a transmitter, before and after filtering |
| CN101950534B (zh) * | 2010-09-20 | 2015-09-16 | 深圳市中庆微科技开发有限公司 | 一种动态自适应提高显示频率的方法 |
| US8849885B2 (en) * | 2012-06-07 | 2014-09-30 | Via Technologies, Inc. | Saturation detector |
| EP3147774A1 (fr) * | 2015-09-25 | 2017-03-29 | Gemalto Sa | Generateur d'horloge aleatoire |
| EP3471271A1 (en) * | 2017-10-16 | 2019-04-17 | Acoustical Beauty | Improved convolutions of digital signals using a bit requirement optimization of a target digital signal |
| US10684824B2 (en) | 2018-06-06 | 2020-06-16 | Nvidia Corporation | Stochastic rounding of numerical values |
| KR20210108788A (ko) * | 2020-02-26 | 2021-09-03 | 삼성전자주식회사 | 무선 통신에서 전력 소비 제어를 위한 장치 및 방법 |
| CN111800134B (zh) * | 2020-06-30 | 2024-11-26 | 青岛歌尔智能传感器有限公司 | 信号处理方法、装置、电子设备及计算机可读存储介质 |
| GB2627253B (en) * | 2023-02-17 | 2025-06-11 | Imagination Tech Ltd | Hardware efficient rounding |
| KR102727191B1 (ko) * | 2023-08-09 | 2024-11-06 | 송순엽 | 3d 모델링 데이터 경량화방법 및 그 기록매체 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4589084A (en) * | 1983-05-16 | 1986-05-13 | Rca Corporation | Apparatus for symmetrically truncating two's complement binary signals as for use with interleaved quadrature signals |
| SE440300B (sv) * | 1983-11-24 | 1985-07-22 | Ellemtel Utvecklings Ab | Forfarande for att i en samplad signal kompensera for trunkeringsfel samt anordning for utforande av forfarandet |
| DE3584864D1 (de) * | 1984-09-04 | 1992-01-23 | Nec Corp | Digitaler schwingkreis. |
| US4727506A (en) * | 1985-03-25 | 1988-02-23 | Rca Corporation | Digital scaling circuitry with truncation offset compensation |
| US4831576A (en) * | 1986-05-06 | 1989-05-16 | Yamaha Corporation | Multiplier circuit |
| JPH02227770A (ja) * | 1989-02-28 | 1990-09-10 | Nec Corp | 直交変換器 |
| US4965668A (en) * | 1989-11-09 | 1990-10-23 | The Grass Valley Group, Inc. | Adaptive rounder for video signals |
| JPH0484318A (ja) * | 1990-07-27 | 1992-03-17 | Nec Corp | 丸め演算回路 |
| JP3199371B2 (ja) * | 1990-07-30 | 2001-08-20 | 松下電器産業株式会社 | 丸め装置 |
| JPH05265709A (ja) * | 1992-03-23 | 1993-10-15 | Nec Corp | 丸め演算回路 |
| JP3103914B2 (ja) * | 1992-08-21 | 2000-10-30 | ソニー株式会社 | データの丸め処理回路およびデータの復元回路 |
-
1995
- 1995-12-29 US US08/581,115 patent/US5696710A/en not_active Expired - Lifetime
-
1996
- 1996-12-18 DE DE69624329T patent/DE69624329T2/de not_active Expired - Lifetime
- 1996-12-18 EP EP96120341A patent/EP0782319B1/en not_active Expired - Lifetime
- 1996-12-26 JP JP34890596A patent/JP3762011B2/ja not_active Expired - Fee Related
- 1996-12-27 KR KR1019960072709A patent/KR100462447B1/ko not_active Expired - Fee Related
- 1996-12-28 CN CN96116750A patent/CN1095113C/zh not_active Expired - Fee Related
-
1997
- 1997-01-07 MX MX9700196A patent/MX9700196A/es unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CN1095113C (zh) | 2002-11-27 |
| EP0782319B1 (en) | 2002-10-16 |
| CN1156279A (zh) | 1997-08-06 |
| DE69624329D1 (de) | 2002-11-21 |
| JPH09288563A (ja) | 1997-11-04 |
| EP0782319A2 (en) | 1997-07-02 |
| US5696710A (en) | 1997-12-09 |
| EP0782319A3 (en) | 1998-01-07 |
| KR970049442A (ko) | 1997-07-29 |
| DE69624329T2 (de) | 2003-02-20 |
| MX9700196A (es) | 1997-12-31 |
| KR100462447B1 (ko) | 2005-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3762011B2 (ja) | Ｍビットディジタル信号の最下位ｎビットを対称的に短縮する装置 | |
| JP3393649B2 (ja) | 複合ビデオ入力信号のノイズを低減し且つ複合ビデオ入力信号の成分を分離する方法 | |
| JPS61224573A (ja) | スケーリング回路 | |
| JPH0342527B2 (ja) | ||
| JPS605691A (ja) | デジタルデイザを有するデジタル信号処理装置 | |
| JPS5838023A (ja) | 第１および第２の２進数の２進減算を行うデジタルフイルタを含む装置 | |
| CN109889692B (zh) | 一种电视信号重采样处理方法及装置 | |
| JP3805043B2 (ja) | ディジタル複合ビデオ信号を成分に分離する装置 | |
| JPH0646817B2 (ja) | ビデオ信号処理装置 | |
| JPH07105962B2 (ja) | 信号処理装置 | |
| JPH07118813B2 (ja) | カラー映像信号エンコード方法 | |
| JPH0795817B2 (ja) | 誤差補正付きデジタルテレビジョン信号処理装置 | |
| JP2001086528A (ja) | 信号処理方法及び信号処理装置 | |
| JP2811647B2 (ja) | デジタル色差信号の変調方式 | |
| JPH0620253B2 (ja) | カラーテレビジヨン受像機の輝度チヤンネル用デジタルフイルタ集積回路 | |
| JPH10200916A (ja) | デシメーションフィルタ | |
| JPS6374281A (ja) | デジタル画像デ−タのデジタル・アナログ変換装置 | |
| JPS60197088A (ja) | カラ−ビデオ信号の処理回路 | |
| JP3257145B2 (ja) | 撮像装置 | |
| JP3240743B2 (ja) | 撮像装置 | |
| JPS6326119A (ja) | サンプリング周波数変換回路 | |
| JPS6019387A (ja) | くし形フイルタ装置 | |
| JPH06178315A (ja) | Ｐａｌ方式における動き検出およびｙ／ｃ分離の方法およびその装置 | |
| JPH05257645A (ja) | 加算、減算回路 | |
| JPS61166230A (ja) | ビデオ信号処理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050713 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051025 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060112 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100120 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110120 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120120 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130120 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130120 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |