JPS5838023A - 第１および第２の２進数の２進減算を行うデジタルフイルタを含む装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発、明の関連する技術分野〕 この発明はデジタルフィルタ回路、特にオーバーフロー
誤差やアンダーフロー誤差なしにデジタル化テレビジョ
ン信号を処理するのに有利なデジタルフィルタ回路に関
する。

〔従来技術〕

テレビ受像機におけるビデオ信号のデジタル処理では、
検波されたアナログビデオ信号がアナログ・デジタル（
ＡＤ）変換器によシデジタルビデオ信号に変換される。

ＡＤ変換器は一般にアナログ信号のダイナミックレンジ
に実質的に等しいダイナミックレンジに亘って量子化さ
れた出力信号を生ず今。例えば、アナログ信号のダイナ
ミックレンジが１ボルトのとき、８ピツ）　Ａ　Ｄ変換
器は信号を約４ミリボルトと分解能で可能な２５６レベ
ルに量子化する。従って１ピツトの増加は４ミリボルト
に等しい。変換過程で入力信゛号のダイナミックレンジ
を維持することによシ、デジタル信号処理中画像解像度
が最大に保たれる。

ビデオ信号を一旦デジタル形式に変換すると、これｔ櫛
型濾波によシ輝度成分Ｙとクロミナンス成分工およびＱ
に分離してさらに処理することができる。このとき垂直
細部情報を櫛型濾波された輝度信号と再結合して輝度情
報信号を完全に回復することができる。その上櫛型濾波
された輝度信号に余分の細部情報を付は戻して「ピーキ
ン−グ」輝度信号を生成することもできる。この余分の
細部情報は視聴者がその量を制御して公称量の細部情報
を持つ画像よシ「明快な」画像を得ることができるが１
回復された輝度信号に余分の細部情報成分を加えると受
像機のデジタル処理回路の過負荷を起すことがある。デ
ジタルフィルタのパルス応答すなわちステップ応答は、
故意のピーキングがなくても、もとの量子化範囲の外側
のデジタル数で表されるオーバーシュートを持つことが
ある。

例えばビデオ信号が第２５０番目の量子化レベルにある
とすると、７量子化レベルの大きさまたはそれ以上のピ
ーキング信号が信号に加えられれば、その信号を含む８
ビツトレジスタがオーバーフローしてその信号範囲の他
端のレベルまで「周回」する。例えば７レベル信号によ
シ増大した第２５０番目のレベルの信号によシ、レジス
タがその信号範囲の第ルベルの信号を含むようになる。

すなわち、２進値１１１１１００１（１０進値２４９）
の信号は２進値’１１１（’１０進値７）の信号に加え
るとレジスタの値を２５６レベル範囲の第ルベルの２進
値ｏｏｏｏｏｏｏｏｏ　（１０進値Ｏ）にする。オーバ
ーフローは再生画像内でそれ自身を黒白または白黒の鋭
い遷移として表示し、テレビジョン表示面の目障シなス
ポットとして見ることができる。同様にアンダーフロー
誤差はレジスタが最低レベルから最高レベルまで飛んだ
ときに起る。

オーバーフローはまた遅延ビデオ信号に重み付けして組
合せて所要の応答特性を作るデジタルフィルタでも起る
ことがある。（ここで信号の組合せに用いる梯子構体内
の）中間信号組合せが上記と同形式のオーバーフローと
アンダーフローを起すこと可能である。フィルタ内のレ
ジスタはその信号のダイナミックレンジの他端まで一時
周回することができる。

このレジスタのオーバーフローまたはアンダー７０−は
レジスタを今１ビットだけ延長して、上述のオーバーフ
ローによフ２進値０１１１１１００ｍ（１０進値２４９
）が２進値１００００００００　（２進値２５６）に進
むようにすることによ）防ぐことができるが、これは一
般に後続のレジスタの延長も要するため、装置の価格と
複雑さを増すことになる。

オーバーフローとアンダー７０−を防り他の技法Ｉ／ｉ
ＡＤ変換器の全範囲よシ小さいダイナミックレンジに亘
って信号を量子化するものである。例えばＡＤ変換器の
上端３０レベルと下端３０レベルを普請使用せず、この
レベルへの後述のオーバーフローやアンダーフローを許
容することができる。

しかしこの技法は信号処理の最初にその信号のグイナミ
多りレンジを制限するため好ましくない。

最後にオーバーフローやアンダーフローの状態の発生を
検知するには過負荷検知器を用いることができる。この
検知器は普通オーバーフローやアンダーフローに応動し
てデジタル信号を公称レベルに固定するが、この固定さ
れた信号は一般にグレーの色合に対応し、白または黒の
画像中にスポットとして見える。

〔発明の開示〕

この発明の原理による装置はデジタルフィルタによシ第
１および第２の２進数の２進減算を行うもので、その第
１の２進数を桁すらし２の補数化する第１の手段と、上
記第２の２進数を桁すらし２の補数化すると共に２の補
数化する第２の手段と、上記桁すらし２の補数化された
第１の２進数と上記桁すらし２の補数化されると共に２
の補数化された第２の２進数を加算する手段とを含んで
いる。

他の実施例としてデジタルフィルタがあるが、このフィ
ルタはそのダイナミックレンジの中央に信号を集中する
ことによジオ−バーフローやアンダーフローを防止する
。これはデータワードを処理中のワードの最高位ビット
を反転することによシ桁すらし２の補数形式に変換する
ことによって達せられる。このデータワードはその最高
位ビットを再反転して直線的２進形式に再変換すること
ができる。桁すらし２の補数型のデータワードは（その
重み付けのため）データレジスタの最下位ビット位置を
通ってデータビットをシフトし、空いている最高位ピッ
ト位置に最高位ビットを再現することによシ値を減する
ことができる。フィルタ内の２つの桁すらし２の補数デ
ータワードが加算的に結合されると１桁送シビットはア
ンダーフローやオーバーフローを生ずることなく無視す
ることができる。

この発明の他の実施例では、デジタルフィルタ内のデー
タワードが副回路によυ２進型または桁すらし２の補数
型で加算されるように加算的に結合され、桁すらし２の
補数型で減算されるように減算的に結合される。

この発明のさらに他の特徴として、正に重み付けされた
ワードが２進加算器の第１の梯子回路で正の向きに組合
され、負に重み付けされたワードが２進加算器の第２の
梯子回路で正の向きに組合される。この２つの梯子回路
の出力はさらに桁すらし２の補数型に変換され、今毛つ
の加算器で第２の梯子回路の変換出力を２の補数化する
ことによ）減算的に組合される。このフィルタ回路Ｆｉ
２つの梯子回路の出力に１つしか減算段階を要しない利
点を有する。

〔発明の実施例〕

第１図はデジタルフィルタをブロック図で略伝遅延段１
２．１４．１６．１８を通過する。段１２の出力は係数
乗算器２２０入力にも印加され、ここで係数Ｃ１を乗ぜ
られる。遅延段１８の出力は第２の係数乗算器２４の入
力に印加され、ここで係数０２を乗ぜられる。係数乗算
器２２．２４の出力は組合せ回路２ｏの両入力に一印加
され、ここで減算的に結合される。

この発明の詳細な説明するため、３角波形信号８がフィ
ルタの入力端子１０に印加されて量子化処理されると仮
定する。段１２の出力にはこの信号の遅延したもの人が
現れてこの例では％の値を持つ重み係数Ｃ工を乗ぜられ
る。また段１８の出力にはさらに遅延した信号Ｂか現れ
、この例で／ｄｋの値を持つ重み係数０２を１乗ぜられ
る。組合せ回路２０の出力信号は段１２．１８の出力の
遅延信号Ａ、Ｂに対して（Ａ／２−Ｂ／４）の形になっ
ている。

第２図は量子化された波形Ａ、Ｂを示す。

形８に応じて得られる。従って波形Ａはその最大値の２
進数１１１１から最小値ｏｏｏｏまで低下し、同時に波
形Ｂは２進値ｏ　ｏｏｏから１１１１まで上昇する。こ
の例では４ビツトワード系の全ダイナミックレンジに亘
多量子化さ九、１６クロンクサイクルの全範囲に亘って
逓増または逓減されている。

こ、の量子化方式は最小値２進００００から最大値２進
１１１１までを範囲とする４ビツト直線型２進ワード方
式であることが判る。

第３図は第２図の波形Ａ、Ｈに対する第１図のフィルタ
の動作を表わす波形を例示する。波形Ａはそのレベルの
値を表わす２進ワードを１ビツト位置右ヘシフトして最
高位ビットをＯで置換することによシ％を乗ぜられる。

この値を４ピツト系内に拘束するため、４ピントワード
範囲の右にシフトされた端数２進値を持つビットは捨て
られる。

この手順によって２進値０１１１　（１１１１を右に１
ビツトシフトしたもの）のレベルから始まって第１５ク
ロツクサイクルで２進値００００まで低下する第３図の
波形Ａ／２が得られる。シフトではみ出たビットを捨て
ることによ）生ずる丸め誤差のだめ、このＡ／２信号／
ｄ２クロックサイクルごとに１逓増レベル低下している
。すなわち、２進値１１１１．１１１０を右に１ビント
シクトするとどちらのワードでも２進値０１１１が得ら
れる。

波形Ｂのワードはそれぞれ同様に右に２位置シフトする
ことによシヌを乗ぜられる。この場合得られた波形Ｂ／
４は丸め誤差によシ４クロックサイクルごとにしかレベ
ルを変えない。すなわち、２進ワードｏｏｏｏ、０００
１．００１０．００１１は２位置右にシフトされるとそ
れぞれ２進値００００になる。

次に波形Ａ／２とＢ　／　４が減算的に組合されて所要
の結果（Ａ／２−Ｂ／４）を生ずる。このＡ／２からＢ
／４の減算けＢ／　４データワードを２の補数化した後
その２の補数化されたワードを対応するＡ／２ワードに
加えることによシ行われる。２進数を（直線的２進また
は桁すらし２の補数において）２の補数化することは、
もとの２進数の値の負の値を持つ２進数を発生する方法
である。２進法では１０進法のように第１の数を第２の
数から減することけ第１の数の負の値を第２の数ニ勉え
る演算と同じで、どちらの方法も同じ結果を生む。２の
補数化は（データワードの１の補数として公知のように
）データワードの全ピットを反転した後その反転したデ
ータワードを１だけ逓増することによシ達、せられる。

例えば、最初の４クロツクサイクルにおけるＢ／４の値
Ｉ／′１２進のｏｏｏｏであるが、この値を２の補数化
するにはまずこのワードを反転して２進値・１１１１を
得、次にこの反転ワードを１だ語逓増して２液値１００
００を得る。この２の補数化されたワードは５ビツトワ
ードで、その最高位ピットである第５ビツトの１がオー
バーフローしていることが判る。この値を次に最初の４
クロツクサイクルのＡｌ１の値０１１１．０１１０　Ｋ
加えてクロックサイクル期間１〜２と３〜４における（
Ａｌ１−Ｂ／４）の２進値１０１１１と１０１１０をそ
れぞれ得る。

Ａｌ１、Ｂ／４および出力（Ａｌ１−Ｂ／４）の値を表
１に示すと共に第３図に示す。（Ａｌ１−Ｂ／４　）の
出力値は波形３２（細い実線）で示すが、クロックサイ
クル期間１１．１２の２進値ｂｏｏｏ　’ｒ４で低下し
ていることが判る。これらの値は表１の５ビツト出力ワ
ードの所要の４ビツト範囲からのオーバーフローピット
である最高位ピットを無視することによシ得られる。ク
ロックサイクル期間１３の始めに一出力波形３２けその
４ビツト範囲の殆んど全部を飛び越えてｏｏｏｏから１
１１０まで遷移することが判る。以後この波形はクロン
クサイクル１６の最終値１１０１まで以前のように続く
。

表　　　１ クロックサイクル期間１３の始めに信号３２が示す不連
続性はこの′方式のダイナミックレンジを４ビツトに制
限してクロックサイクル１〜１２の間のオ、（−フロー
ピットを無視したためである。ダイナミックレンジを第
３図の上方の破線３０で示すように５ビツトに拡大する
と、出力値は太い実線の波形３４で示すよう、にプロッ
トすることができ、この場合はオーバーフローピットが
考慮されている。

この拡張範囲方式では（シ２−Ｂ／４）９ｄ；２進値１
０１１１から０１１０１まで円滑に変化する波形である
ことが判る。これが所要の出力波形であるが、これはこ
の方式のダイナミックレンジを５ピントに拡大して２倍
にする以外得られない。第３図の波形３２が４ビツト範
囲の一端が白に向う信号を表わし、・第・３図の波形３
２の不都合な不連続性は第１図のフィルタに桁すらし２
の補数方式として公知の量子化方式を用いることにより
４ビツト系のダイナミックレンジを拡大せずに防ぐこと
ができる。第２図の縦軸に沿って示される直線型２進方
式を各２進ワードの最高位ビットを反転して第４図の縦
軸に沿って示される量子化方式に達することによって桁
すらし２の補数方式に変換する。この変換したものはも
との２進系の中央にＯ値があシ、この上下の正負の値が
対称分布する量子化方式である。桁すらし２の補数のデ
ータワードの値ＤｏＴｃは次式で表される。

ここでＮけそのワード内のビット数、Ｔｒけ第１番目の
ビットでＯまたは１である。

第４図の波形Ａ、Ｂをこの桁すらし２の補数方式で量子
化して第１図のフィルタに印加すると、第５図の波形が
得られる。波形Ａ／ｌｔ第４図の波形Ａのデータワード
を１ビツト位置右にシフトして（前述のように）空いた
最高位ビット位置に最高位ビットを再生することによシ
得られ、波形Ｂ　／　４は波形Ｂのデータワードを同様
に２ビット位ロックサイクル５のＢ波形ワード１１００
を２ビツト位置右にシフトすると最高位２ビット位置が
空くから゛、これをもとのデータワード１１００の最高
位２ビツト１１で埋めるとＢ　／　４データワードとし
て１１１１が得られる。この手順は最高位ビットが０で
もｌでも同様である。

第５図の波形は第３図の波形の場合のように２クロツク
サイクルごとにレベルを変え、Ｂ／４の波形は丸め誤差
のため４クロツクサイクルごとにレベルを変える。

出力波形（Ａ／２−Ｂ／４）は第５図でも第３図と同様
の手順で得られる。すなわちＢ　／　４のデータワード
を２の補数化してＡ／２のデータワードに加える。Ａ／
２．Ｂ／４．２の補数化され九Ｂ／　４　（Ｂ　／　４
１ＴＣ）および（Ａ／２−Ｂ／４）の出力値を表２に示
す、関数（Ａ／２−Ｂ／４　）の出力値は最初の２クロ
ツクサイクル期間の２進値０１０１から最後の２クロツ
クサイクル期間の１ｏｌｌまで円滑に低下していること
が判る。＠５図の波形（Ａ／２−Ｂ／４　）は第３図の
波形３４と同形であるが、４ビット桁ずらし２の補数方
式のダイナミックレンジから脱することがない。

表２と第５図はまた桁すらし２の補数フィルタの他の特
性すなわち量子化方式の１ビツト拡大を要すると思われ
るフィルタのオーバーフロービットを安全に無視するこ
とができることを示している。例えば表２のクロックサ
イクル期間９〜１６に生ずる゛出力ワードはすべて５ビ
ツトワードであるが、その最高位ビット（オーバーフロ
ービット）は無視され、第５図には残シの４ビツトだけ
が所要の（Ａ／２−Ｂ／４）の波形の生成に有効なビッ
トとしてプロットさ九ている。

表　　　２ 第５図は桁すらし２の補数フィルタの顕著な性質を示す
。図示の３波形は対称型入力信号状態において量子化方
式のＯ値中央点の上下に対称に配置されていることが判
る。従って信号は平均してオーバーフローやアンダーフ
ローが起るまでに量子、化方式の中央点の上下のダイナ
ミックレンジの半分に亘って変化することができる。

この性質の原理を第６図および第７図にボす。

図には親羽を容易にするため滑らかなアナログ波形が示
されているが、第６図では波形が縦軸に沿う９つの利用
可能２進レベルに量子化されている。

図示のように２進入力信号ＡＢはこの２進量子化声式の
全ダイナミックレンジすなわち２進値１０００から００
０まで全域に亘って変化する。入力信号ＢＢは図示され
ていないが、入力信号ＡＢと同振幅でこれから１８０’
離相している。この２つの入力信号は係数％、％によシ
重み付けを行うと図示の波形ＡＢ　／２、ＢＢ　／　４
になる。この２つの信号を減算的に組合せると、（Ａ／
２−Ｂ／４　）の形の信号が得られる。この信号は図示
のように時点ｔ工、ｔ２間とｔ３．１４間で量子化系か
らアンダーフローする。この期間中にその信号はレジス
タを周回して４０．４２で示すように図の上部に現れる
。これは入力信号ＡＢ、ＢＢと中間波形のＡＢ／２、Ｂ
Ｂ　／　４がすべてこの量子化方式のダイナミックレン
ジの一端のＯＯＯを基準にしているためである。この基
準レベルＯｏｏから下降しようとする信号はこのように
周回してグイ矢ミックレンジの他端からその量子化方式
に侵入する。

この桁すらし２の補数方式で量子化された同様の波形を
第７図に示す。この入力信号ＡＯＴ、ＢｏＴ（図示せず
）もこの方式のダイナミックレンジ全域を占め、互すに
１８０°離相している。図示のように中間波形ＡｏＴ／
２、ＢＯＴ／４は中央値ＯＯＯに関して対称的に変化し
、これから導かれる波形（ＡＯＴ／　２−　ＢＯＴ　／
　４　）も中央値ｏｏｏの両側に変化するが、第６図の
場合と異シ、量子化方式のダイナミックレンジの限界か
らはみ出ることはない。従ってこの波形は不連続性を示
さず、時点ｔ１、ｔ２、ｔ３、ｔ４において中央値００
０を基準とすることが判る。

第８図は直線位相デジタル余弦フィルタのブロック図で
ある。このフィルタはすべて長さが２１段で中央タップ
に関して対称的に重み付けされたタップを持つ８個の並
列シフトレジスタ５０を含んでいる。このフィルタの周
波数応答、特性はその対称的１重み付き出力タップから
引出され余弦関数の和で、そのタップの信号は余弦級数
の各項を表わすように組合される。シフトレジスタの段
１１の中央タップム応答特性に対する振幅偏移を与える
周波数領域中の定数に対応するその級数の項を与える。

８ビット信号ｘ（ｎ）がシフトレジスタ５００Å力に印
加され、その各ピッ）ｂｏ−ｂ７がそれぞれ各並列シフ
トレジスタに印加される。８つの第１段１の各出力タッ
プ（Ｂ）は重み付は関数回路６１の入力に並列に結合さ
゛れでいる。（第８図では、幅広の矢印か複数の並列信
号路を表わす。）同様に各段５（Ｃ）、９（Ａ）％１１
　（Ｋ）、１３　（Ｂ）、１７　（Ｄ）　、　２１（Ｆ
’）もそれぞれ重み付は関数回路６２．６３．５２．６
４．６５．６６の各入力に結合されている。重み付は関
数回路６３．６４の出力の重み付き信号は出力を加算器
５６の入力に結合した加算器７０の入力に印加される。

重み付は関数回路′６２．６５の出力は出力を加算器５
８の入力に結合した加算器７２の入力に結合され、重み
付′け関数回路６１．６６の出力は出力を加算器５８の
第２の入力に結合した加算器７４の入力に結合されてい
る。加算器５８の出力は出力を加算器５４の入力に結合
した加算器５６の第２の入力に結合され、中央タップ重
み付は関数回路５２の出力は加算器５４の第２の人力に
結合されている。最後の加算器５４の出力に濾波出力信
号が生ずる。

動作時には逐次遅延されたデータワードがそれぞれ遅延
された各段で抽出され、重み付けされ、加算器の梯子型
回路網に印加されて組合される。

中央段１１に関して対称位置のタップの信号は同じ重み
付けられてこの梯子型回路の同じ第１の加算器に印加さ
れる。例えば、段位置９．１３の信号Ａ。

Ｂはどちらも係数５／１６の重み付けをされ、その重み
付は信号（５／１６）Ａ、　（５／１６）Ｂはどちらも
加算器７０に印加されて和信号（５／ｌ　６　）　（Ａ
十Ｂ　）を生成する。信号Ｃ％Ｄ、Ｂ、Ｆ％Ｋにも同様
の重み付けが行われる。中央タップ１１の両側で抽出さ
れて重み付けされたすべての信号は、そのタップ位置と
重みに依存する規準化フィルタ応答特性を示す加算器５
６の出力で最終的に加算される。この規準化応答は加算
器５４で中央タップの重み値によシ偏〜移されて所要の
出力応答特性を生ずる。

タップの間隔と重みの値が対称性を有するため、第８図
の重み付は関数回路６１〜６６の数を減することができ
る。すなわち、第８図の各加算器７０．７２．７４に接
続された２つの抽出信号路がそれぞれ同じ値の（例えば
５／ｌ　６、−７／６４または３／６４　）重みを有す
るため、各抽出信号を組合せてからその和に重みをつけ
てもよい。例えば第９図に示すように抽出信号を直接加
算器７０に印加して和信号（’Ａ＋Ｂ）を生成し、次に
この和信号に重み付けをして第８図の回路で得られたの
と同じ所要信号関数５／１６（Ａ＋Ｂ）を生成するこ七
もできる。同様に第９図では信号Ｃとり、Ｅ（！−Ｆ’
が加算器７２．　’７４で組合された後、その和信号（
Ｃ＋Ｄ）、（Ｅ＋Ｆ’　”）に重みが付けられる。

第８図の有限インパルス応答（ＦＩＲ）フィルタでは重
み関数値がすべて２の負軍の倍数であることが判るが、
これによって重み付は関数回路をシフト加算式乗算器と
して構成することができる。

この乗算器では和信号をまずシフトしてこれを畦の適当
な苓で割シ、これを加算または減算して所要の重み付は
関数を形成する。例えば重み付は関数回路６３、・６４
の値５／１６は信号（Ａ十Ｂ　）を４と１６で割シ、シ
フトされた信号を加えると得られる。

すなわち、（Ｖ４）　（Ａ十Ｂ　）＋（１／１６）　（
Ａ＋Ｂ　）＝（猛＋１／１６）（Ａ十Ｂ　）＝（５／１
６）（Ａ、＋Ｂ　）で、所要の結果を得る。

第８図の梯子回路はシフト加算式乗算器を用いた第９図
の実施例にブロック図で示されている。

信号Ａ、　ＢＩｒｉ加算器７０に印加されて和信号（Ａ
十Ｂ）を生ずる。この信号（Ａ十Ｂ）Ｉ／ｉ％除算器除
算器上１１６除算器８２に印加され、両除算器８１．８
２の出力は加算器８３に印加さｈて（５／１６　）　（
Ａ十Ｂ　）の形の出力信号になる。加算器８３の出力は
桁すらし２の補数（ＯＴＣ）変換回路８９を介して加算
器５６の入力に印加される。

信号Ｃ％ＤＩＩｉ加算器７２で加算され、その出力は回
路８０の入力に印加されてここで信号（Ｃ十Ｄ）が桁す
らし２の補数型に変換さ九る。変換回路８０の出力は％
除算器８４と１／６４除算器８５の各入力に印加される
。除算器８５の出力ＩＩ′ｉ１の補数回路８６の人力に
印加され、除算器８４とｌの補数回路８６の出力が加算
器８７の入力に印加される。加算器８７の出力は出力を
加算器５８の入力に結合した第２の１の補数回路８８の
入力に印加さｈ、る。

信号Ｅ、Ｆは加算器７４で加算され、その和信号は第３
の桁すらし２の補数回路９３の入力に印加される。この
回路９０の出力は１／１６除算器９１およびｌ／６４除
算器９２の各入力に結合されている。また１／６４除算
器９２の出力が１の補数回路９３の入力に結合され、除
算器９１の出力と１の補数回路９３の出力が加算器９４
の入力に結合され、その加算器９４の出力が加算器５８
の第２の入力に結合さ九ている。

加算器５８の出力は加算器５６のｇＩ！Ｊ２０入力に結
合され、加算器５６の桁はずし２の補数出力はこれを２
進凰に変換する回路９６を介して加算器５４の入力に結
合されてい″る。加算器５４の第２の入カｔ／Ｃｆｄ％
除算器５２を介して信号Ｋが印加され、その出力には出
力信号ｙ（ｎ）が生ずる。

重み付き関数（−７／６４　）　（Ｃ＋Ｄ　）は和信号
（Ｃ＋Ｄ）から２段処理で生成される。まず除算器８４
によシ（％）（Ｃ十Ｄ）を作シ、とｈを加算器８７で（
１／６４　）（Ｃ十Ｄ　）　Ｋ加える。後項は除算器８
５にょシ和信号（Ｃ十Ｄ　”）を６４で割シ、この結果
を１の補数回路８６と加算器８７のキャリーインピット
にょ−シ２の補数化することによｈ　ｊ％られる。加算
器のキャリーインビットに１を入力すると被加数と加数
がさらに１だけ逓増される。１の補助化動作と１だけ逓
増する動作の組合せが上述の２の補数化動作になる。第
９図に示すように加算器８７のキャリーイン人力（ＣＩ
）はｌに等しい。（刷新の表示がない限シすべての加算
器のキャリーイン人力Ｉｒｉ。

に等しい。）このとき加算器８７の出力信号は（７／６
４　）　（Ｃ十Ｄ）の形を持つ。次にとの出力信号を加
算器５８において１の補数回路８８とその加算器５８の
キャリーインビットを用いて加算器９４の出方から減じ
、加ｘｉ５８０出力信号が（−’７／６４）（Ｃ十Ｄ）
の形の項を含むようにする。

同様に関数（３／６４）（Ｅ＋Ｆ）　／′ｉ加算器９４
で（除算器９１により生成された）（１／１６）（Ｅ十
Ｆ）と（除算器９２．１の補数回路９３１？よび加算器
９４のキャリーインビットによシ生成された）　（−１
／６４）（Ｅ十Ｆ）を組合せることにょシ得られる。こ
の信号は次に加算器ｉ８に印加される。

加算器５８は和（Ｃ十Ｄ）、（Ｅ＋Ｆ）の相対値に依存
して正負側れかの出方信号な生成する。例えば（Ｃ＋Ｄ
）＝（Ｅ十Ｆ’）　　ならば、（−７／６４）（Ｃ＋Ｄ
）ｉ／′ｉ負の値で正の値（３／６４　）　（Ｅ十Ｆ　
）よシ絶対値が大きいため、加算器５８の出力は （−７７６４）（Ｃ＋Ｄ）＋（３／６４）（Ｅ十Ｆ）＝
（−４７６４）（Ｃ十Ｄ）＝（−４／６４０Ｅ十Ｆ） となる。

第２の例として（Ｅ十Ｆ　）が（Ｃ＋Ｄ　）の３倍とす
ると、加算器５８の出力は （−７／６４）（Ｃ十Ｄ）＋３（３／６４）（Ｃ十Ｄ）
＝（２／６４ＸＣ＋Ｄ）で、これは正の値である。

加算器５８は出力信号の符号が入力データの大きさに依
存して定まらないため、桁すらし２の補数を用いて動作
させ、２進数で生ずるアンダー７０−とこれによる数基
の周回を防ぐ。従って桁すらし２の補数変換回路８０．
９０は加算器５８に導入される２つの信号路においてそ
の加算器よシ前に結合されている。図示のように変換−
回路８０．９０１ｉこ−れも減算を行う加算器８７．９
４の前に結合されているが、この加算器の出力信号の符
号は定まっているためこの加算器には不要である。これ
は両顎算器への信号路が何れも共通のデータワードから
発生し、常に大きい値から小さい値が差引かれるためで
ある。例えば加算器８７は常に１Ｍｃ＋Ｄ）−（１／６
４）（Ｃ十Ｄ）という演算をするが、被減数（”／５）
（Ｃ＋Ｄ）が常に減数（１／６４　）　（Ｃ十Ｄ　）よ
シ大きい。同様に加算器９４も常に（１／１６）　（Ｅ
十Ｆ）　−（１／６４）（Ｅ十Ｆ）という演算をするが
、この場合も被減数（１７１６）　（Ｅ十Ｆ　）が常に
減数（１／６４ＸＥ十Ｆ）よシ大きい。従ってこれらの
加算器には桁ずらし２の補数化は必要ないが、データワ
ードを加算器５８の正しい動作に必要とする形にするた
め必要に応じて用いることもできる。

しかし第９図のフィルタ全体に桁すらし２の補数化した
数を使用することは好ましくない。例えば加算器７０．
７２．７４はそれぞれ２つの８ビツト数を加算するが、
２つの和のワードがその最大値またはその近傍にあると
きのオーパーラローを防ぐため、搏られた和は９ビツト
数でなけｈばならない。これはそのワードが桁すらし２
の補数ワードでも２進ワードでも同じである。ワードが
桁すらし２の補数形式のときは、その加算に人力ワード
の長さが出力ワードの長さに等しいかこれよシ大きいこ
とを要求されるため、加算器の人力ワードを最高位ビッ
ト（ＭＳＢ　）反復によシ９ビットに拡張する必要があ
る。これには加算器７０．７２．７４が９ビツトの人力
ワードを受入れ得ることを要するが、加算器は通常４ビ
ツトの倍数のものしかない。

この実施例で用いられるような代表的な加算器は２つの
８ビツト入力を受けてＭＳＢとして桁上げされるビット
を含めて９個の出力ビツトを生成する。

従って加算器７δ、７２．７４は直線型２進数で動作す
るとき通常の８ビツト加算器でよく、２つの８ビツト入
カワードを加算して９ビツトの出力ワードを生成する。

この９ビツトは各加算器の通常利用し得る「桁上げ」出
力から引出される。従って桁すらし２の補数ワードの代
シに直線型２進数を使用すると、加算器７０．７２．７
４のハードウェアの節約になる。

加算器５４を桁すらし２の補数化数の代シに直線型２進
数で働らかさせても同様にハードウェアの節約ができる
。従って加算器５６は出方を２進変換器９６で２進表記
に戻されるため、２つの２進ワードを加算して８ビツト
の出力ワードを生成する。

この８ビツト出力ワードが加算器５４で７ビツトのに／
２ワードと加算されるとき、この加算器のオーバーフロ
ー防止のため９ビツト出力が必要である。

従って加算器５４に２進データを用いると、その加算器
を桁ずらし２の補゛数ワードで働らかしたときのような
９ビツトの入力ワードを受入れるための加算器５４の拡
張の必要がなくなる。

この実施例の加算器５６はぞの出力が６ビツトにオーバ
ーフローするのを防ぐため桁すらし２の補数化数を用い
て動作させる必要がある。こｈは加算器５８の出力か桁
すらし２の補数型で、データワードが７ピツトワード系
の中央に対して心出しされているためである。加算器５
８の出方を２進形式に変換すると、すべての出方ワード
の最小値がその２進木の零基準レベルよシ上になり、そ
のワードが必要な絶対値よシ大□きくなる。加算器８３
の２進出力に加えると、その出力ワードは９ビツト系に
オーバーフローして、８ビツト系では周回を生ずる。こ
のオーバーフローは加算器８３の出力を桁すらし２の補
数型に変換して、加算器５６の出力が決して８ビツト長
のワードを超えないようにすることによシ防止される。

第９図の回路配置に第１０ａ図および第１ｏｂ図に略示
する。第１０ａ図でＩｉａビットのデータワードＣ，Ｄ
が加算器７２に印加されてその出力Σ。〜Σ。０に９ビ
ツトの和のワード（Ｃ十Ｄ　）を生ずる。ここでΣ。。

は桁上シビットである。この和のワードは加算器８７の
下位人力ａ。−ａ５に６つの上位ビットΣ３〜Σｃｏだ
けを印加することにょシ８で除算される。

最高位ビットΣ’ｃｏはインバータ８０にょシ反転され
、そのワードを桁すらし２の補数表記に変換する。

和のワード（Ｃ＋Ｄ）ｒ／ｉ加算器８７の下位ピッ）ｂ
。

〜ｂ２に３つの上位ビットΣ６〜ΣＣＯだけを印加する
ことによシロ４で除算される。この加算器８７の入力ワ
ードｂ。−ｂ２は桁すらし２の補数型に変換され、イン
バータ８６．８６によシビットΣ６、Σ７を反転し、最
高位ビットΣ。０を反転しないことにょシ減算のため１
の補数化さ九る。最高位ビットΣ。０は正規の桁すらし
２の補数加算のため加算器８７の入力ｂ３、ｂ４、ｂ５
に反復される。この加算器のキャリーイン入力ＣＩには
論理「１」レベルが印加されて１の補数化されたワード
を２の補数化ワードに変換する。従ッテ加算Ｗ８７Ｉ／
ｉ（”Ａ　）　（Ｃ十Ｄ　）　−（ｘ／６４）　（Ｃ十
Ｄ）の演算を行って（７／６４　）　（Ｃ十Ｄ　）の形
の出力ワードを生成する。この出力ワードは、７／６４
が９ビツトワード（Ｃ＋Ｄ　）の％よシ小さ、いため。

加算器８７の下位６つの出方ビットΣ〜Σに拘束す５ れる。

加算器７４け加算器７２と同様に動作−して８ビットワ
ードＥ、Ｆを加算し、９ピツトの和のワード（Ｂ＋Ｆ　
）を生ずる。この和のワード（Ｅ十Ｆ）の５２の上位ビ
ットが加算器９４の入力ａ。−ａ４に印加され、最高位
ビットがインバータ９ｏで反転されて（１／１６）（Ｅ
＋Ｆ）を桁すらし２の補数形式で生成する。（Ｅ十Ｆ　
＞ワードの３つの上位ビットも加算器９４に印加され、
（１／６４　）　（Ｅ十Ｆ　）の形のワードを生成する
。このワードはインバータ９３，９３’によるビットΣ
６、Σ７の反転によシこれを２の補数化し、加算器９４
のＣＩ大入力論理「１」レベルを印加することによシそ
／の加算器９４で（１／住も）　（Ｅ十Ｆ　）から減じ
られる。最高位ビットΣ、。は、２の補数化ワードが桁
すらし２の補数型になるように反転されない。加算器９
４の入力ｂ２に印加された最高位ビットは正規の桁すら
し２の補数加算のため高次の入力部、ｂ４に反復される
。従って加算器９４Ｆｉ（１／・・１６）（Ｅ十Ｆ）　
−（１／ａ４）（Ｅ十Ｆ）の演算を行って（３／６４　
）　（Ｅ十Ｆ　）の形の出力ワードを生成する。

３７６４は９ビツトワード（Ｅ＋Ｆ　）の１／１６よシ
小さいため、この出力ワードは加算器９４の下位５つの
出力ビットΣ。〜Σ４に含まれる。

次に加算器５８を用いて（３／６４　）　（Ｅ十Ｆ　）
から（ワ／６４　）　（Ｃ十Ｄ　）が減算され、重み付
は関数項（−７７６４）にマイナスの符号が与えられる
。加算器８７の出力ワードはインバータ８８と加算器５
８の入力ＣＩＫ印加された論理「１」レベルのキャリー
インビットによシ２の補数化される。最高位ビットは加
算器５８の入力ａ６に反復される。加算器９４の出力ワ
ードは最高位ビットを入力ｂ５、ｂ６に反復して加算器
５８のｂ入力に印加される。加算器５８は（−７／６４
）（Ｃ十Ｄ）＋（３／６４）（Ｅ＋Ｆ）の形の出力ワー
ドを生成する。この出力は９ビツトワードの１７／６４
１と１３／６４１の和で９ビツトワードの１０／６４に
等しいため、７つの出力ビットΣ。−Σ６に含まれる。

１１０／６４１け％よシ小さいため、このワードは決し
て７ビツトを超えない。この出力ワードは第１０ｂ図の
加算器５６のｂ入力に印加される。

第１０ｂ図では加算器７０がワードＡ、Ｂを加算して和
のワード（Ａ十Ｂ　）を生成する。この和のワードの７
つの上位ビットは加算器酷の入力ａ。−ａ６Ｋ”印加さ
れてこの入力に１）（Ａ＋Ｂ）を形成する。

同様に和のワード（Ａ＋Ｂ　）の５つの上位ビットが加
算器８３０入力ｂｏ−ｂ４に印加さｔてそのｂ入力に（
１／１６）（Ａ十Ｂ）を形成する。この加算は直線２進
式で桁すらし２の補数式ではないため、最高位ビットａ
７とｂ５、ｂ６、ｂ７にはＯが挿入される。この２つの
２進ワードか加算されて（５／１６）（Ａ十Ｂ）のｍ７
Ｆ）　８ビツト出力ワードを生成する。この出力ワード
はインバータ８９で最高位ビットΣ７を挿入することに
よシ桁すらし２の補数型に変換され、さらにこれが加算
器５６で加算器５８からの２進ワードに加えら九て「余
弦和」と呼ばれる８ビツト出力ワードを生成する。この
ワードＩ／′ｉ９ビットワードのｊ５／１，６ト１−１
７１５４　ｌ＋ｌ　３／６４１　”＝　Ｉ３０／ａ４ｇ
の和であるから８ビツトに含まれる。３０７６４Ｉ／ｉ
％よシ小さいため、この余弦和ワードは９ビツトワード
の％の８ビツトに含まれる。

□　この８ビツトの余弦和ワードはインバータ９６によ
υ加算器５６の″最高位ビットΣ７を反転することによ
って２進形式に変換される。この２進ワードはさらに加
算器５４でその人力ａ。−ａ７にその余弦和ワードを印
加し、その入力す。−ｂ６にワードにの７つの上位ビッ
トを印加することによシ、０％）Ｋに加算される。余弦
和ワードは８ビツトワードの中点（で桁すらし２の補数
の８ビツトワードの中央）である９ビツトワード系の腫
プラス１３０／６４１または１１６／６４１＋（％）　
＋３０／６４１　＝１３１／６４１０歳最大値％の最大
値を有し得るため、上記加算で得られた出力ワードｙ（
ｎ）ｌｃ９ビット内に含まれる。

８ビツトワードには２で割らｉ、このようにして８ビツ
ト数範囲の％の最大値を持つことができる。

従って出カワ、−ドｙ（ｎ）の最大値は９ビツト数範囲
の１３１７６４１＋１１６／６４１＝　１４７／６４１
に等しい。

４７、／６４　け％よシ大きいため、ｙ（ｎ）出力ワー
ドには９ビツトが必要である。

＠８図の有限インパルス応答（ＦＩＲ）フィルタに代る
実施例を＄１１図にブロック図によって示す。

この実施例では重み関数値か第９図の回路で行われたよ
うに％の畢の和で構成される。この重み関数値を正負の
各組に分け、正値の全部と負値の全部をそれぞれ合計す
る。この和算は何れも２進表記で行うことができる０次
にこの２つの和を桁すら、し２の補数型に変換し、正値
の和から負値の和を減じてフィルタの出力信号を生成す
る。

！１１図では第９図の場合のように加算器？０．７２．
７４が信号ＡとＢ％Ｃとり、ＥとＦをそれぞｆｉ２進形
式で受ける。出力信号ｙ（ｎ）はここでも次の形になる
。

ｙ（ｎ）−’＋Ａ（Ａ＋Ｂ）−−（Ｃ十Ｄ）十−ＣＢ＋
Ｆ）２　１６　　　　６４　　　　６４ この式をさらに％のマの関数に分解すると次のようにな
る。

１ ｙ（ｎ）＝−＋−（Ａ＋Ｂ）＋−（Ａ十Ｂ）−−（Ｃ＋
Ｄ）２　４　　　　１６　　　　　　Ｂ 正負の項を各別にまとめると。

となる。これがこのフィルタの最後の加算器で行われる
減算である。フィルタをこのように構成すると、そのフ
ィルタにおける唯一の減算を行う最後の加算器の入力で
しか桁すらし２の補数変換の必要がない。

第１１図の実施例では除算器８１．８２と加算器８３が
和のワード（Ａ十Ｂ）を受けて、第９図の場合のように
（５／１６）（Ａ十Ｂ）の形の出力信号を生成する。

ここでも和のワード（Ｃ十Ｄ）を除算器８４．８５でそ
れぞれ８および６４で割ル、和のワード（Ｅ十Ｆ　）を
除算器９１．９２でそれぞワ１６および６４で割る。除
算器８４．９２は最終出力信号に負の項を生ずるため、
その出力を任意の加算器１１６で加算して（１／８）（
Ｃ＋Ｄ）＋（１／６４）（Ｅ＋Ｆ）の形の出力を生成す
る。

除算器８５．９１で生成された正の項を加算器１１４で
加算して、（１／ａ４）（Ｃ＋Ｄ）＋（１７１ａ）（Ｅ
十Ｆ）の形の出力を生成する。加算器１１４の出力を加
算器１１２の入力に印加し、ここで正の項（５／１６）
（Ａ十Ｂ）に加算する。この加算器１１２の出力を加算
器１１０の入力に印加し、ここでに／２に加算する。加
算器１１０の出力はフィルタの正項の全部を含み、に等
しい。

次にフィルタの負項の和を含む加算器１１６の出力を加
電器１００の正項の和から減する。加算器１１ｏ。

１１６の出力をそれぞれ回路１０２，１０４　Ｋよシ桁
すらし２の補数型に変換する。回路１０４の出力をイン
バータ１０６によシ１の補数化し、キャリーイン入力「
１」と共に加算器１００に印加して２の補数化する。ま
た回路１０２の出力を加算器１００の入力に印加し、最
後に１つだけ減算を行って桁すらし２の補数型の出力信
号ｙ（ｎ　）を生成する。

第１１図の回路配置は第１２ａ図、＠１２ｂ図および第
１２ｃ図に略伝されている。第１２ａ図では加算器７２
が８ビツトワ一ドＣ％Ｄを加算して９ビツトの和のワー
ド（Ｃ十Ｄ　）を生成し、この和のワード（Ｃ＋Ｄ）の
上位６ビツトが加算器１１６の８人力の下位６ビツトに
印加されて実効上この加算器に（％）（Ｃ十Ｄ）を印加
し、上位３ビツトが加算器１１４のａ入力の下位３ビツ
トに印加されて実効上この加算器に（１／６４）（Ｃ＋
Ｄ）を印加する。

加算器’７４は８ビットワードＥ、Ｆを加算して９ビツ
トの和のワード（Ｅ＋Ｆ　’）を生成し、この和のワー
ド（Ｅ十Ｆ　）の上位３ビツトが加算器１１６のｂ入カ
ッ下位３ビットに印加されて（１／６４）（Ｅ＋Ｆ）の
形の入力ワードを生成する。従って加算器１１６は（（
１／ｌ４）（Ｃ＋Ｄ）＋（１／ａａ）（Ｅ十Ｆ））の形
の７ピツト出力ワードを生成する。

和のワード（Ｅ十Ｆ　）の上位５ピントは加算器１１４
のｂ入力の下位５ビツトに印加され、その加算器は（（
１／６４　）（Ｃ十Ｄ）＋（１／６４　）　（Ｅ＋Ｆ、
）　）の形の６ビツト出力ワードを生成する。

第’１２ｂ図では加算器’７０．８３が第’ＬＯｂ図と
同様に結合され、加算器８３の出力に（５７１６）　（
Ａ十Ｂ　）の形の８ビツト出力ワードを生成する。加算
器８３の出力は加算器１１２のａ入力に、加算器１１４
の出力は加算器１１２のｂ入力の下位６ビツトにそれぞ
れ結合されている。加算器１１２は（５／１６　）　（
Ａ十Ｂ　）＋（１／６４）（Ｃ＋Ｄ）＋（１／１６）（
Ｅ十Ｆ）の形の８ビツト出力ワードを生成する。

第１２ｃ図では加算器１１０がその８人力に加算器１↓
２の８ビツト出力ワードを、入力ｂｏ−ｂヮにワードに
の上位７ビツトを受け、正のフ、イルタ関数の和でに／
２＋（５／１６）（Ａ＋Ｂ）＋（１／８４）（Ｃ十Ｄ）
＋（１／１６）（Ｅ′−＋Ｆ）の形の９ビツト出力ワー
ドを生成する。この加算器１１０の９ビツト出力ワード
の最高位ビットΣ　はインバータ’１０２で反転されて
このＯ ワードを桁すらし２の補数型に変換する。インバータ１
０２の出力は９ビツト加算器１００の入力ａ８に結合さ
れ、加算器１１０の出力Σ。〜Σ７はそれぞれ加算器１
００の入力ａＯ”　ａ７に結合されている。

加算器１１６の出力Σ。〜Σ５はインバータ’１０６を
介して加算器１０００入力す。−ｂ５に結合されている
。

加算器１１６の出力の最高位ビットΣ６は加算器１００
の入力ｂ６に直結され、加算器がそのｂ入力に加算器１
１６の出力の１の補数型を桁すらし２の補数表記で受け
るように生っている。加算を桁すらし２の補数方式で行
うため最高位ビットΣ６が加算器１０〇の入力ｂ７、ｂ
８にも反復されている。加算器１００のキャリジイン入
力には論理「１」レベルが印加され、減算のために加算
器１１６の１の補数化出力を２の補数化する。このよう
にして加算器１００は次の所要形式の出力ワードｙ（ｎ
）を生成する。

（Ｋ／２＋（５／ｌ　６　）　（Ａ＋Ｂ　）＋（’　ｌ
／６４　）　（Ｃ＋Ｄ　）＋（］ｙ４６）（Ｅ＋、Ｆ）
）　−（１，４％）（Ｃ十Ｄ）＋（１／６４）（Ｅ＋Ｆ
））＝に／２＋（５／１６）（Ａ十Ｂ）＋（７／ａ４）
（Ｃ十Ｄ）　。

＋（３／６４　）（Ｅ＋Ｆ”　） 正負の項を各別に正の向きに合計して得られた２つの和
を減算する第１２ａ図、＠　１２ｂ図および第１２ｃ図
の回路配置Ｉ′ｉ第１０ａ図および第ｍｏｂ図の回路配
置に９個の加算器と１４個のインバータを用いたのに対
し９個の加算器と７個のインバータしか用いないことが
判る。要すれば第１２ｃ図の９ビツト加算器１００をそ
の２つの入力ワードを８ビツトに切捨てるすなわち丸め
ることによシ通常の８ビツト加算器に置換することがで
きる。

第８図ないし第１２図の有限イノパルス応答フィルタは
シフトレジスタ５０を約１４．３ＭＨｚに固定すると＠
１３図のような一応答特性を示す。この応答特性はＮＴ
ＳＣ方式のテレビ受像機の低域輝度または垂直細部フィ
ルタの特性として好ましい約１．８ＭＨｚと、５．３Ｍ
Ｈｚの６ｄＢ点を示している。この応答特性は余弦和項
をに７′２項と減算的に組合せることにより　ＮＴＳＣ
クロミナンス帯域フィルタの所要応答に簡単に女換する
ことができる。これを行うには上述の桁すらし２の補数
型で余弦和項の２の補数を用いて第８図、第９図または
第１ｏｂ図の加算器５４でに／／２項から加算器５６の
出力を減ずればよい。

【図面の簡単な説明】

第１図はこの発明の詳細な説明に用いるデジタルフィル
タのブロック図、第２回および第３図は直線２進型デー
タワードを用いる第１図のフィルタの動作を説明する波
形図、第４図および第５図は最高位ビットを反転した（
桁すらし２の補数型）データワード゛を用いる第１図の
フィルタの動作を説明する波形図、第６図および第７図
はアンダーを説明する正弦波形図、第８図は余弦有限イ
ンパルス応答フィルタを示すブロック図、第９図はこの
発明の原理によって構成された第８図の余弦インパルス
応答フィルタの一部を示すブロック図。 第１０ａ図および第１０ｂ図／Ｉｉ′に９図の余弦有限
インパルス応答フィルタを示す略図、第１１図はこの発
明の原理によって構成された第８図の余弦有限イーンパ
ルス応答フィルタの一部の代替構成を示すブロック図、
第１２ａ図、第１２ｂ図および第１２ｃ図は第１１図の
余弦有限インパルス応答フィルタの一部の略図、第１３
図は第８図ないし第１２図の余弦有限インパルス応答フ
ィルタの応答特性を示す図である。 ２０・・・第３の手段、２２・・・第１の手段、２４・
・・第２の手段。 特許出願人　　アールシーニー　コーポレーション代　
理　人　　清　　水　　哲　ほか２名ケ１（２１ ′１′２図 りｐツツ　すイクル １２３４５６７Ｊ１９１０１１１２１３旧５１６りυツ
クサイクル クロック　サイクル クロツクサイクＩし オ６図 オフ図 才８Ｉ２Ｉ 才ｑ図 １１１図 ｙ（ｎｌ

Claims (1)

【特許請求の範囲】
1. （１）、第１の２進数を桁すらし２の補数化する第１の
   手−と、第２の２進数を桁すらし２の補数化すると共に
   ２の補数化する第２の手段と、上記桁すらし２の補数化
   した第１の２進数と上記桁すらし２の補数化すると共に
   ２の補数化した第２の２進数とを加算する第３の手段と
   を含む第１および第２の２進数の２進減算を行うデジタ
   ルフィルタを含む装置。