JP2569976B2 - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JP2569976B2 JP2569976B2 JP3022335A JP2233591A JP2569976B2 JP 2569976 B2 JP2569976 B2 JP 2569976B2 JP 3022335 A JP3022335 A JP 3022335A JP 2233591 A JP2233591 A JP 2233591A JP 2569976 B2 JP2569976 B2 JP 2569976B2
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- signal
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- multiplier
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Description
【０００１】
【産業上の利用分野】この発明は電子楽器等に用いら
れ、ディジタル信号に所定の特性を付与するディジタル
フィルタに関する。
れ、ディジタル信号に所定の特性を付与するディジタル
フィルタに関する。
【０００２】
【従来の技術】図２は従来のフィードバック形のディジ
タルフィルタの構成例を示すブロック図であり、この図
において、１は４ビットの２の補数のディジタル信号Ｘ
が入力される入力端子、２は入力信号を所定時間遅延す
る遅延回路、３は遅延回路２の出力信号に３ビットの２
の補数の乗算係数ｂを乗算する乗算器、４はディジタル
信号Ｘと乗算器３の出力信号ＹＭとを加算する加算器、
５は演算結果のディジタル信号Ｙが出力される出力端子
である。
タルフィルタの構成例を示すブロック図であり、この図
において、１は４ビットの２の補数のディジタル信号Ｘ
が入力される入力端子、２は入力信号を所定時間遅延す
る遅延回路、３は遅延回路２の出力信号に３ビットの２
の補数の乗算係数ｂを乗算する乗算器、４はディジタル
信号Ｘと乗算器３の出力信号ＹＭとを加算する加算器、
５は演算結果のディジタル信号Ｙが出力される出力端子
である。
【０００３】このような構成において、入力端子１から
入力されたディジタル信号Ｘは、加算器４を経て遅延回
路２において所定時間遅延された後、出力端子５から出
力信号Ｙとして出力されると共に、乗算器３において乗
算係数ｂが乗算された後、信号ＹＭとして加算器４にお
いてディジタル信号Ｘと加算され、再び遅延回路２に入
力される。以上説明した処理が繰返し行なわれることに
より、ディジタル信号Ｘに所定の特性が付与され、信号
Ｙとして出力端子５から出力される。
入力されたディジタル信号Ｘは、加算器４を経て遅延回
路２において所定時間遅延された後、出力端子５から出
力信号Ｙとして出力されると共に、乗算器３において乗
算係数ｂが乗算された後、信号ＹＭとして加算器４にお
いてディジタル信号Ｘと加算され、再び遅延回路２に入
力される。以上説明した処理が繰返し行なわれることに
より、ディジタル信号Ｘに所定の特性が付与され、信号
Ｙとして出力端子５から出力される。
【０００４】ここで、乗算係数ｂが（０１０）の場合の
乗算器３の具体的な乗算結果を示す。 （１）乗算器３の入力信号ＸＭが（０００１）の場合 ＹＭ＝０００１×０１０ ＝００００１０（切捨て） ∴ ＹＭ＝００００ （２）乗算器３の入力信号ＸＭが（１１１１）の場合 ＹＭ＝１１１１×０１０ ＝１１１１１０（切捨て） ∴ ＹＭ＝１１１１
乗算器３の具体的な乗算結果を示す。 （１）乗算器３の入力信号ＸＭが（０００１）の場合 ＹＭ＝０００１×０１０ ＝００００１０（切捨て） ∴ ＹＭ＝００００ （２）乗算器３の入力信号ＸＭが（１１１１）の場合 ＹＭ＝１１１１×０１０ ＝１１１１１０（切捨て） ∴ ＹＭ＝１１１１
【０００５】以上説明した乗算器３の乗算結果を図３に
●印で示す。図からわかるように、入力信号ＸＭが負の
場合には、ＬＳＢから下２桁を切捨てても乗算結果ＹＭ
は（００００）にはならない。従って、この状態のとき
に入力信号がなくなる、即ち、（００００）を繰返すよ
うになった場合にも、出力信号は、（１１１１）を永久
に繰返すことになり、これがノイズとして出力されるこ
とになる。この現象をリミットサイクルという。
●印で示す。図からわかるように、入力信号ＸＭが負の
場合には、ＬＳＢから下２桁を切捨てても乗算結果ＹＭ
は（００００）にはならない。従って、この状態のとき
に入力信号がなくなる、即ち、（００００）を繰返すよ
うになった場合にも、出力信号は、（１１１１）を永久
に繰返すことになり、これがノイズとして出力されるこ
とになる。この現象をリミットサイクルという。
【０００６】そこで、従来、リミットサイクルを抑圧す
るために、乗算器３の乗算結果ＹＭが負の場合には、正
の最小値（０００１）を加算して図３の△印となるよう
に補正する。即ち、乗算結果の極性に応じて補正値を加
減算している。これにより、乗算結果が負の場合でも出
力信号Ｙは（００００）となる。
るために、乗算器３の乗算結果ＹＭが負の場合には、正
の最小値（０００１）を加算して図３の△印となるよう
に補正する。即ち、乗算結果の極性に応じて補正値を加
減算している。これにより、乗算結果が負の場合でも出
力信号Ｙは（００００）となる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来のディジタルフィルタにおいては、乗算器３の乗算結
果ＹＭの正負を判別する必要があるため、このディジタ
ルフィルタを条件ブランチのないディジタルシグナルプ
ロセッサ（ＤＳＰ）によって構成した場合には、リミッ
トサイクルを抑圧するマイクロプグラムを作成すること
ができないという欠点があった。また、極性を判別する
機能が必要なため、ディジタルフィルタの構成が複雑に
なるという欠点があった。
来のディジタルフィルタにおいては、乗算器３の乗算結
果ＹＭの正負を判別する必要があるため、このディジタ
ルフィルタを条件ブランチのないディジタルシグナルプ
ロセッサ（ＤＳＰ）によって構成した場合には、リミッ
トサイクルを抑圧するマイクロプグラムを作成すること
ができないという欠点があった。また、極性を判別する
機能が必要なため、ディジタルフィルタの構成が複雑に
なるという欠点があった。
【０００８】この発明は、このような背景の下になされ
たもので、条件ブランチのないＤＳＰによって構成した
場合でも、簡単な構成でリミットサイクルを抑圧するこ
とができるディジタルフィルタを提供することを目的と
する。
たもので、条件ブランチのないＤＳＰによって構成した
場合でも、簡単な構成でリミットサイクルを抑圧するこ
とができるディジタルフィルタを提供することを目的と
する。
【０００９】
【課題を解決するための手段】この発明は、複数の入力
信号を加算する加算手段と、入力信号を所定時間遅延す
る遅延手段と、該遅延手段の出力信号に所定の第１の乗
算係数を乗算する第１の乗算手段とを具備し、前記第１
の乗算手段の出力信号が前記加算手段に入力信号として
帰還されるように閉ループ状に接続されたディジタルフ
ィルタにおいて、前記遅延手段の出力信号と固定の第２
の乗算係数とを２進数として乗算し、該乗算結果のＬＳ
Ｂから所定桁までを切り捨てることにより、前記遅延手
段の出力信号が正の場合には（０）を出力し、前記遅延
手段の出力信号が負の場合には（−１）を出力する第２
の乗算手段と、前記第１の乗算手段の出力信号から前記
第２の乗算手段の出力信号を減算する減算手段とを具備
することを特徴としている。
信号を加算する加算手段と、入力信号を所定時間遅延す
る遅延手段と、該遅延手段の出力信号に所定の第１の乗
算係数を乗算する第１の乗算手段とを具備し、前記第１
の乗算手段の出力信号が前記加算手段に入力信号として
帰還されるように閉ループ状に接続されたディジタルフ
ィルタにおいて、前記遅延手段の出力信号と固定の第２
の乗算係数とを２進数として乗算し、該乗算結果のＬＳ
Ｂから所定桁までを切り捨てることにより、前記遅延手
段の出力信号が正の場合には（０）を出力し、前記遅延
手段の出力信号が負の場合には（−１）を出力する第２
の乗算手段と、前記第１の乗算手段の出力信号から前記
第２の乗算手段の出力信号を減算する減算手段とを具備
することを特徴としている。
【００１０】
【作用】上記構成によれば、このディジタルフィルタの
入力信号は、加算手段を経て遅延手段において所定時間
遅延された後、出力信号として出力される。また、遅延
手段の出力信号は、第１の乗算手段において所定の乗算
計数が乗算される。一方、第２の乗算手段は、遅延手段
の出力信号と固定の第２の乗算係数とを２進数として乗
算し、該乗算結果のＬＳＢから所定桁までを切り捨てる
ことにより、遅延手段の出力信号が正の場合には（０）
を出力し、遅延手段の出力信号が負の場合には（−１）
を出力する。次に、第１の乗算手段の出力信号は、減算
手段において第２の乗算手段の出力信号が減算された
後、加算手段において入力信号と加算され、再び遅延手
段に入力される。この処理が繰返し行なわれることによ
り、入力信号に所定の特性が付与されて出力される。
入力信号は、加算手段を経て遅延手段において所定時間
遅延された後、出力信号として出力される。また、遅延
手段の出力信号は、第１の乗算手段において所定の乗算
計数が乗算される。一方、第２の乗算手段は、遅延手段
の出力信号と固定の第２の乗算係数とを２進数として乗
算し、該乗算結果のＬＳＢから所定桁までを切り捨てる
ことにより、遅延手段の出力信号が正の場合には（０）
を出力し、遅延手段の出力信号が負の場合には（−１）
を出力する。次に、第１の乗算手段の出力信号は、減算
手段において第２の乗算手段の出力信号が減算された
後、加算手段において入力信号と加算され、再び遅延手
段に入力される。この処理が繰返し行なわれることによ
り、入力信号に所定の特性が付与されて出力される。
【００１１】
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図１はこの発明の一実施例によるフ
ィードバック形のディジタルフィルタの構成を示すブロ
ック図であり、この図において、図２の各部に対応する
部分には同一の符号を付け、その説明を省略する。この
図に示すディジタルフィルタにおいては、入力信号が正
の場合にはその出力信号が（００００）となり、入力信
号が負の場合にはその出力信号が（１１１１）となる充
分小さな乗算係数ｂｅを入力信号に乗算する乗算器６
と、乗算器３の出力信号から乗算器６の出力信号を減算
する減算器７とが新たに設けられている。
について説明する。図１はこの発明の一実施例によるフ
ィードバック形のディジタルフィルタの構成を示すブロ
ック図であり、この図において、図２の各部に対応する
部分には同一の符号を付け、その説明を省略する。この
図に示すディジタルフィルタにおいては、入力信号が正
の場合にはその出力信号が（００００）となり、入力信
号が負の場合にはその出力信号が（１１１１）となる充
分小さな乗算係数ｂｅを入力信号に乗算する乗算器６
と、乗算器３の出力信号から乗算器６の出力信号を減算
する減算器７とが新たに設けられている。
【００１２】このような構成において、入力端子１から
入力されたディジタル信号Ｘは、加算器４を経て遅延回
路２において所定時間遅延された後、出力端子５から出
力信号Ｙとして出力される。また、遅延回路２の出力信
号ＸＭは、それぞれ乗算器３において乗算係数ｂが乗算
されると共に、乗算器６において乗算係数ｂｅが乗算さ
れる。次に、乗算器３の出力信号ＹＭは、減算器７にお
いて乗算器６の出力信号が減算された後、信号ＹＭ’と
して加算器４においてディジタル信号Ｘと加算され、再
び遅延回路２に入力される。以上説明した処理が繰返し
行なわれることにより、ディジタル信号Ｘに所定の特性
が付与され、信号Ｙとして出力端子５から出力される。
入力されたディジタル信号Ｘは、加算器４を経て遅延回
路２において所定時間遅延された後、出力端子５から出
力信号Ｙとして出力される。また、遅延回路２の出力信
号ＸＭは、それぞれ乗算器３において乗算係数ｂが乗算
されると共に、乗算器６において乗算係数ｂｅが乗算さ
れる。次に、乗算器３の出力信号ＹＭは、減算器７にお
いて乗算器６の出力信号が減算された後、信号ＹＭ’と
して加算器４においてディジタル信号Ｘと加算され、再
び遅延回路２に入力される。以上説明した処理が繰返し
行なわれることにより、ディジタル信号Ｘに所定の特性
が付与され、信号Ｙとして出力端子５から出力される。
【００１３】ここで、具体的な演算結果を示す。 （１）乗算器３の入力信号ＸＭが（０００１）の場合、
その出力信号ＹＭは、上述したように、（００００）で
ある。また、信号ＸＭは正であるから、乗算器６の出力
信号は、（００００）となる。従って、減算器７の出力
信号ＹＭ’は、（００００）となる。 （２）乗算器３の入力信号ＸＭが（１１１１）の場合、
その出力信号ＹＭは、上述したように、（１１１１）で
ある。また、信号ＸＭは負であるから、乗算器６の出力
信号は、（１１１１）となる。従って、減算器７の出力
信号ＹＭ’は、（００００）となる。 以上説明した演算結果を図３の△印で示す。
その出力信号ＹＭは、上述したように、（００００）で
ある。また、信号ＸＭは正であるから、乗算器６の出力
信号は、（００００）となる。従って、減算器７の出力
信号ＹＭ’は、（００００）となる。 （２）乗算器３の入力信号ＸＭが（１１１１）の場合、
その出力信号ＹＭは、上述したように、（１１１１）で
ある。また、信号ＸＭは負であるから、乗算器６の出力
信号は、（１１１１）となる。従って、減算器７の出力
信号ＹＭ’は、（００００）となる。 以上説明した演算結果を図３の△印で示す。
【００１４】尚、上述した一実施例においては、入力信
号ＸＭに対して乗算係数ｂｅを１回だけ乗算した例を示
したが、乗算係数ｂｅのビット数が入力信号ＸＭのビッ
ト数に比べて少ない場合には、この乗算を何回も繰返し
行なう。
号ＸＭに対して乗算係数ｂｅを１回だけ乗算した例を示
したが、乗算係数ｂｅのビット数が入力信号ＸＭのビッ
ト数に比べて少ない場合には、この乗算を何回も繰返し
行なう。
【００１５】また、上述した一実施例においては、ディ
ジタルフィルタが遅延回路２、乗算器３および加算器４
によって閉ループを構成する例を示したが、これに限定
されない。要するにフィードバック形のディジタルフィ
ルタであればどのような構成のものにでもこの発明を適
用することができる。
ジタルフィルタが遅延回路２、乗算器３および加算器４
によって閉ループを構成する例を示したが、これに限定
されない。要するにフィードバック形のディジタルフィ
ルタであればどのような構成のものにでもこの発明を適
用することができる。
【００１６】
【発明の効果】以上説明したように、この発明によれ
ば、乗算結果の正負を判別することなく、リミットサイ
クルを抑圧できるという効果がある。従って、このディ
ジタルフィルタを条件ブランチのないＤＳＰによって簡
単に構成することができる。また、外部から別の信号を
入力することなく、リミットサイクルを抑圧できるとい
う効果がある。
ば、乗算結果の正負を判別することなく、リミットサイ
クルを抑圧できるという効果がある。従って、このディ
ジタルフィルタを条件ブランチのないＤＳＰによって簡
単に構成することができる。また、外部から別の信号を
入力することなく、リミットサイクルを抑圧できるとい
う効果がある。
【図１】 この発明の一実施例によるフィードバック形
のディジタルフィルタの構成を示すブロック図である。
のディジタルフィルタの構成を示すブロック図である。
【図２】 従来のフィードバック形のディジタルフィル
タの構成例を示すブロック図である。
タの構成例を示すブロック図である。
【図３】 この発明の一実施例および従来例それぞれに
よるディジタルフィルタの信号ＸＭに対する演算結果Ｙ
ＭおよびＹＭ’の一例を示す図である。
よるディジタルフィルタの信号ＸＭに対する演算結果Ｙ
ＭおよびＹＭ’の一例を示す図である。
１……入力端子、２……遅延回路、３，６……乗算器、
４……加算器、５……出力端子、７……減算器。
４……加算器、５……出力端子、７……減算器。
フロントページの続き (56)参考文献 特開 平４−264497（ＪＰ，Ａ) 特開 平３−254518（ＪＰ，Ａ) 特開 平２−27810（ＪＰ，Ａ) 特開 平３−11813（ＪＰ，Ａ) 特開 平２−39717（ＪＰ，Ａ) 特開 平１−108806（ＪＰ，Ａ) 特開 平３−145814（ＪＰ，Ａ) 特開 昭64−78515（ＪＰ，Ａ) 特公 平３−53651（ＪＰ，Ｂ２) 特公 平４−56495（ＪＰ，Ｂ２) 特公 平２−24410（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】 複数の入力信号を加算する加算手段と、 入力信号を所定時間遅延する遅延手段と、 該遅延手段の出力信号に所定の第１の乗算係数を乗算す
る第１の乗算手段とを具備し、前記第１の乗算手段の出
力信号が前記加算手段に入力信号として帰還されるよう
に閉ループ状に接続されたディジタルフィルタにおい
て、前記遅延手段の出力信号と固定の第２の乗算係数とを２
進数として乗算し、該乗算結果のＬＳＢから所定桁まで
を切り捨てることにより、 前記遅延手段の出力信号が正
の場合には（０）を出力し、前記遅延手段の出力信号が
負の場合には（−１）を出力する第２の乗算手段と、 前記第１の乗算手段の出力信号から前記第２の乗算手段
の出力信号を減算する減算手段とを具備することを特徴
とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022335A JP2569976B2 (ja) | 1991-02-15 | 1991-02-15 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022335A JP2569976B2 (ja) | 1991-02-15 | 1991-02-15 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563509A JPH0563509A (ja) | 1993-03-12 |
| JP2569976B2 true JP2569976B2 (ja) | 1997-01-08 |
Family
ID=12079838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022335A Expired - Fee Related JP2569976B2 (ja) | 1991-02-15 | 1991-02-15 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569976B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10624612B2 (en) | 2014-06-05 | 2020-04-21 | Chikayoshi Sumi | Beamforming method, measurement and imaging instruments, and communication instruments |
| US11125866B2 (en) | 2015-06-04 | 2021-09-21 | Chikayoshi Sumi | Measurement and imaging instruments and beamforming method |
-
1991
- 1991-02-15 JP JP3022335A patent/JP2569976B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563509A (ja) | 1993-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960820 |
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