DE3229247A1 - Digitale filterschaltungen - Google Patents

Description

RCA 76854 Sch/Vu
U.S. Ser. No. 290,500
vom 6. August 1981

RCA Corporation, New York, N.Y. (V.St.A.)

Digitale Filterschaltungen

Die Erfindung betrifft digitale Filterschaltungen, insbesondere solche, welche mit Vorteil zur Verarbeitung digitalisierter Fernsehsignale ohne Überlauf- und Unterlauffehler verwendbar sind.

Bei der digitalen Verarbeitung von Videosignalen in einem 10" Fernsehempfänger wird ein demoduliertes analoges Videosignal mit Hilfe eines Analog/Digital-Konverters (A/D-Konverter) in ein digitales Videosignal umgewandelt. Der A/D-Konverter liefert typischerweise ein Ausgangssignal, das über einen Dynamikbereich quantisiert ist, welcher im wesentlichen gleich dem Dynamikbereich des Analogsignales ist. Wenn beispielsweise das Analogsignal einen Dynamikbereich von einem Volt hat, dann quantisiert ein 8-Bit-A/D-Konverter das Signal in 256 mögliche Pegel mit einer Auflösung von etwa 4 mV. Somit entspricht ein Zuwachs von einem Bit gleich 4 mV. Durch Beibe-

haltung des Dynamikbereichs des Eingangssignals bei dem Umwandlungsprozeß bleibt ein maximales Maß an Bildauflösung während der digitalen Signalverarbeitung erhalten.

Wenn das Videosignal erst einmal in digitale Form umgewandelt ist, kann es durch Kammfilterung für die weitere Verarbeitung in seine Leuchtdichte- (Y) und Färb- (I und Q) Komponenten zerlegt werden. Bei der nachfolgenden Bearbeitung erfolgt üblicherweise eine digitale Filterung, wie etwa eine Tiefpaßfilterung, die üblicherweise zur Trennung der Vertikaldetailinformation aus dem kammgefilterten Farbsignal durchgeführt wird. Die Vertikaldetailinformation kann dann mit dem kammgefilterten Leuchtdichtesignal wieder zusammengefaßt werden zu einem vollständig wiederhergestellten Leuchtdichteinformationssignal. Außerdem kann eine zusätzliche Menge der Detailinformation dem kammgefilterten Leuchtdichtesignal wieder hinzugefügt werden, so daß man ein angehobenes Leuchtdichtesignal erhält. Die Menge dieser zusätzlichen Detailinformation kann durch den Betrachter eingestellt werden, so daß er ein konturenreicheres Bild als ein Bild mit einer normalen Menge an Detailinformation erhält. Jedoch können durch die Hinzufügung der zusätzlichen Detailinformationskomponenten zu dem wiedergewonnenen Leuchtdichtesignal die digitalen Signalverarbeitungsschaltungen des Empfängers überlastet werden. Selbst wenn keine absichtliche Anhebung erfolgt, kann dor Impuls oder die Schrittfunktion eines digitalen Filters Uberschwingungen aufweisen, die sich in Digitalzahlen außerhalb des ursprünglichen Quantisierungsbereiches äußern. Es sei beispielsweise angenommen, daß das Videosignal beim 250-sten Quantisierungspegel liege. Wenn dem Signal ein Anhebungssignal einer Größe von 7 Quantisierungspegeln oder mehr hinzugefügt wird, dann läuft ein das Signal enthaltendes 8-Bit-Register über und stellt sich auf einen Pegel am anderen Ende des Signalbereiches ein. Das um ein 7-pegliges Signal vergrößertes Signal beim 250-sten Pegel führt beispielsweise dazu, daß das Register ein Signal beim ersten Pegel des Signalbereiches enthält. Wenn also ein Signal vom Wert 11111001₂(249_1Q) zu einem Signal vom Wert

1112 (⁷I₀) hinzuaddiert wird, dann wird das Register auf einen Wert 00000000O₂ (0 ) eingestellt, nämlich dem ersten Pegel des Bereichs von 256 Pegeln. Dieser Überlauf äußert sich im wiedergegebenen Bild als scharfer Übergang von Schwarz nach Weiß, oder umgekehrt, und erscheint als störender Punkt auf dem Bildschirm. In gleicher Weise treten Unterlauffehler auf, wenn ein Register von einem minimalen Pegel auf einen maximalen Pegel umspringt.

Überläufe können auch in digitalen Filtern auftreten, in denen verzögerte Videosignale gewichtet und kombiniert werden, so daß man eine gewünschte Filtercharakteristik erhält. Bei Zwischensignalkombinationen (innerhalb der Leiterstruktur, die zur Kombinierung von Signalen benutzt wird) können die-' selben Typen von Überläufen und Unterlaufen auftreten, wie sie oben beschrieben sind. Die Register in dem Filter können momentan auf den anderen Extremwert des Dynamikbereiches des Signals umspringen.

Diesen Überlauf oder Unterlauf eines Registers kann man verhindern, indem man beispielsweise das Register um ein weiteres Bit verlängert, so daß der oben beschriebene überlauf den Wert O11111OO1₂(249_1O) auf den Wert 10000000O₂ (256_1O) übergehen läßt. Dies führt jedoch zu zusätzlichen Kosten und zu einer größeren Komplexität des Systems, da im allgemeinen auch die nachfolgenden Filter erweitert werden müssen.

Ein' weiteres Verfahren, um über- und Unterläufe zu verhindern, liegt darin, das Signal über einen kleineren Dynamikbereich als den vollen Bereich des A/D-Konverters zu quantisieren. Beispielsweise bleiben die obersten dreißig Pegel und die untersten dreißig Pegel des A/D-Konverters normalerweise unbenutzt, damit nachfolgende über- und Unterläufe in diese Pegel hineinlaufen können. Durch diese Technik wird jedoch der Dynamikbereich des Signals bei der Signalverarbeitung von vornherein eingeschränkt, so daß dieses Verfahren unerwünscht ist.

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Schließlich kann man Überlastungsdetektoren verwenden, um das Auftreten von überlauf- und ünterlaufzuständen festzustellen. Diese Detektoren reagieren üblicherweise auf über- und Unterläufe, indem sie das digitale Signal auf einen Nominalpegel klemmen. Das geklemmte Signal liegt dann normalerweise bei einem Pegel, der einer Grauschattierung entspricht, und dies ist dann als ein Punkt in einem weißen oder schwarzen Bild sichtbar.

Gemäß den Prinzipien der hier zu beschreibenden Erfindung ist eine Vorrichtung vorgesehen, die eine binäre Subtraktion einer ersten und einer zweiten Binärzahl mit Hilfe eines digitalen Filters durchführt, welches eine erste Einrichtung zur Offset-Zweier-Komplementbildung der ersten Binärzahl, sowie eine zweite Einrichtung zur Offset-Zweier-Komplementbildung und zur Zweier-Komplementbildung der zweiten Binärzahl und schließlich eine dritte Einrichtung zur Addierung der in Offset-Zweier-Komplementform überführten ersten Binärzahl und der in Offset-Zweier-Komplementform und in Zweier-Komplementform überführten zweiten Binärzahl enthält.

Gemäß einer weiteren Ausführungsform wird ein Digitalfilter beschrieben, welches einen Schutz gegen Überlauf und Unterlauf bietet, indem es Signale in die Mitte des Dynamikbereiches des Filters zentriert. Dies erfolgt durch Umwandlung der Datenwörter in Offset-Zweier-Komplementform durch Invertierung des höchststelligen Bits des verarbeiteten Wortes. Die Datenwörter können durch Wiederumkehr des höchststelligen Bits jedes Datenwortes wieder in gerade Binärform rückgewandelt werden. Datenwörter in Offset-Zweier-Komplementform können im Wert reduziert werden (zum Zwecke der Gewichtung der Wörter), durch Verschieben des Datenwortes durch die niedrigststellige Bitposition und Replizierung des höchststelligen Bits in der freien höchstwertigen Bitposition des Datenregisters. Wenn im Filter zwei Datenwörter in Offset-Zweier-Komplementform additiv zusammengefaßt werden, dann können die herausgeschobenen Bits ignoriert werden,

-12-ohne daß Unterläufe oder Überläufe entstehen.

Bei einer anderen Ausführungsform der Erfindung werden in dem Digitalfilter Datenwörter additiv in einer Unterschaltung derart kombiniert, daß die Wörter entweder in Binärform oder in Offset-Zweier-Komplementform addiert werden, und daß in einer Unterschaltung Wörter subtraktiv derart kombiniert werden, daß die Wörter in Offset-Zweier-Komplementform subtrahiert werden.

Gemäß einem weiteren Gesichtspunkt der Erfindung werden positiv gewichtete Wörter in positivem Sinne in einer ersten Leiterschaltung von Binäraddierern kombiniert, und negativ gewichtete Worte werden in positivem Sinne in einer zweiten Leiterschaltung von Binäraddierern kombiniert. Die Ausgangssignale der beiden Leiterschaltungen werden dann in Offset-Zweier-Komplementform umgewandelt und in einem weiteren Addierer subtraktiv kombiniert, indem das Zweier-Komplement des umgewandelten Ausgangssignals der zweiten Leiterschaltung gebildet wird. Diese Filteranordnung erfordert vorteilhafterweise nur einen einzigen Subtraktionsschritt an den Ausgängen der beiden Leiterschalter.

In den beiliegenden Zeichnungen zeigen: 25

Fig. 1 das Blockschaltbild eines Digitalfilters, welches zur Veranschaulichung der Prinzipien der Erfindung verwendet wird;

Fig. 2 und 3 Kurvenformen zur Veranschaulichung des Prinzips des Filters nach Fig. 1 unter Verwendung von Datenwörtern in gerader Binärform?

Fig. 4 und 5 Kurvenformen zur Veranschaulichung der Betriebsweise des Filters nach Fig. 1 unter Verwendung von Datenwörtern, in denen die höchststelligen Bits invertiert worden sind (Offset-Zweier-Komplementform);

Fig. 6 und 7 Sinuskurven zur Veranschaulichung des Unterlaufproblems und seiner Veränderung gemäß den Prinzipien der Erfindung;

Fig. 8 ein Blockschaltbild eines Kosinus-FIR-Filters (Finite Impulse Response-Filter);

Fig. 9 ein Blockschaltbild eines Teils des Kosinus-FIR-Filters nach Fig. 8 in erfindungsgemäßer Ausbildung;

Fig. 10a und 10b Detailschaltbilder des in Fig. 9 veranschaulichten Teils des Kosinus-FIR-Filters;

Fig. 11 ein Blockschaltbild einer anderen Ausführungsform eines Teils des Kosinus-FIR-Filters nach Fig. 8 in erfindungsgemäßer Ausbildung;

Fig. 12a, 12b und 12c Detailschaltbilder eines Teils des in Fig. 11 gezeigten Kosinus-FIR-Filters und

Fig. 13 die Übertragungskennlinie des Kosinus-FIR-Filters gemäß den Figuren 8 bis 12.

Fig. 1 zeigt das Blockschaltbild eines Digitalfilters, dem an einem Eingangsanschluß 10 Eingangssignale zugeführt werden, welche eine Reihe von Verzögerungsstufen durchlaufen, von denen Stufen 12, 14, 16 und 18 gezeichnet sind. Eine Anzapfung am Ausgang der Stufe 12 ist an einen Eingang eines Koeffizientenmultiplizierers 22 angekoppelt, welcher das angezapfte Signal mit einem Koeffizienten C. multipliziert. Das Ausgangssignal der Verzögerungsstufe 18 wird einem Eingang eines zweiten.Koeffizientenmultiplizierers 24 zugeführt, der dieses Signal mit einem Koeffizienten C_ multipliziert. Die Ausgangssignale der Koeffizientenmultiplizierer 22 und 24 werden an die Eingänge einer Kombinationsschaltung 20 gelegt, welche diese zugeführten Signale subtraktiv kombiniert.

Zur Veranschaulichung der Prinzipien der Erfindung sei angenommen, daß ein dreieckförmiges Signal 8 digitalisiert werden soll, welches dem Eingangsanschluß 10 des Filters zugeführt und dort verarbeitet wird. Am Ausgang der Stufe 12 erscheint das Signal als verzögertes Signal A, und es wird mit dem Gewichtsfaktor C₁ multipliziert, der in diesem Fall den

Wert 1/2 hat. Am Ausgang der Stufe 18 erscheint ein weiter verzögertes Signal B, das mit dem Gewichtsfaktor C₂ multipliziert wird, der hier den Wert 1/4 hat. Das Signal am Ausgang der Kombinationsschaltung 20 hat die Form (A/2-B/4), bezogen auf die verzögerten Signale A und B an den Ausgängen der Stufen 12 und 18.

In Fig. 2 sind digitalisierte Signalformen A und B gezeigt. Die Beispiele der Signalformen in Fig. 2 ergeben sich aufgrund der Eingangssignalform 8 nach Fig. 1, wenn die Verzögerung zwischen den Ausgangssignalen der Stufen 12 und 18 gleich der Hälfte der Periode der Eingangssignalform ist. Daher wird die Signalform A von ihrem Maximalwert 11H₂ ^auf ihren Minimalwert 000O₂ verringert, während in derselben Zeit die Signalform B von 0000- auf TIII₂ ansteigt. In diesem Beispiel sind die Signalformen A und B über den vollen Dynamikbereich eines Systems mit 4-Bit-Wörtern quantisiert, und sie werden innerhalb sechzehn Taktzyklen über diesen vollen Bereich vergrößert oder verkleinert. Es sei darauf hingewiesen, daß das Quantisierungssystem ein 4-Bit-System für gerade Binärwörter ist, dessen Bereich von einem Minimalwert 0000~ bis zu einem Maximalwert 1111₂ reicht.

Es sei nun gleichzeitig Fig. 3 betrachtet, wo Signalformen dargestellt sind, welche das Verhalten des Filters nach Fig. 1 für die in Fig. 2 gezeigten Signalformen A und B veranschaulichen. Signalform A wird mit 1/2 multipliziert, indem das' die Pegelwerte der Signalform A darstellende Binärwort um eine Bitposition nach rechts verschoben wird und das höchststellige Bit durch eine 0 ersetzt wird. Damit die Werte innerhalb der Grenzen eines 4-Bit-Systems bleiben, werden zur rechten Seite des 4-Bit-Wortbereiches verschobene Bits, welche Binärbruchteilswerte haben, gestrichen. Dieser Vorgang führt zur Signalform A/2, die in Fig. 3 gezeigt ist und die bei einem Pegel 0111₂ beginnt (dies ist der um ein Bit nach rechts verschobene Wert 1111«) und beim fünfzehnten Taktzyklus auf den Wert 000O₂ abgesunken ist. Der durch das Weg-

lassen der herausgeschobenen Bits verursachte Rundungsfehler hat zur Folge, daß das Signal A/2 alle zwei Taktimpulse um einen Inkrementpegel abnimmt. Das heißt, daß eine Verschiebung von ITII₂ und 111O₂ um ein Bit nach rechts für beide Wörter zu einem Wert 0111₂führt.

Die Wörter der Signalform B werden mit 1/4 multipliziert, indem jedes Datenwort in gleicher Weise um zwei Plätze nach rechts verschoben wird. In diesem Fall ändert die Signalform B/4 ihren Pegel wegen des Rundungsfehlers nur bei jedem vierten Taktzyklus. Das bedeutet, daß die Wörter 000O₂, 0001₂, 001O₂ und 0011₂ bei nach Rechtsverschiebung um zwei Plätze in jedem Beispiel zu einem Wert 000O₂ führen.

Die Signalformen A/2 und B/4 werden nun subtraktiv kombiniert, so daß die gewünschten Ergebnisse (A/2-B/4) erhalten werden. Die Subtraktion B/4 von A/2 erfolgt durch Zweier-Komplementbildung der Datenwörter B/4 und anschließende Addierung der in Zweier-Komplementform vorliegenden Wörter zu den entsprechenden A/2 Wörtern. Die Zweier-Komplementbildung einer Binärzahl (entweder in gerader Binärform oder in Offset-Zweier-Komplementform) ist ein Verfahren zur Bildung einer Binärzahl vom negativen Wert der ursprünglichen Binärzahl. Im Binärsystem ist ebenso wie im Dezimalsystem die Subtraktion einer ersten Zahl von einer zweiten Zahl dieselbe arithmetische Operation wie die Addition des negativen der ersten Zahl zu der zweiten Zahl; beide Methoden führen zu demselben Ergebnis. Die Zweier-Komplementbildung erfolgt durch Invertierung sämtlicher Bits eines Datenwortes (auch bekannt als Einer-Komplementbildung eines Datenwortes), und anschließende Erhöhung des invertierten Wortes um 1. Beispielsweise ist der Wert von B/4 über die ersten vier Taktzyklen 000O₂. Um von diesem Wert das Zweier-Komplement zu bilden, wird das Wort zuerst invertiert, so daß die Zahl 11TI₂ entsteht. Dieses invertierte Wort wird dann um 1 erhöht, so daß man 1000O₂ erhält. Man sieht, daß dieses durch Zweler-Komplementblldung erhaltene Wort ein 5-Bit-Wort ist, bei dem das fünfte Bit, also das höchstwertige Bit 1, ein Überlaufbit ist. Dieser Wert wird

dann in den ersten vier Taktzyklen zu den A/2 Worten 011I₂ und 011O₂ addiert, so daß Werte 10111₂ und 1011O₂ für (A/2-B/4) über die Taktzyklusintervalle 1-2 bzw. 3-4 entstehen.
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Die berechneten Werte von A/2, B/4 und des Ausgangswertes (A/2-B/4) sind in der nachstehenden Tabelle 1 angeführt und in Fig. 3 graphisch dargestellt. Die Ausgangswerte für (A/2-B/4) sind als Signalform 32 (in dünner ausgezogener Linie) gezeichnet, und man sieht, daß sie von einem Wert 0111« während der Taktzyklusintervall 1 und 2 auf einen Wert 000O₂ in den Taktzyklusintervallen 11 und 12 abnehmen. Diese Werte erhält man durch Vernachlässigung des höchstwertigen Bits des 5-Bit-Ausgangswortes nach Tabelle 1, da dies überlaufbits über den gewünschten 4-Bit-Bereich sind. Zu Beginn des Taktzyklusintervalles 13 springt die Ausgangssignalform 32, wie man sieht, über fast den gesamten 4-Bit-Bereich, und dies erscheint als übergang von 0000 auf 1110. Die Signalform fährt dann kontinuierlich fort wie vorher auf einen Endwert von .1101 beim Taktzyklus 16.

Die im Signal 32 zu Beginn des Taktzyklusintervalls 13 auftretende Diskontinuität hat ihren Grund in der Beschränkung des Dynamikbereiches des Systems auf vier Bit, wobei das Überlaufbit während der Taktzyklen 1-12 außer Betracht bleibt. Wenn der Dynamikbereich auf fünf Bit erweitert wird, wie dies in Fig. 3 oberhalb der gestrichelten Linie 30 gezeigt ist, dann können die Ausgangswerte in der durch die Signalform 34 (die dicke ausgezogene Linie) gezeigten Weise aufgezeichnet werden, wobei das Überlaufbit berücksichtigt wird. In diesem System mit erweitertem Bereich ändert sich (A/2-B/4) EXT. als sich durchgehend oder fortlaufend von 10111₂ ^au^ 01101₂ ändernde Signalform (EXT. steht für Erweitert). Dies ist die gewünschte Ausgangssignalform, man kann sie jedoch nur durch Verdopplung des Dynamikbereiches des Systems auf fünf Bit erhalten. Wenn die Signalform 32 nach Fig. 3 ein gefiltertes Videosignal wäre, wobei ein Ende des 4-Bit-Bereiches die weißgerichteten Signale und das andere Ende die schwarzgerichteten Signale bedeutet, dann würde die Signalform 32 eine

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scharfe unerwünschte Diskontinuität von Schwarz nach Weiß oder umgekehrt ergeben.

Die unerwünschte Diskontinuität der Signalform 32 nach Fig.3 läßt sich ohne Erweiterung des Dynamikbereichs eines 4-Bit-Systems verhindern durch die Verwendung eines Quantisierungssystems für das Filter nach Fig. 1, welches als Offset-Zweier-Komplement-System bekannt ist. Das gerade Binärsystem welches längs der Koordinate in Fig. 2 dargestellt ist, wird in das Offset-Zweier-Komplement-System umgewandelt durch Invertierung des höchststelligen Bits jedes Binärwortes, so daß man zu dem Quantisierungssystem gelangt, welches längs der Ordinate in Fig. 4 gezeigt ist. Das Ergebnis dieser Umwandlung ist ein Quantisierungssystem mit einem NuIl-Wert am Mittelpunkt des ursprünglichen Binärsystems und einer symmetrischen Verteilung positiver und negativer Werte oberhalb und unterhalb dieses Mittelpunkts. Der Wert Dq_TC eines Datenwortes in Offset-Zweier-Komplementform läßt sich ausdrücken als

N-2

⁰OTC = <^E 2^r V -2^N"¹ Vi
r=0

wobei N die Anzahl von Bits in dem Wort und das r-te Bit T entweder 0 oder 1 ist.

Wenn die Signalformen A und B nach Fig. 4 im Offset-Zweier-Komplement-System quantisiert sind und dem Filter nach Fig.1 zugeführt werden,, dann entstehen die Signalformen nach Fig.5. Die Signalform A/2 entsteht durch Verschiebung der Datenwörter der Signalform A nach Fig. 4 um eine Bitposition nach rechts und Replizierung des höchststelligen Bits in der freien höchststelligen Bitposition (wie oben beschrieben). Die Signalform B/4 entsteht durch Verschiebung der Datenwörter der Signalform B um zwei Positionen nach rechts in ähnlieher Weise. Wenn beispielsweise das Wort 110O₂ der Signalform B des Taktzyklus 5 nach Fig. 4 um zwei Bitpositionen nach rechts verschoben wird, dann werden die höchststelligen Bitpositionen, welche durch die Verschiebung frei werden, mit

Einsen gefüllt, dem höchststelligen Bit des ursprünglichen Datenwortes 110O₂. Als Ergebnis dieser Verschiebung und der Replikation des höchststelligen Bit ist das Datenwort B/4 in diesem Falle 111I₂- Dieses Verfahren wird fortgesetzt, ob nun das höchststellige Bit eine 0 oder eine 1 ist.

Wie im Fall der Signalform gemäß Fig. 3 ändert die Signalform A/2 nach Fig. 5 die Pegel alle zwei Taktzyklen, und die Signalform B/4 ändert die Pegel alle vier Taktzyklen, wegen des Rundungsfehlers.

Die resultierende Ausgangssignalform (A/2-B/4) entsteht in Fig. 5 durch Anwendung desselben Verfahrens, welches aus Fig. 3 ersichtlich ist. Das heißt, die Datenwörter B/4 werden einer Zweier-Komplementbildung unterzogen und zu den Datenwörtern A/2 hinzuaddiert. Die Werte für A/2, B/4, das Zweier-Komplement von B/4(B/4|_,_C) und die Ausgangswerte von (A/2-B/4) sind in Tabelle 2 dargestellt. Die Ausgangswerte der Funktion (A/2-B/4) sinken, wie man sieht, gleichmäßig von einem Wert 0101» während der ersten zwei Taktzyklusintervalle auf einen Wert 1011„ während der letzten zwei Taktzyklusintervalle. Die Signalform (A/2-B/4) nach Fig. 5 hat dieselbe Form wie die Signalform 34 in Fig. 3, jedoch erstreckt sie sich nicht über die Grenzen des dynamischen Bereiches des 4-Bit-Offsetz-Zweier-Komplement-Systems.

Tabelle 2 und Fig. 5 zeigen einen weiteren Aspekt des Offset-Zweier-Komplement-Filters: überlaufbits im Filter, die eine Erweiterung des Quantisierungssystems um ein Bit zu erfordern scheinen, können unbedenklich ignoriert werden. Beispielsweise sind die Ausgangswörter, die während der Taktzyklusintervalle 9-16 in Fig. 2 erzeugt werden, sämtlich 5-Bit-Wörter. Jedoch können die höchststelligen Bits (Überlaufbits) dieser Wörter ignoriert werden. Die verbleibenden vier Bits jedes Wortes sind in Fig. 5 als gültige 4-Bit-Wörter aufgezeichnet, welche die gewünschte Signalform &/2-B/4)ergeben.

Fig. 5 veranschaulicht ein bedeutendes Merkmal des Offset-Zweier-Komplement-Filters. Man sieht, daß die drei dort gezeigten Signalformen für den symmetrischen Eingangssignalzustand symmetrisch oberhalb und unterhalb des Nullwert-Mittelpunktes des Quantisierungssystems liegen. So können die Signale im Mittel über den halben Dynamikbereich des Quantisierungssystems oberhalb und unterhalb des Mittelpunktswertes variieren/ ehe ein Überlauf- oder Unterlaufzustand auftritt.

Das Prinzip dieses Merkmals oder dieser Eigenschaft ist in den Fig. 6 und 7 veranschaulicht. In diesen Figuren sind zum Zwecke der Illustration glatte analoge Signalformen gezeichnet. In Fig. 6 ist die Signalform in die neun verfügbaren Binärpegel quantisiert, welche längs der Ordinate der Zeichnung eingetragen sind. Man sieht, daß das binäre Ausgangssignal A_ sich über den vollen Dynamikbereich des binären Quantisierungssystems von 100O₂ bis 000 _ ändert. Ein Eingangssignal B„ ist nicht gezeichnet, aber es hat dieselbe Amplitude wie das Eingangssignal A_R und ist um 180° phasenverschoben. Wenn diese beiden Eingangssignale mit den Koeffizienten 1/2 und 1/4 gewichtet sind, dann entstehen die veranschaulichten Signalformen A_R/2 und B_ß/4. Wenn diese beiden Signale subtraktiv kombiniert werden, dann entsteht ein Signal von der Form (A/2-B/4). Man sieht, daß dieses Signal einen Unterlauf des Quantisierungssystems zwischen den Punkten t. und t2 und t₃ und t. bildet. Während dieser Intervalle umspringt das resultierende Signal das Register und erscheint oben in der Figur wieder, wie bei 40 und 42 dargestellt. Der Grund hierfür liegt darin, daß die Eingangssignale A_ß und B_ß und die Zwischensignalfοrmen Α_η/2 und B /4 alle auf 000 an einem Ende des Dynamikbereiches des Quantisierungssystems bezogen sind. Signale, die unter den 000„ Bezugspegel gehen wollen, springen somit um und gehen vom anderen Extrem des Dynamikbereiches in das Quantisierungssystem ein.

Ähnliche Signalformen sind in Fig. 7 gezeigt, welche im Offset-Zweier-Komplementsystem quantisiert sind. Die Eingangssignale A_QT und B₀- (die nicht dargestellt sind) nehmen wiederum den vollen Dynamikbereich des Systems ein und liegen um 180° gegenseitig außer Phase. Man sieht, daß die Zwischensignalformen A_o_/2 und B-.-/4 sich symmetrisch um den Mittelpunkt swert 00O₂ verändern. Die resultierenden Signalformen (Aq_t/2 - B_0T/4) ändern sich ebenfalls um den Mittelpunkt 00O₂/ aber anders als in Fig. 6 ragen diese resultierenden Signalformen nicht über die Dynamikbereichsgrenzen des Quantisierungssystems hinaus. Die resultierenden Signalformen weisen daher keine Diskontinuitäten auf, und alle Signalformen sind an den Punkten t₁, t₂, t, und t. als auf den Mittelpunktswert 00O₂ bezogen gezeichnet.

Fig. 8 zeigt als Blockdiagramm ein phasenlineares digitales Kosinusfilter, das acht parallele Schieberegister 50 enthält, welche alle 21 Stufen lang sind, und um einen Mittelabgriff liegen symmetrisch gewichtete Abgriffe. Die Frequenzkennlinie des Filters ist eine Summierung von Kosinusfunktionen, welche von den symmetrisch gewichteten Ausgangsabgriffen "abgeleitet sind, deren Signale kombiniert werden und Terme einer Kosinusreihe darstellen. Die Mittelabgriffe an den Stufen 11 der Schieberegister ergeben einen Term in der Reihe, der einer Konstanten in der Frequenzebene entspricht, welche eine Amplitudenversetzun-g in der Kennlinie ergibt.

Den¹ Eingängen des Schieberegisters 50 wird ein 8-Bit-Signal x(n) zugeführt, wobei entsprechende Bits b_Q-b₇ den einzelnen Parallelschieberegistern zugeführt werden. Die acht ersten Stufen 1 haben Ausgangsabgriffe (E), die parallel an den Eingang einer Gewichtsfunktionsschaltung 61 angeschlossen sind. (In Fig. 8 bedeutet ein breiter Pfeil mehrere parallele Signalwege.) Ähnlich sind Stufen 5 (C), 9(A), 11(K), 13(B), 17(D) und 21 (F) an die Eingänge von Gewichtsfunktionsschaltungen 62, 63, 52, 64, 65 und 66 angeschlossen. Gewichtete Signale von den Ausgängen der Gewichtsfunktionsschaltungen 63 und 64 werden den Eingängen eines Addierers 70 zugeführt,

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dessen Ausgang mit einem Eingang eines Addierers 56 verbunden ist. Die Ausgänge der Gewichtsfunktionsschaltungen 62 und 65 sind mit den Eingängen eines Addierers 72 verbunden, dessen Ausgang an einen Eingang eines Addierers 58 angeschlossen ist. Die Ausgänge der Gewichtsfunktionsschaltungen 61 und 66 sind mit den Eingängen eines Addierers 74 verbunden, dessen Ausgang mit einem zweiten Eingang des Addierers 58 verbunden ist. Der Ausgang des Addierers 58 liegt an einem zweiten Eingang des Addierers 56, dessen Ausgang wiederum an einem Eingang eines Addierers 54 liegt. Der Ausgang der am Mittelabgriff liegenden Gewichtsfunktionsschaltung 52 ist mit einem zweiten Eingang des Addierers 54 verbunden. Dieser letzte Addierer 54 liefert an seinem Ausgang ein gefiltertes Ausgangssignal.

Im Betrieb werden zunehmend verzögerte Datenwörter an den entsprechenden Verzögerungsstufen abgegriffen, gewichtet und einer Leiterschaltung von Addierern zugeführt, welche die gewichteten Abgriffssignale kombiniert. Abgriffe, welche symmetrisch zur Mittelstufe 11 liegen, werden gleichgewichtet und demselben ersten Addierer in der Leiterschaltung zugeführt. Beispielsweise werden Signale an den Stufenorten 9 und 13, die mit A und B bezeichnet sind, beide mit einem Faktor 5/16 gewichtet. Die gewichteten Signale (5/16)A und (5/16)B werden beide einem Addierer 70 zugeführt, welcher ein summiertes Signal (5/16) (A+B)· erzeugt. Eine ähnliche Gewichtung erfolgt für die Signale C, D, E, F und K. Alle gewichteten Abgriffssignale um den Mittelabgriff 11 erscheinen am Ausgang des Addierers 56 in summierter Form, für den sich eine normierte Filterkennlinie ergibt, die von den Lagen und Gewichtungen der Abgriffe abhängt. Diese normierte Kennlinie wird dann im Addierer 54 durch den Gewichtswert des Mittelabgriffes versetzt, so daß sich die gewünschte Ausgangskennlinie ergibt.

Man kann die Anzahl der Gewichtsfunktionsschaltungen 61 bis 66 gemäß Fig. 8 wegen der symmetrischen Abgriffsabstände und Abgriffygewlchtaw(!rtungon reduzieren. Da die beldnn iJicjnalabgriffswege, die mit jedem der Addierer 70, 72 und 74 in

Fig. 8 verbunden sind, mit jeweils demselben Wert gewichtet sind (beispielsweise 5/16 - 7/64 oder 3/64), können die Abgriff ssignale kombiniert und in der Summe gewichtet werden. Beispielsweise können die abgegriffenen Signale A und B unmittelbar der Addierschaltung 70 zugeführt werden, wie dies Fig. 9 zeigt, der das Summensignal (A+B) erzeugt. Dieses Summensignal wird dann zur Erzeugung der gewünschten Signalfunktion 5/16(A+B) gewichtet, welche dieselbe ist, die mit der Schaltung nach Fig. 8 erhalten wird. In gleicher Weise werden gemäß Fig. 9 die Signale C und D sowie die Signale E und F durch Addierer 72 bzw. 74 kombiniert, und die Summensignale (C+D) und (E+F) werden dann gewichtet.

In dem FIR-Filter gemäß Fig. 8 sind die Gewichtsfunktions-· werte sämtlich Vielfache der negativen Potenzen von 2, wie man sieht. Dadurch können die Gewichtsfunktionsschaltungen als Schiebe- und Addier-Multiplizierer aufgebaut werden, in denen die Summensignale zuerst verschoben werden, so daß sie durch geeignete Potenzen von 2 dividiert werden, und dann addiert oder subtrahiert werden, um die gewünschte Gewichtsfunktion zu bilden. Beispielsweise kann der Wert 5/16 der Gewichtsfunktionsschaltungen 63 und 64 erzeugt werden durch Division des Signales (A+B) durch 4 und durch 16, anschließende Addition der verschobenen Signale, wodurch (1/4) (A+B) + (1/16).(A+B) = (1/4 + 1/16) (A+B) ist, was gleich dem gewünschten Ergebnis (5/16)(A+B) ist.

Eine Ausführungsform der Leiterschaltung nach Fig. 8 ist als Blockschaltbild in Fig. 9 gezeigt, wobei Verschiebe- und Additions-Multiplizierer verwendet werden. Die Signale A und B werden dem Addierer 70 zur Erzeugung des Summensignals (A+B) zugeführt, welches einer durch 4 teilenden Schaltung 81 und einer durch 16 teilenden Schaltung 82 zugeführt wird. Die Ausgänge der Teiler 81 und 82 sind mit den Eingängen eines Addierers 83 gekoppelt, welcher ein Ausgangssignal der Form (5/16)(A+B) erzeugt. Der Ausgang des Addierers 83 ist mit einem Eingang des Addierers 56 über eine Offset-Zweier-Komplement-Transformationsschaltung 89 verbunden (Offset-

-23-Zweier-Komplement wird auch mit OTC abgekürzt).

Die Signale C und D werden im Addierer 72 addiert, dessen Ausgang mit dem Eingang einer Schaltung 80 gekoppelt ist, welche das Signal (C+D) in Offset-Zweier-Komplementform transformiert. Der Ausgang dieser OTC-Transformationsschaltung 80 ist mit den Eingängen eines durch 8 dividierenden Teilers 84 und eines durch 64 dividierenden Teilers 85 verbunden. Der Ausgang des Teilers 85 ist mit dem Eingang einer Einer-Komplementschaltung 86 verbunden, und die Ausgänge des Teilers 84 und der Einer-Komplementschaltung 86 sind mit den Eingängen eines Addierers 87 gekoppelt. Der Ausgang des Addierers 87 ist mit dem Eingang einer zweiten Einer-Komplement schaltung 88 verbunden, deren Ausgang wiederum an einem Eingang eines Addierers 58 liegt.

Die Signale E und F werden vom Addierer 74 summiert und das Summensignal wird dem Eingang einer dritten Offset-Zweier-Komplementschaltung 90 zugeführt. Der Ausgang der Schaltung 90 ist mit den Eingängen eines durch 16 dividierenden Teilers 91 und eines durch 64 dividierenden Teilers 92 verbunden. Der Ausgang des durch 64 dividierenden Teilers ist mit dem Eingang einer Einer-Komplement-Schaltung 93 verbunden, und die Ausgänge des Teilers 91 und der Einer-Komplementschaltung 93 sind mit den Eingängen eines Addierers 94 gekoppelt, dessen Ausgang mit dem zweiten Eingang des Addierers 58 verbunden ist.

Der Ausgang des Addierers 58 ist mit einem zweiten Eingang des Addierers 56 verbunden, dessen Ausgang wiederum an einen Eingang des Addierers 54 über eine Schaltung 96 geführt ist, die das OTC-Ausgangssignal der Addierschaltung 56 in Binärform umwandelt. Das K-Signal wird einem zweiten Eingang des Addierers 54 über einen durch 2 dividierenden Teiler 52 zugeführt. Am Ausgang des Addierers 64 erscheint ein Ausgangssignal y (n) .

Die gewichtete Funktion (-7/64) (C+D) wird aus dem (C+D)-Summensignal in einem zweischrittigen Verfahren abgeleitet. Zuerst wird vom Teiler 84 die Größe (1/8) (C+D) erzeugt und im Addierer 87 zu (-1/64) (C+D) hinzuaddiert. Dieser letzte Term entsteht durch Division des Summensignals (C+D) durch 64 mittels des Teilers 85 und anschließende Zweier-Komplementbildung aus dem Ergebnis mit Hilfe der Einer-Komplementschaltung 64 und dem Einfügungsbit der Addierschaltung 87. Wenn man am Addierer eine 1 als Einfügungsbit eingibt, dann wird die Summe des Augenden und des Addenden um 1 weiter erhöht. Die Kombination einer Einer-Komplement-Operation und einer weiteren Erhöhung um 1 stellt eine Zweier-Komplement-Operation dar, wie bereits dargelegt wurde. Fig. 9 zeigt, daß am Einfügungseingang (CI) des Addierers 87 eine 1 liegt (es sei bemerkt, daß - sofern nicht speziell etwas anderes gesagt wird - am Einfügungseingang aller Addierer eine 0 liegt). Das Ausgangssignal des Addierers 87 hat dann die Form (7/64) (C+D). Dieses Ausgangssignal wird dann vom Ausgangssignal des Addierers 94 im Addierer 58 subtrahiert unter Verwendung der Einer-Komplement-Schaltung 88 und des Einfügungsbits des Addierers 58, so daß das Ausgangssignal des Addierers 58 einen Ausdruck der Form (-7/64) (C+D) hat.

Ähnlich wird die Funktion (3/64) (E+F) gebildet durch Kombination (1/16) (E+F) (welches vom Teiler 91 geliefert wird) mit (-1/64) (E+F) ^welches vom Teiler 92, der Einer-Komplementschaltung 93 und dem Einfügungsbit des Addierers 94 geliefert wird) im Addierer 94. Dieses Signal wird dann dem Addierer 58 zugeführt.
30

Der Addierer 58 erzeugt ein Ausgangssignal, welches entweder positiv oder negativ sein kann, je nach den relativen Größen der Summen (C+D) und (E+F). Wenn beispielsweise (C+D) gleich (E+F) ist, dann ist der Ausgang des Addierers 58 gleich: (-7/64) (C+D) + (3/64) (E+F) - (-4/64) (C+D) = (-4/64) (E+F), da (-7/64) (C+D) einen größeren negativen Wert hat als der positive Wert von (3/64) (E+F) ist.

Als ein zweites Beispiel sei angenommen, daß (E+F) dreimal so groß wie (C+D) ist. Dann ist das Ausgangssignal des Addierers 58 gleich

(-7/64) (C+D)+3(3/64) (C+D) = (2/64) (C+D), welches einen positiven Wert darstellt.

Da das Vorzeichen des Ausgangssignals des Addierers 58 von der Größe der Eingangsdaten abhängt und daher unbestimmt ist, wird der Addierer 58 unter Verwendung von Offset-Zweier-Komplementzahlen betrieben, um gegen Unterlauf und das daraus resultierende Zahlensystemumspringen geschützt zu werden, was bei Binärzahlen eintreten würde. Die Offset-Zweier-Komplementtransformationsschaltungen 80 und 90 sind daher dem Addierer in zwei zu diesem führenden Signalwegen vorangeschaltet. Die Transformationsschaltungen 80 und 90 sind gemäß der Darstellung den Addierern 87 und 94 vorangeschaltet, die ebenfalls eine Subtraktion durchführen, aber sie werden für diese Addierer nicht benötigt, weil die Vorzeichen ihrer Ausgangssignale bestimmt sind. Der Grund liegt darin, daß beide Signalwege zu den Addierern von einem gemeinsamen Datenwort ausgehen und ein Wert geringerer Amplitude immer von einem Wert größerer Amplitude abgezogen wird. Der Addierer 87 führt beispielsweise immer die Funktion (1/8) (C+D) - (1/64) (C+D) aus, in welcher der Minuend (1/8) (C+D) immer größer als der Subtrahend (1/64) (C+D) ist. In gleicher Weise erzeugt der Addierer 94 immer einen Term, der gleich ist

(1/16) (E+F) - (1/64) (E+F), wobei der Minuend (1/16) (E+F) immer größer als der Subtrahend (1/64) (E+F) ist. Eine Offset-Zweier-Komplementbildung ist daher für diese beiden Addierer nicht erforderlich, man kann sie jedoch gewünschtenfalls vornehmen, um die Datenwörter in die für den richtigen Betrieb des Addierers benötigte Form zu bringen.

Es ist jedoch nicht erwünscht, Offset-Zweier-Komplement-Zahlen in dem Filter nach Fig. 9 zu verwenden. Beispielsweise

addieren die Addierer 70, 72 und 74 jeweils zwei 8-Bit-Zahlen. Die resultierende Summe muß eine 9-Bit-Zahl sein, damit Überläufe vermieden werden, wenn die beiden summierten Wörter bei oder nahe bei ihren Maximalwerten liegen. Dies gilt gleichermaßen, wenn es sich um Offset-Zweier-Komplement-Wörter oder um Binärwörter handelt. Liegen die Wörter in Offset-Zweier-Komplement-Form vor, dann müssen die Wörter am Addierereingang durch eine Replikation des höchststelligen Bits (MSB) auf 9 Bit erweitert werden, weil die Offset-Zweier-Komplement-Addition erfordert, daß die Eingangswörter gleiche oder größere Länge als die Ausgangswörter haben. Dabei wäre es nötig, daß die Addierer 70, 72 und 74 9-Bit-Eingangswörter verarbeiten können. Es sind jedoch üblicherweise nur Addierer mit Vielfachen von 4 Bit erhältlich. Ein typischer Addierer, wie etwa die in diesem Beispiel verwendeten, kann 8-Bit-Eingangswörter verarbeiten und 9-Bit-Ausgangswörter erzeugen einschließlich eines Übertragbits wie das erwähnte höchststellige Bit. So können die Addierer 70, 72 und 74 übliche 8-Bit-Addierer sein, wenn man mit linearen Binärzahlen (straight binary numbers) arbeitet, und sie addieren zwei 8-Bit-Eingangswörter zur Erzeugung eines 9-Bit-Ausgangswortes. Das neunte Bit wird von dem üblicherweise verfügbaren Ubertragsausgang jedes Addierers abgenommen. Durch die Verwendung linearer binärer Datenwörter anstatt Offset-Zweier-Komplement-Wörter lassen sich daher gerätetechnische Einsparungen bei den Addierern 70, 72 und 74 erreichen.

Ähnliche gerätetechnische Einsparungen kann man erhalten, wenn man den Addierer 54 mit linearen Binärzahlen anstatt mit Offset-Zweier-Komplementzahlen betreibt. Das Ausgangssignal des Addierers 56 wird daher durch einen Binärkonverter 96 in Binärform zurückverwandelt, so daß der Addierer 56 zwei Binärwörter zu einem 8-Bit-Ausgangswort addiert. Wenn dieses 8-Bit-Ausgangswort zu dem 7-Bit-K/2-Wort im Addierer 54 hinzuaddiert wird, dann braucht man zur Vermeidung eines Überlaufs dieses Addierers ein 9-Bit-Ausgangswort.

Die Verwendung von Binärdaten im Addierer 54 verringert daher die Notwendigkeit, den Addierer 54 zur Eingabe von 9-Bit-Eingangswörtern zu erweitern, was erforderlich wäre, wenn der Addierer 54 mit Offset-Zweier-Komplement-Wörtern betrieben würde.

Der Addierer 56 muß bei dieser Ausführungsform unter Verwendung von Offset-Zweier-Komplementzahlen betrieben werden, damit an seinem Ausgang Überläufe auf 9 Bit vermieden werden.

Der Grund ist, daß das Ausgangssignal des Addierers 58 in Offset-Zweier-Komplement-Form vorliegt, wobei die Datenwörter um die Mitte eines 7-Bit-Wort-Systems zentrisch liegen. Wenn das Ausgangssignal des Addierers 58 in Binärform umgewandelt wäre, dann würde der Minimalwert jedes Ausgangswortes oberr.

halb des Null-Bezugspegels des Binärzahlensystems liegen, was.dazu führen würde, daß die Wörter größere absolute Größen hätten als notwendig ist. Bei Addition zum Binärausgangssignal des Addierers 83 tritt beim Ausgangswort ein überlauf in ein 9-Bit-Zahlensystem auf, was bei einem 8-Bit-System zu einem Überspringen führen würde. Diese Überläufe werden verhindert durch Umwandlung des Ausgangssignals des Addierers 83 in Offset-Zweier-Komplementform, so daß sichergestellt wird, daß das Ausgangssignal des Addierers 56 nicht die Wortlänge von 8 Bit überschreitet.

Die Anordnung nach-Fig. 9 ist als Schaltbild in den Fig. 10a und 10b dargestellt. In Fig. 10a werden 8-Bit-Datenwörter C und D dem Addierer 72 zugeführt, welcher ein 9-Bit-Summenwort (C+D) an den Ausgängen Σ--Σ liefert, wobei Σ das Überlaufbit ist. Das Summenwort wird durch 8 geteilt, indem nur die sechs höchstwertigen Bits Σ-,-Σ den niedrigststelligen Eingängen a_Q-a₅ des Addierers 87 zugeführt werden. Das höchststellige Bit Σ_οο wird durch einen Inverter 18 invertiert, um das Wort in die Offset-Zweier-Komplementform zu bringen.

Das Summenwort (C+D) wird durch 64 dividiert, indem nur die drei höchststelligen Bits ^c~^_co &^en niedrigststelligen Bits b_Q-b₂ des Addierers 57 zugeführt werden. Das Eingangswort b_-b₂ des Addierers 87 wird in Offset-Zweier-Komplementform umgewandelt und wird für die Subtraktion durch Invertierung der Bits Σ, und Σ-, durch Inverter 86 und 86' ohne Invertierung des höchststelligen Bits Σ in einer Komplementform überführt. Das höchststellige Bit Σ wird in die Eingänge

CO

b₃, b, und bc des Addierers 87 repliziert für die richtige Offset-Zweier-Komplement-Addition. Dem Einfügungseingang CI des Addierers wird eine logische "1" zugeführt, um das in einer Komplementform vorliegende Wort in ein Wort in Zweier-Komplementform umzuwandeln. Der Addierer 87 führt dann die Funktion aus (1/8) (C+D) - (1/64) (C+D), wobei ein Ausgangswort der Form (7/64)(C+D) entsteht. Dieses Ausgangswort wird auf die sechs unteren Ausgangsbits ^₀-Z₅ des Addierers 87 begrenzt, weil 7/64 weniger als 1/8 des 9-Bit-Wortes (C+D) ist.

Der Addierer 74 arbeitet wie der Addierer 72 und addiert 8-Bit-Wörter E und F zu einem 9-Bit-Summenwort (E+F). Die fünf höchststelligen Bits des Summenwortes (E+F) werden den Eingängen a_Q-a₄ des Addierers 94 zugeführt, wobei das höchststellige Bit durch den Inverter 90 invertiert wird zur Umwandlung von(1/16)(E+F) in Offset-Zweier-Komplementform. Die drei höchststelligen Bits des Wortes (E+F) werden gleichfalls dem Addierer 94 zugeführt, um ein Wort der Form (1/64)(E+F) zu bilden. Dieses Wort wird von (1/16)(E+F) im Addierer 94 subtrahiert, indem es in Zweier-Komplementform überführt wird durch Inversion" der Bits Σ-. und Σ^ mit Hilfe der Inverter 93 und 93' und eine logische "1" am Carry-In-Eingang CI des Addierers 94 eingegeben wird. Das höchststellige Bit Σ₁₀ wird nicht invertiert, so daß das in Zweier-Komplementform vorliegende Wort in Offset-Zweier-Komplementform überführt wird. Das dem Eingang b₂ des Addierers 9 4 zugeführte höchststellige Bit wird für die richtige Offset-Zweier-Komplement-Addition zu den Eingangssignalen höherer Ordnung b₃ und b. repliziert. Der Addierer 94 führt die Funktion (1/16) (E+F)-(1/64)(E+F) aus und erzeugt ein Ausgangswort der Form (3/64) (E+F). Die-

ses Ausgangswort ist in den niedrigeren fünf Ausgangsbits Z₀-Z₄ des Addierers 94 enthalten, weil 3/64 kleiner ist als 1/16 des 9-Bit-Wortes (E+F).

Der Addierer 58 wird dann benutzt, um (7/64) (C+D) von (3/64) (E+F) zu subtrahieren, wobei sich das Minuszeichen für den Gewichtsfunktionsterm (-7/64) ergibt. Das Ausgangswort des Addierers 87 wird von den insgesamt mit 88 bezeichneten Invertern und dem Carry-In-Bit in Form einer logischen "1", welches dem Eingang CI des Addierers 58 zugeführt wird, in Zweier-Komplementform umgewandelt. Das höchststellige Bit wird in den Eingang a_ß des Addierers 58 repliziert. Das Ausgangswort des Addierers 94 wird den "b"-Eingängen des Addierers 58 zugeführt, wobei das höchststellige Bit in den Eingängen b,- und b, repliziert wird. Der Addierer 58 erzeugt ein Ausgangswort der Form (-7/64)(C+D)+(3/64)(E+F). Dieses Ausgangswort ist in sieben AusgangsbitsZ_Q-Zg enthalten, weil es die Summe von |7/64| plus j 3/64 j eines 9-Bit-Wortes ist, welches gleich 10/64 eines 9-Bit-Wortes ist. Da |10/64| weniger als 1/4 ist, übersteigt das Wort nicht mehr sieben Bit. Dieses Ausgangswort wird den Eingängen "b" des Addierers 56 zugeführt, wie Fig. 10b zeigt.

Gemäß Fig. 10b addiert der Addierer 70 die Wörter A und B zu dem Summenwort (A+B). Die sieben höchststelligen Bits dieses Summenwortes werden den Eingängen a^-ag des Addierers 83 zugeführt und bilden an diesen Eingängen (1/4)(A+B). Ähnlich werden die fünf höchststelligen Bits des Summenwortes (A+B) den Eingängen b_Q-b₄ des Addierers 83 zugeführt und bilden an den Eingängen "b" (1/16)(A+B). Da diese Addition in linearer Binärform nicht in Offset-Zweier-Komplementform erfolgt, werden in die höchststelligen Bits(a₇;b₅,b_g,b₇) Nullen eingefügt. Diese zwei Binärwörter werden addiert zu einem 8-Bit-Ausgangswort der Form (5/16) (A+B). Dieses Ausgangswort wird in Offset-Zweier-Komplementform umgewandelt durch Invertierung des höchststelligen Bit Z₇ mit Hilfe des Inverters 89. Das umgewandelte Wort wird dann zu dem Binärwort vom Addierer 58 im Addierer 56 hinzuaddiert, wobei ein

8-Bit-Ausgangswort entsteht, das mit Kosinussunune bezeichnet ist. Dieses Wort läßt sich durch acht Bit ausdrücken, da es durch die Summe von Bruchteilen eines 9-Bit-Wortes gebildet wird gemäß

I5/16I + j 7/64 j + J 3/64| = |30/64|_f und 30/64 weniger als 1/2 sind, so daß das Kosinussummenwort als Hälfte eines 9-Bit-Wortes durch 8 Bit darstellbar ist.

Das 8-Bit-Kosinussummenwort wird durch Invertierung des höchststelligen Bits E₇ des Addierers 56 mit Hilfe eines Inverters 96 in Binärform überführt, und dieses Binärwort wird dann im Addierer 54 zu (1/2)K addiert, indem das Kosinussummenwort den Eingängen a_Q-a₇ des Addierers zugeführt wird, während seinen Eingängen b_Q-bg die sieben höchststelligen Bits des Wortes K zugeführt werden. Das resultierende Ausgangswort y(n) ist in 9 Bits enthalten, weil das Kosinussummenwort eine maximale Größe von 1/4 eines 9-Bit-Wort-Systems haben kann, welches der Mittelpunkt eines 8-Bit-Wortes (und die Mitte eines 8-Bit-Wortes in Offset-Zweier-Komplementform) plus 1/2 seiner maximalen Größe von 30/64 oder |16/64| + (1/2) 130/641 = j 31 /641 ist. Das 8-Bit-Wort K wird durch 2 dividiert und kann somit eine maximale Größe von I1/4I eines 9-Bit-Zahlenbereiches haben. Die maximale Größe des Ausgangswortes y(n) ist somit gleich I31/64I + 116/64| = |47/64[ eines 9-Bit-Zahlenbereiches. Da 47/64 größer als 1/2 ist, benötigt das Ausgangswort y(n) 9 Bit.

Eine alternative Ausführungsform des FIR-Filters nach Fig.8 ist als Blockschaltbild in Fig. 11 gezeigt. Bei dieser Ausführungsform ergeben sich die Gewichtsfunktionswerte aus einer Summation inverser Potenzen von 2 (1/2, 1/4, 1/8, 1/16, 1/32, 1/64), wie es bei der Anordnung nach Fig. 9 der Fall war. Die Gewichtsfunktionswerte werden dann in einen Satz positiver Werte und einen Satz negativer Werte gruppiert. Die positiven Werte werden alle aufsummiert, und auch die negativen Werte werden alle aufsummiert, und beide Summationen erfolgen in binärer Form. Die beiden Summen werden dann

in Offset-Zweier-Komplementform umgewandelt, und die Summe der negativen Wert wird von der Summe der positiven Werte zu dem Filterausgangssignal subtrahiert.

In Fig. 11 werden wie bei der Anordnung nach Fig. 9 Signale A und B, Signale C und D bzw. Signale E und F in binärer Form den Addierern 70, 72 und 74 zugeführt. Das Ausgangssignal y(n) hat wieder die Form

y(n) = § + j£(A+B) - ^(C+D) + "|j(E+F) .

Dieser Ausdruck kann aufgeteilt werden in inverse Potenzen von zwei Funktionen

y(n) = § + ^(A+B) + f^(A+B) |(^C+D> ⁺ ^^(C+D> ⁺

Durch Umordnung dieser Terme in Gruppen positiver und nega tiver Werte erhält man
20

und dies ist die Subtraktion, welche der letzte Addierer im Filter ausführt. Durch Ausbildung des Filters in dieser Weise braucht eine Offset-Zweier-Komplement-Umwandlung nur an den Eingängen des letzten Addierers zu erfolgen, wo die einzige Subtraktion im Filter erfolgt.

Bei der Anordnung gemäß Fig. 11 werden den Teilern 81 und und dem Addierer 83 das Summenwort (A+B) zugeführt, so daß ein Ausgangssignal der Form (5/16)(A+B) entsteht, ebenso wie bei der Anordnung gemäß Fig. 9. Das Summenwort(C+D) wird durch die Teiler 84 bzw. 85 wieder durch 8 bzw. 64 geteilt, und das Summenwort (E+F) wird durch die Teiler 91 und 92 wiederum durch 16 bzw. 64 geteilt. Da die Teiler 84 und 92 negative Ausdrücke im endgültigen Ausgangssignal entstehen

lassen, werden ihre Ausgangssignale vom Addierer 116 zu einem Ausgangssignal der Form (1/8) (C+D) + (1/64) (E+F) addiert. Die von den Teilern 85 und 91 gelieferten positiven Ausdrücke werden vom Addierer 164 zu einem Ausgangssignal der Form (1/64) (C+D) + (1/16) (E+F) addiert. Das Ausgangssignal des Addierers 114 wird einem Eingang eines Addierers 112 zugeführt, wo der positive Ausdruck (5/16)(A+B) mit dem Ausgangswort des Addierers 114 summiert wird. Das Ausgangssignal des Addierers 112 wird einem Eingang eines Addierers 110 zugeführt, wo das Summenwort mit dem Ausdruck K/2 kombiniert wird. Das Ausgangssignal des Addierers 110 enthält sämtliche positiven Terme des Filters und ist gleich

S + 'L· (A+B) + 4t(C+D) + -—(E+F). ^{Ί 16 64 16}

Das Ausgangssignal des Addierers 116, welches die Summe der negativen Filterterme enthält, wird dann im Addierer 100 von der Summe der positiven Terme subtrahiert. Die Ausgangssignale der Addierer 110 und 116" werden durch die Schaltungen 102 bzw. 104 in Offset-Zweier-Komplementform umgewandelt. Das Ausgangssignal der Schaltung 104 wird dann vom Inverter 106 in einer Komplementform überführt und der Addierschaltung 100 zusammen mit einer Carry-In-"Eins" zugeführt, so daß das Ausgangssignal der Schaltung 104 in Zweier-Komplementform

umgewandelt wird. Das Ausgangssignal der Schaltung 102 wird auch einem Eingang des Addierers 100 zugeführt, welcher als Ausgangssignal y(n) in Offset-Zweier-Komplementform liefert, wobei nur ein einziger Subtraktionsschritt am Schluß erfolgt.

Die Anordnung nach Fig. 11 ist als Schaltung in den Figuren 12a, 12b und 12c gezeigt. In Fig. 12a werden 8-Bit-Wörter C und D im Addierer 72 zu einem 9-Bit-Summenwort (C+D) addiert. Die sechs höchststelligen Bits des Summenwortes (C+D) werden den sechs niedrigststelligen Biteingängen "a" des Addierers 116 zugeführt, so daß in diesen also der Wert (1/8) (C+D) eingegeben wird. Die drei höchststelligen Bits des Summenwortes (C+D) werden den drei niedrigststelligen Biteingängen "a" des Addierers 114 zugeführt, in dem auf

diese Weise (1/64)(C+D) eingegeben wird.

Der Addierer 74 summiert acht Bitwörter E und P und erzeugt ein 9-Bit-Summenwort (E+F). Die drei höchststelligen Bits des Summenwortes (E+F) werden den drei niedrigststelligen Biteingängen "b" des Addierers 116 zugeführt, wodurch dieser ein Eingangswort der Form (1/64)(E+F) erhält. Der Addierer 116 erzeugt ein 7-Bit-Ausgangswort der Form [(1/8)(C+D) + (1/64) (E+F)].

Die fünf höchststelligen Bits des Summenwortes (E+F) werden den fünf niedrigststelligen Eingängen "b" des Addierers zugeführt, der ein 6-Bit-Ausgangswort der Form (1/64)(C+D) + (1/16)(E+F) bildet.

Gemäß Fig. 12b sind Addierer 70 und 83 in gleicher Weise, wie es Fig. 10b zeigt, zusainmengeschaltet, um an den Ausgängen des Addierers 83 ein 8-Bit-Ausgangswort der Form (5/16)(A+B) zu erzeugen. Die Ausgänge des Addierers 83 sind mit den Eingängen "a" des Addierers 112 gekoppelt, und die Ausgänge des Addierers 114 sind mit den sechs niedrigststelligen Biteingängen "b" des Addierers 112 gekoppelt. Der Addierer 112 erzeugt ein 8-Bit-Ausgangswort der Form (5/16) (A+B) + (1/64) (C+D) + (1/16) (E+F).

Gemäß Fig. 12c wird, dem Addierer 110 an seinen Eingängen "a" das 8-Bit-Wort vom Addierer 112 zugeführt, und die sieben höchststelligen Bits des Wortes K werden seinen Eingängen b_Q-b_ zugeführt. Der Addierer 110 erzeugt ein 9-Bit-Ausgangswort als Summe der positiven Filterfunktionen in der Form K/2 + (5/16)(A+B) + (1/64)(C+D) + (1/16)(E+F). Das höchststellige Bit dieses 9-Bit-Wortes, Σ des Addierers 110, wird vom Inverter 102 invertiert, so daß das Wort in Offset-Zweier-Komplementform umgewandelt wird. Das Ausgangssignal des Inverters 102 wird dem Eingang a_Q des 9-Bit-Addierers zugeführt, und die Ausgänge Σ.- Σ₇ des Addierers 110 sind mit den entsprechenden Eingängen a_Q-a₇ des Addierers 100 verbunden.

Die Ausgänge Σ- - Σ,- des Addierers 116 sind mit den Eingängen von Invertern 106 verbunden, deren Ausgänge wiederum mit den Eingängen b_Q bis br des Addierers 100 gekoppelt sind. Das höchststellige Bit Σ_β des Ausgangssignals des Addierers 116 wird direkt dem Eingang b, des Addierers 100 zugeführt, so daß die Eingänge "b" des Addierers 100 das in Offset-Zweier-Komplementform vorliegende Ausgangssignal des Addierers 116 in Einer-Komplementform erhalten. Das höchststellige Bit Σ_β wird ebenfalls in den Eingängen b- und b« des Addierers 100 repliziert, da die Addition im Offset-Zweier-Komplement-System durchgeführt wird. Dem Carry-In-Eingang des Addierers 100 wird eine logische "1" zugeführt, so daß das in Einer-Komplementform vorliegende Ausgangssignal des Addierers 116 zur Subtraktion in Zweier-Komplementform überführt wird. Der Addierer 100 erzeugt dann ein Ausgangswort y(n) der gewünschten Form

[K/2 + (5/16)(A+B) + (1/64)(C+D) + (1/16)(E+F)] [(1/8)(C+D) + (1/64)(E+F)] = K/2 + (5/16)(A+B) + (7/64)(C+D) + (3/64)(E+F).

Man sieht, daß die Anordnung gemäß den Fig. 12a, 12b und 12c, bei der positive und negative Terme getrennt in positivem Sinn summiert werden und die zwei daraus hervorgehenden Summen subtrahiert werden, neun Addierer und sieben Inverter benutzen, im Vergleich zu neun Addierern und vierzehn Invertern bei der Anordnung gemäß Fig. 10a und 10b. Gewünschtenfalls kann der 9-Bit-Addierer 100 gemäß Fig. 12c durch einen üblichen 8-Bit-Addierer ersetzt werden, wenn man seine beiden Eingangswörter auf acht Bit rundet.

Die FIR-Filter-Schaltungen nach den Fig. 8-12 ergeben eine Frequenzkurve, wie sie in Fig. 13 gezeigt ist, wenn das Schieberegister 50 mit etwa 14,3 MHz getaktet wird. Diese Kennlinie zeigt 6dB-Punkte bei etwa 1,8 und 5,3 MHz, und dies ist die gewünschte Kennlinie für ein Tiefpaß-Leuchtdichte- oder Vertikaldetailfilter in einem Fernsehempfänger nach dem NTSC-System. Die Kennlinie kann einfach umgekehrt

-35-

werden zu einer Kennlinie, wie sie für ein NTSC-Farb-Bandpaßfilter benötigt wird, indem der Kosinussummenausdruck mit dem Ausdruck K/2 subtraktiv kombiniert wird. Dies kann erfolgen durch Subtrahierung des Ausgangssignals des Addierers 56 vom Ausdruck K/2 im Addierer 54 gemäß den Fig. 8, 9 oder 10b unter Verwendung des Zweier-Komplementes des Kosinussummentermes in Offset-Zweier-Komplementform, wie es oben beschrieben wurde.

1	Taktintervalle	Tabelle 1	3-4	5-6	7-8
	Binärzahl A	1-2	1101	1011	1001
	A/2	1111	0110	0101	0100
5	B	0111	0010	0100	0110
	B/4	0000	0000	0001	1110
	B/4|TC	0000	1111	1110 ■ +1	1110 +2
		1111	10000	1111	1111
10	A/2	10000	0110	0101	0100
	Ausgang	0111	10000 10110	1111 10100	1111 10011
	Taktintervalle	10000 10111	11-12	13-14	15-16
15	Binärzahl A	9-10	0101	0011	0001
	A/2	0111	0010	0001	0000
	B	0011	1010	1100	1110
	B/4	1000	0010	0011	0011
	B/4|TC	0010	1101	1100 +1	1100 +1
20		1101 +1	1110	1101	1101
	A/2	1110	0010	0001	0000
	+ B/41 - Ausgang .	0011	1110 10000	1101 01110	1101 01101
	1110 10001

3229247	+	Taktintervalle	+	•	A A/2	-37-	9-10	-	2	3-4	5-6	7-8
	Offset-Zweier- Komplement			B	Tabelle	1111 1111		0101 0010	0011 0001	0001 0000
		B/4	1-2	0000	1010	1100	1110
Taktintervalle		B/4|TC	0111 0011	0000	1110	1111	1111
Offset-Zweier- Komplement			1000	1111 • +1	0001 ■ ■ +1	0000	0000 +1
		A/2	1110	10000	0010	0001	0001
			0001 • +1	1111	0010	0001	0000
	0010	11111	0010 0100	0001 0010	0001 0001
	0011	11-12	13-14	15-16
	B/4I 0010 Ausgang0101	1101 1110	1011 1101	1001 1100
	0010	0100	0110
A A/2	0000	0001	0001
B	1111 + 1	1110	1110 " +1
B/4	10000	1111	1111
33/41 Tc	1110	1101	1100
	• 10000 11110	• ■ 1111 11100	1111 11011
A/2

Claims (14)

1. PATENTANWÄLTE -· "-- --"

   DR. DIETER V. BEZOLD

   DIPL. ING. PETER SCHÜTZ

   DIPL. ING. WOLFGANG HEUSLER

   MARIA-THERESIA-STRASSE 22 POSTFACH 86 02 60

   D-aOOO MUENCHEN 86

   ZUGELASSEN BEIM EUROPAISCHEN PATENTAMT

   EUROPEAN PATENT ATTORNEYS MANOATAIHES EN »REVET» EUROPCEN*

   RCA 76854 Sch/Vu
   U.S. Ser. No. 290,500
   vom 6. August 1981

   TELEFON 089/4706006 TELEX 552 63a TELEGRAMM SOMBEZ

   RCA Corporation, New York, N.Y. (V.St.A.)

   Patentansprüche

   (1)/Vorrichtung zur Durchführung einer binären Subtraktion einer ersten und einer zweiten Binärzahl, gekennzeichnet durch ein digitales Filter mit einer ersten Einrichtung (90) zur Überführung der ersten Binärzahl in eine Offset-Zweier-Komplementform, durch eine zweite Schaltung (80,88, CI*=1) zur Offset-Zweier-Komplementbildung und Zweier-Komplementbildung aus der zweiten Binärzahl, und durch eine dritte Einrichtung (58) zur Addierung der Offset-Zweier-Komplementform der ersten Binärzahl mit der Offset-Zweier-Komplementform und der Zweier-Komplementform der zweiten Binärzahl.
2. 2) Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, . daß die zweite Einrichtung eine Einrichtung (80) zur Offset-Zweier-Komplementbildung der zweiten Binärzahl und eine Einrichtung (88, CI=D zur Zweier-Komplementbildung der in Off-

   set-Zweier-Kotnplementform vorliegenden zweiten Binärzahl enthält.
3. 3) Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Einrichtung eine Einrichtung zur Zweier-Komplementbildung der zweiten Binärzahl und eine Einrichtung zur Offset-Zweier-Komplementbildung dor in Zweier-Komplementform vorliegenden zweiten Binärzahl enthält.
4. 4) Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Einrichtung einen Inverter (88) zur Invertierung sämtlicher Bits der zweiten Binärzahl mit Ausnahme des höchststelligen Bits und eine Einrichtung (CI=1) zur Addierung von Eins zum Ausgangssignal des Inverters enthält,
5. 5) Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das digitale Filter ein Binärsignal (x(n)) verarbeitet und negative Zahlen in Zweier-Komplementform darstellt, daß die erste und die zweite Binärzahl von dem Binärsignal abgeleitet werden, daß das digitale Filter eine Einrichtung (50) zur Erzeugung verzögerter Abbilder des Binärsignals an einer Mehrzahl von Ausgangsabgriffen (E,C,A,K,B,D,F) und eine Leiterschaltung (52,54,56,58,61,62,63,64,65,66,70,72,74) enthält, welche an die Ausgangsabgriffe zur Gewichtung und Kombinierung der verzögerten Binärsignale enthält, und daß die Leiterschaltung mindestens eine Unterschaltung (58,72,74,80,84, 85,86,87,88,90,91,92,93,94) enthält, die zwischen zwei (C,D; E,F) der Mehrzahl der Ausgangsabgriffe geschaltet ist, und daß ein Ausgangsanschluß der ersten (90) und/oder der zweiten Schaltung (80,88,CI=D eine Signalgewichtungseinrichtung (91,92,93,94;84,85,86,87) enthält, und daß die Unterschaltung eine erste, eine zweite und eine dritte (58) Einrichtung aufweist, welche so geschaltet ist, daß sie der Unterschaltung zugeführte Signale verarbeitet und an einem Ausgang die von .

   den Ausgangsabgriffen verfügbaren Signale summiert.und gewichtet in Offset-Zweier-Komplementform liefert.
6. 6) Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die ünterschaltung eine Mehrzahl von Gewichtsfunktionsschaltungen (81,82,83;84,85,86,87;91,92,93,94) enthält, deren Eingänge an entsprechende Ausgangsabgriffe (A,B;C,D; E,F) angeschlossen sind zur Erzeugung gewichteter Binärsignale, daß die dritte Einrichtung eine Mehrzahl von Addierern (54,56,70,83,72,74,58,87,94) enthält, welche so geschaltet sind, daß sie die gewichteten Signale additiv und subtraktiv kombinieren zur Erzeugung eines gefilterten digitalen Ausgangssignals (y(n)), wobei die additiv kombinierenden Addierer (54,70,72,74,83) aus jeweils zwei gewichteten Signalen in Binärform digitale Summensignale in Binärform erzeugen und die subtraktiv kombinierenden Addierer (87,94, 58) jeweils aus zwei der gewichteten Signale, von denen eines in Zweier-Komplementform vorliegt, digitale Differenzsignale erzeugen, und daß die erste Einrichtung (90,91,92, 93,94) in den Signalwegen in Reihe mit den Eingängen jedes der subtraktiv kombinierenden Addierers liegen und die ihnen zugeführten gewichteten Signale in Offset-Zweier-Komplementform umwandeln, derart, daß die digitalen Additionen in binärer Form und die digitalen Subtraktionen in Offset-Zweier-Komplementform erfolgen.
7. 7) Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, - daß die Unterschaltung einen ersten Addierer (72) aufweist, der mit einem ersten und einem zweiten Eingang an verschiedene der Ausgangsabgriffe (C,D) angeschlossen ist und der an seinem Ausgang'ein erstes binäres Summensignal liefert,

   - daß eine Gewichtungsschaltung (84,85,86,87) an den Ausgang des ersten Addierers angekoppelt ist und das erste binäre Summensignal mit einem vorgegebenen Gewichtsfaktor gewichtet,

   - daß die zweite Einrichtung (80,88,CI=D mit der ersten Gewichtungsschaltung gekoppelt ist und das erste gewichtete Summensignal in Offset-Zweier-Komplementform umwandelt und dieses erste, in Offset-Zweier-Komplementform umgewandelte gewichtete Summensignal in Zweier-Komplementform umwandelt,

   - daß ein zweiter Addierer (74) mit einem ersten und einem zweiten Eingang an verschiedene der Ausgangsabgriffe (E,P) angeschlossen ist und an seinem Ausgang ein zweites binäres Summensignal liefert,

   - daß mit dem Ausgang des zweiten Addierers eine zweite Gewichtungsschaltung (91,92,93,94) gekoppelt ist und das zweite binäre Summensignal mit einem vorgegebenen Gewichtungsfaktor gewichtet,

   - daß die erste Einrichtung (90) mit der zweiten Gewichtungsschaltung gekoppelt ist und das zweite gewichtete binäre Summensignal in Offset-Zweier-Komplementform umwandelt,

   - und daß die dritte Einrichtung einen dritten Addierer (58) enthält, dessen Eingängen das in Zweier-Komplementform umgewandelte erste in Offset-Zweier-Komplementform umgewandelte gewichtete Summensignal und das zweite in Offset-Zweier-Komplementform umgewandeltete gewichtete Summensignal zugeführt werden und das an seinem Ausgang ein Differenzsignal liefert.
8. 8) Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Leiterschaltung folgende Schaltungsteile aufweist:

   - einen ersten Signalweg, dessen Eingang an einen ersten (A) der Ausgangsabgriffe angeschlossen ist und an dessen Ausgang ein erstes gewichtetes Digitalsignal in Binärform entsteht, und der eine erste Gewichtsfunktionsschaltung (81) zur Gewichtung der zugeführten Digitalsignale enthält,

   - einen zweiten Signalweg, dessen Eingang mit einem zweiten (B) der Ausgangsabgriffe gekoppelt ist und an dessen Ausgang ein zweites gewichtetes Digitalsignal in Binärform entsteht, und der eine zweite Gewichtsfunktionsschaltung

   (82) zur Gewichtung der zugeführten Digitalsignale enthält,

   - einen ersten Addierer (83) , der mit einem ersten Eingang an den Ausgang des ersten Signalweges und mit einem zweiten Eingang an den Ausgang des zweiten Signalweges angeschlossen ist und der an seinem Ausgang ein Digitalsignal in binärer Form liefert, welches die Summe der ersten und zweiten gewichteten Digitalsignale darstellt,

   - und daß die Unterschaltung folgende Schaltungsteile enthält:

   - einen dritten Signalweg, dessen Eingang mit einem dritten (C) der Ausgangsabgriffe verbunden ist und an dessen Ausgang ein drittes gewichtetes Digitalsignal in Offset-Zweier-Komplementform entsteht, und der eine dritte Gewichtsfunktionsschaltung (84) zur Gewichtung der zugeführten Digitalsignale enthält, und daß die erste Einrichtung (80) eine Schaltung zur Umwandlung der Digitalsignale im dritten Signalweg in Offset-Zweier-Komplementform enthält,

   - einen vierten Signalweg, der mit einem Eingang an einen vierten (D) der Ausgangsabgriffe angeschlossen ist und an seinem Ausgang ein viertes gewichtetes Digitalsignal in Offset-Zweier-Komplementform erzeugt und eine vierte Gewichtsfunktionsschaltung (85) zur Gewichtung der zugeführten Digitalssignale enthält, und daß die zweite Einrichtung eine Einrichtung (80) zur Umwandlung von Digitalsignalen in den vierten Signalweg in Offset-Zweier-Komplementform und zur Erzeugung (Schaltungsteile (86,CI=1) einer in Zweier-Komplementform vorliegenden Version des vierten gewichteten Digitalsignals enthält,

   - und daß die dritte Einrichtung einen Addierer (87) enthält, der mit einem ersten Eingang an den Ausgang des dritten Signalweges angeschlossen ist und dessen zweitem Eingang die in Zweier-Komplementform vorliegende Version des vierten gewichteten Digitalsignals zugeführt wird und der an seinem Ausgang ein Digitalsignal liefert, welches die Differenz zwischen den dritten und vierten Digitalsignalen darstellt.
9. 9) Vorrichtung nach Anspruch 5, dadurch gekennzeichnet,

   - daß die Unterschaltung eine Mehrzahl von Signalwegen enthält, die jeweils an einem der Ausgangsabgriffe angeschlossen sind und gewichtete verzögerte Binärsignale liefern,

   - daß eine erste Leiterschaltung von Addierern (70,72,74,83, 110,112) mit einer ersten Mehrzahl der Signalwege gekoppelt ist und an einem Ausgang eine erste Summe gewichteter verzögerter Binärsignale liefert,

   - daß eine zweite Leiterschaltung von Addierern (116) mit einer zweiten Mehrzahl von Signalwegen gekoppelt ist und an einem Ausgang eine zweite Summe gewichteter verzögerter Binärsignale liefert, daß die erste Einrichtung (102) eine Einrichtung zur Umwandlung der ersten Summe in Offset-Zweier-Komplementform enthält, daß die zweite Einrichtung (1O4,1O6,CI=1) eine Einrichtung zur Umwandlung der zweiten Summe in Offset-Zweier-Komplementform enthält und einen in Zweier-Komplementform umgewandeltes Abbild der zweiten Offset-Zweier-Komplementsumme erzeugt, und daß die dritte Einrichtung (100) einen Addierer enthält, dem an einem ersten Eingang die erste Summe in Zweier-Komplementform und an einem zweiten Eingang die in Zweier-Komplementform vorliegende zweite Summe in Offset-Zweier-Komplementform.

   zugeführt wird und an dessen Ausgang ein gefiltertes Digitalsignal (y(n)) entsteht.
10. 10) Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Leiterschaltung folgende Schaltungsteile enthält:

    - eine dritte Gewichtungsschaltung (52) , die mit ihrem Eingang an einen der Ausgangsabgriffe (K) zur Gewichtung des dort erzeugten Binärsignals angeschlossen ist,

    - eine an den Ausgang des dritten Addierers (58) angekoppelte Einrichtung (96) zur Umwandlung der zugeführten Digitalsignale in Binärform und

    - einen vierten Addierer (54), dessen Eingänge an den Ausgang der dritten Gewichtungsschaltung und an die mit dem Ausgang der dritten Addierschaltung gekoppelte Einrichtung angeschlossen sind und der an seinem Ausgang ein Summensignal (y(n)) erzeugt.
11. 11) Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Gewichtsfunktionsschaltungen (52;81,82,83;84,85,86,87;91,92,93,94) die zugeführten Digitalsignale mit Gewichtsfaktoren gewichten, deren Werte gleich Vielfachem von negativen Potenzen von Zwei sind.

    — *7 ·_
12. 12) Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Zweier-Komplementbildungsschaltungen (86,87,CI=1;93,94,CI=1,58,88,CI=I) eine Einrichtung (CI=D zur Zuführung einer logischen Eins als Carry-In-Bit zu einem Addierer (87,94,58) enthalten, der an den Ausgang der Zweier-Komplementbildungsschaltung angeschlossen ist.
13. 13) Vorrichtung nach einem der vorstehenden Ansprüche,

    dadurch gekennzeichnet, daß die Offset-Zweier-Komplementbildungsschaltung (80,90,89) einen Inverter aufweist, der so geschaltet ist, daß das höchststellige Bit eines in Offset-Zweier-Komplementform umzuwandelnden Digitalsignals invertiert wird.
14. 14) Vorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die in Reihe geschalteten Offset-Zweier-Komplementbildungsschaltung und Zweier-Komplementbildungsschaltung (80,86,87), CI=1 ,-90,93,94, CI = D eine Mehrzahl von Invertern (86,93) aufweisen, welche so geschaltet sind, daß sämtliche Bits mit Ausnahme des höchststelligen Bits eines in Offset-Zweier-Komplementform und in Zweier-Komplemcmtform umzuwandelnden Digitalsignals invertiert
    werden, sowie eine Einrichtung (CI=D zur Zuführung einer logischen Eins als Carry-In-Bit zu einem Addierer, dem die Ausgangssignale der- Inverter und das höchststellige Bit zugeführt werden.