DE3129616A1

DE3129616A1 - Digitalfilter

Info

Publication number: DE3129616A1
Application number: DE19813129616
Authority: DE
Inventors: James Charles 07748 Middletown N.J. Candy; Bruce Allen 07724 Tinton Falls N.J. Wooley
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1980-08-01
Filing date: 1981-07-28
Publication date: 1982-06-03
Also published as: IT8123209A0; NL8103638A; SE456129B; US4356559A; GB2081544A; IT1167483B; CA1158322A; BE889774A; GB2081544B; FR2488079B1; JPS5753131A; FR2488079A1; SE8104487L

Description

Patcnlconsult Radecfceslraße 45 8000 München 60 Telelon (089) 833603/883604 Telex 0b-2123U Telegramme Pau.-v ,-u^ulr Palentconsull Sonnenberger Slrafle 45 6200 Wiesbaden Tololon (06121)562945/561998 Telex 04-186 ?J7 Telegramms '■ v,jr,:con;jlt

Western Electric Company Incorporated CANDY, ü'.C. 24-8 New York, N.Y. 10038, USA

Digitalfilter

Die Erfindung betrifft eine Vorrichtung zum Filtern eines Eingangssignals, das eine Folge von -Vielbit-Eingangsvörtern umfaßt, die je einen Hauptteil, ein Vorzeichenbit und wenigstens L Wiederholungen des Vorzeichenbits enthalten, mit einem ersten und einem zweiten, in Reihe geschalteten Verzögerungelement, die je so ausgelegt sind, daß sie die in einem Wort eines angelegten Zwischensignals enthaltene Anzahl von Bits speichern, mit Logikschaltungen, die gewählte Bits der L letzten, in den Verzögerungselementen gespeicherten Bits zur Erzeugung von Rückkopplungs- und Vorwärtskopplungssignalen entsprechend ersten bzw. zweiten vorbestimmten Beziehungen kombinieren, mit einer ersten Kombinierschaltung, die das Rückkopplungssignal Bit für Bit mit dem Eingangssignal zur Gewinnung des Zwischensignals kombiniert, und. mit einer zweiten Kombinierschaltung, die das Zwischensignal Bit für Bit mit dem Vorwärtskopplungssignal zur Gewinnung des Filterausgangsßignals kombiniert.

Die Konstruktion von Digitalfiltern für einen Einsatz in Fernsprechanlagen sowie in anderen tonfrequenten Anwendungsf allen ist ein gründlich beschriebenes Wissensgebiet. Es wurden Verfahren zur Optimierung eines Filteraufbaus entwickelt s wobei das spektrale Ansprechen innerhalb angegebener Grenzen bleibt. Das Optimum bezeichnet dabei üblicherweise einen Aufbau mit einer möglichst geringen Anzahl bestimmter Operationen; beispielsweise Multiplikationen oder Additionen=, Wenn jedoch eine Verwirklichung in Form einer integrierten Schaltung auf einem einzigen Halbleiterplättchen erwünscht ist, so kann ein optimiertes Allzweckfilter weit vom Idealfall entfernt sein_P insbesondere in speziell zugeordneten Anwendungsfällen_f in denen die Filterkoeffizien festliegen.

Neben den schwierigen Kompromissen} die zwischen der Anzahl von Schaltungselemente^ der arithmetischen Kompliziertheit und Anpassungsfähigkeit getroffen werden müssen, bestehen weitere Schwierigkeiten bei der Auslegung von Filtern« Die Technik integrierter Schaltungen ist so weit fortgeschritten, daß die für Bauteile_P beispielsweise Gatter, Register und einfache arithmetische Operatoren erforderliche Halbleiterflache sehr klein sein kann=, Wenn nicht große Sorgfalt angewendet wirdj kann ein größerer Teil der Halbleiterfläche nur für die gegenseitigen Verbindungen erforderlich sein« Die Takterzeugung und -verteilung sind in dieser Hinsicht besonders schwierig ο Scheinbar einfache Schaltungen können die Verteilung einer großen Anzahl von Taktsignaion zu

vielen Punkten erforderlich machen. Die Fläche, die zur Erzeugung dieser Taktsignale , zu ihrer Ausrichtung mit Bezug auf die Daten und zu ihrer Verteilung erforderlich ist, kann die für den Signalweg verbrauchte Halbleiterfläche wesentlich übersteigen. Darüberhinaus können solche Schaltungen besonders schwierig auf Fehler zu untersuchen und zu prüfen sein.

Der Erfindung liegt die Aufgabe zugrunde, diese Schwierigkeiten zu beseitigen. Zur Lösung der Aufgabe geht die Erfindung aus von einer Vorrichtung der eingangs genannten Art und ist dadurch gekennzeichnet, daß die Vorrichtung ferner eine Klemmschaltung aufweist, die bev/irkt, daß wenigstens L vorbestimmte Bits in jedem Wort des Zwischensignals den gleichen Wert wie das Vorzeichenbit des Eingangswortes haben.

Ein Tiefpaßfilter nach der Erfindung weist ein Paar von hintereinander geschalteten Filterabschnitten zweiter Ordnung auf, wobei jeder Filterabschnitt mit einer Wortrate arbeitet, die etwas höher als die gewünschte Ausgangsrate ist, gefolgt von einer Akkumulator- und Ausgabeschaltung, die die Abtastrate auf die gewünschte Ausgangsfrequenz erniedrigt. Das Filter ist zwar nicht auf eine bestimmte Anwendung eingeschränkt, ist aber besonders brauchbar, um tine Signalverfremdung (aliasing) in einer Dezimierschaltung zu verhindern, in der ein Eingangssignal mit hoher Abtastrate in ein Ausg^agssißnal mit niedrigerer Abtastrate umgewandelt wird. Die übertragungsfunktion für das Filter ist

gegeben durchs

H(z) «

während die Übertragungsfunktion für den Akkumulator beträgt:

1	1	1 -	—1	-1	+	ζ"²
8	19 " TB		31 m	ζ"²

	1	~ ~l	-1	+	—2
1	-	fi	+ ·	S-"!

- 4

1 - z' 1. - z'

Jeder Filterabschnitt enthält zwei in Reihe geschaltete Vielbit-Verzögerungselemente, die je eine Kette von Einbit-Verzögerungsregistern umfassen, die ausreicht, um jederzeit die in.einem vollständigen Wort enthaltene Anzahl von Bits zu speichern. Jeder Abschnitt enthält außerdem Logikschaltungen , die Arithmetikschaltungen (Addierer) und Inverter umfassen, aber keine Multiplizierer. Die Logikschaltung korn-= biniert Ausgangssignale des Verzögerungselements zur Bildung von Zwischensignalen, die mit dem Eingangssignal zur Gewinnung des gewünschten Ausgangssignals kombiniert werden. Zur Erleichterung der Taktversorgung und zur Vereinfachung des Filters werden die den Addierschaltungen zugeordneten Ubertragsregister zwischen Eingangswörtern weder voreingestellt noch gelöscht. Statt dessen wird die Länge jedes Eingangswortes, das im Zweierkomplement-Format angeboten wird, absichtlich vergrößert und das Vorzeichenbit auf vorgewählte Welse so oft wiederholt, wie jedes Wort in jedem Filterabschnitt verarbeitet wird. Fehler, die aufgrund einor Übertragsimgcnauigkeit auftreten, sind weniger bedeutsam als

das dem Eingangswort zugeordnete Quantisierungsrauschen und beeinflussen daher das Filterausgangesignal nicht wesentlich.

Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigen:

Fig. 1 das Blockschaltbild eines bekannten rekursiven Digitalfilters zweiter Ordnung;

Fig. 2 ein verallgemeinertes Blockschaltbild einer Reihenschaltung von zwei rekursiven Digitalfilterabschnitten zweiter Ordnung, die entsprechend der vorliegenden Erfindung ausgebildet sind;

Fig. 3 Frequenzgangkurven eines Tiefpaßfilters nach der vorliegenden Erfindung;

Fig. 4 das Blockschaltbild einer Akkumulator- und Ausgabeschaltung, die in Verbindung mit dem Filter nach Fig. 2 benutzt wird;

Fig. 5 das Schaltbild einer Anordnung des Filters gemäß Fig. 2 , die besser zur Herstellung in Form einer integrierten Schaltung geeignet ist;

Fig. 6 ein Zeitdiagramm mit den Taktsignalen, die beim Filter nach der vorliegenden Erfindung benutzt werden;

Fig. 7 ein Logikschaltbild des UND/ODER-Gatters 521 in Fig. 5.

Ein bekanntes rekursives Digitalfilter zweiter Ordnung ist als Blockschaltbild in Fig. 1 gezeigt. Das Filter enthält ein erstes und ein zweites Verzögerungselement 101 und 102, die je so ausgelegt sind, daß sie eine Gesamtverzögerung gleich der Länge jedes Eingangswortes liefern. Die Bezeichnung "zweiter Ordnung" für das Filter leitet sich daraus ab₉ daß eine Gesamtverzögerung von zwei Wörtern für die Verzögerungselemente 101 und 102 in dem Filter benutzt wird.

Das Ausgangssignal des Verzögerungselements 101 ist ein erstes Zwischensignal D„ _Λ (gelegentlich als "Zustandsva-

n— ι

riable" bezeichnet), das an einen Rückkopplungsmultiplizierer 103 und an einen Vorwärtskopplungsraultiplizierer 105 angelegt wird. Auf entsprechende Weise ist das Ausgangssignal d?s Verzögerungselementes 102 ein zweites Zwischensignal D„ _Of das an einen Rückkopplungsmultiplizierer 104 und an einen Vorwärtskopplungsmultiplizierer 106 angelegt ist«, Die Beziehung zwischen dem Eingangssignal des Verzögerungeeleraents 101 (eine weitere Zustandsvariable, die mit D bezeichnet ist) und seinem Ausgangssignal D„ _Λ wird in z-Transfor-

n*~ ι

mationsbezeichnung ausgedrückt zu?

^Dn-1 " ^Z"¹(V (D ·

—1

wobei die Operation ζ eine Verzögerung um ein Wortintervall angibt ο Auf entsprechende WeiLse wird die Eingangs/ Ausgangsbeziehung für das Verzögerungselement 102 gegeben durch?

^Dn-2 " ²~¹<Vi>

Die Gleichungen (T) und (2) werden kombiniert und man erhält:

^Dn-2 ⁼ ^ζ~²(^Ώώ) (3) ,

_2
wobei ζ eine Verzögerung um zwei Wortintervalle angibt.

Jeder der Multiplizierer 103 - 106 ist so ausgelegt, daß er sein Eingangssignal mit einem vorbestimmten Koeffizientenwert multipliziert, der die gewünschten Pol- und Nullstellen. des Filters bestimmt. Die Koeffizienten für die Multiplizierer 103 und 104 werden auf übliche Weise mit ß. bzw. -ß₂ bezeichnet, und die Ausgangssignale dieser Multiplizierer werden in einem Addierer 107 zur Erzeugung eines Rückkopplungssignals auf der Leitung 121 kombiniert. Die Koeffizienten für die Multiplizierer 105 und 106 sind mit - cC* bzw. cLj bezeichnet, und die Ausgangssignale dieser Multiplizierer werden zur Bildung eines Vorwärtskopplungssignals auf der Leitung 131 in einem Addierer 108 kombiniert. Daß Ausgangssignal des Addierers 107 wird im Addierer 113 mit dem Filtereingangssignal X_n auf der Leitung 111 zur Gewinnung der Zustandsvariablen D_n kombiniert, die an das Verzögerungselement 101 und an einen Eingang des Addierers 110 angelegt wird. Das Ausgangssignal des Addierers 108 wird im Addierer 110 mit der Zustandsvariablen I>„ zur Gewinnung des Gesamtfilterausgangssignals Y auf der Leitung 112 kombiniert.

Für eine Folge von Eingangswörtern X_n-.-j» X_n > ^X _n+1» ··· eine Anzahl von Gleichungen die Arbeitsweise des Filters gemäß Fig. 1 wie folgt an:

= ^Xn ⁺ <Pi ~ *1>Vi ⁺ ^2 " P₂>^Dn-2

^Yn₊1 =

Die in den Gleichungen (4) bis (6) angegebenen Rekursionen können kombiniert und vereinfacht werden, so daß sich das Gesamtfilteransprechen in der z~Transformationsebene wie folgt ausdrücken läßts

Y^ 1. ~cL f¹ + cL z~²

H(_Z) = -S = ^{1 2}^₂ (7) . ^ 1 -P₁ z~' + 0₂ ζ *

Wie sich aus Gleichung (4) ergibt, bestimmen die Werte von ß* und jß₂ die Polstellen des Filters und die Werte von cC| und dip die Nullstellen»

Die Multiplizierer und bestimmte Addierschaltungen im Filter gemäß Figo 1 lassen sich zum Zwecke der Beschreibung gruppenweise zu logischen Schaltungen 120 und 130 zusammenfasse^ die je Ausgangssignale der Verzögerungselemente 101, 102 aufnehmen und die RUckkopplungs- und Vorwärtskopplungssignale auf den Leitungen 121 bzw_o 131 erzeugen. Das Rückkopplungssignal wird mit dem Eingangssignal X zur Erzeugung der Zustandsvariablen D kombiniert,und das Vorwärtskopplungssig- nail wird zur Gewinnung des Filtergesamtausgangssignals Y mit D kombiniert ο Bei tatsächlichen Ausführungsbeispielen werden die Multiplizierer in den Logikschaltungon 120 und 130 üblicherwoice zoit^nteilig beiiutzit, so daß ein. einziger Multiplizierer die Multiplizierer 103 bi.s 106 ersetzen ka?in.

Bei dieser Anordnung werden die Koeffizienten - cC, ^C₉, |3. und "P₂ seriell dem gemeinsamen Multiplizierer zugeführt, der die gewünschten Produkte jeweils einzeln nacheinander liefert. Eine solche zeitanteilige Benutzung ist zwar in mancher Hinsicht wirtschaftlicher als die Verwendung individueller Multiplizierer, leidet aber unter der Kompliziertheit bei der Wegführung der Signale und der Gewinnung von Koeffizientenwerten aus dem Speicher sowie anderen Schwierigkeiten, die in erwünschter Weise bei dem Filter nach der vorliegenden Erfindung vermieden werden.

Gemäß Fig. 2 ist jeder Abschnitt eines nach der vorliegenden Erfindung konstruierten Filters mit zwei Abschnitten topologisch dem Filter gemäx3 Fig. 1 ähnlich. Im ersten Abschnitt 200 sind Verzögerungsä-emente 201 und 202_s die je aus einem Vielbit-Schieberegister bestehen, in Reihe geschaltet und liefern Eingangssignale an logische Schaltungen 220 und 230, die nur Addierschaltungen und Inverter enthalten. Die Logikschaltung 220 erzeugt ein Rückkopplungssignal auf der Leitung 221 und die Logikschaltung 230 ein Vorwärtskopplungssignal auf der Leitung 231. Das Rückkopplung^signal wird im Addierer 213 mit dem Filtereingangssignal auf der Leitung 211 zur Erzeugung der Zustandsvariablen D kombiniert, und das Vorwärtskopplungssignal wird mit D_n im Addierer 210 zur Lieferung des Ausgangssignnls (bezeichnet mit X^! ) des Filterabschnitts 200 auf der Leitung 212 kombinierte Entsprechend der Erfindung wird die Zustandcvariable J)_1-1 ae-m Verzögerungseleinent 201 über eine Klemmschaltung 250 zugeführt, die in eine den Ausgang des Addierers 21 ;5 mit dem

Eingang des Verzögerungselements 201 verbindende Leitung 234 eingefügt ist. Die Klemmschaltung 250 ist so ausgelegt, daß sie eine vorgewählte Anzahl von Bits in jedem Wort auf einen dem Vorzeichen dieses Wortes entsprechenden Wert voreinstellt. Diese Kette von Vorzeichenbits dient als Puffer oder Trennung zwischen benachbarten Wörtern und schafft die Möglichkeit, daß die Übertragsschaltungen in den Addierern der Logikschaltungen 220 und 230 ohne Voreinstellung am Anfang jedes Wortes arbeitet. Außerdem ist die Kette von Vorzeichenbits so ausgelegt, daß sie einen Schutz gegen einen anormalen Überlauf bewirkt und periodische Schwingungen begrenzt, die beispielsweise bei Einschalt-vorgängen auftreten können= Der Filterabschnitt 260 enthält ebenfalls eine Klemmschaltung 292, die mit der Leitung 265 verbunden ist und Bits in jedem Ausgangswort des Addierers 261 entsprechend dem Vorzeichenbit des Wortes voreinstellt und das Ergebnis dem Verzögerungselement 290 zuführt.

Für die Einbit-Addierschaltungen in E¹Ig₀ 2 sind nur zwei Eingänge und der Summenausgang im einzelnen dargestellt. Es wird jedoch davon ausgegangen, daß diese Schaltungen einen Übertragsausgangs, einen Übertragseingang und ein Einbit-Übertragsregister enthalten. Das jedem Addierer zugeordnete Übertragsregister wird mit der Bitrate f. des Eingangssignals getaktet. Das Übertragsausgangssignal des Addierers wird unter Takteinfluß in das Übertragsregister dieses Addierers gegeben und dort gespeichert und dient dann als Übertragseingangssignal für das nachfolgende Bit» Zwischen den Wer-

tern werden die Übertragsregister weder voreingestellt noch gelöscht, wodurch die Notwendigkeit einer Verteilung zusätzlicher Taktsignale an die Addierschaltungen beseitigt wird. Etwa sich ergebende Fehler sind weniger bedeutsam als der von Natur aus vorhandene Quantisierungsfehler im Filtereingangssignal, weil die höherstelligen Signalbits auf geeignete Weise in jedem Wort angeordnet sind, wie unten erläutert wird.

Eine Subtraktion im Filter gemäß Fig. 2 wird einfach durch Invertieren eines Addierereingangssignals durchgeführt. Eine Zweierkomplement-Subtraktion geinhaltet normalerweise nicht nur eine Invertierung Bit für Bit_? sondern außerdem die Addition einer Eins zum niedrigststelligen Bit des Subtrahenten. Drrch Vernachlässigen dieser hinzuaddierten Eins wird die Notwendigkeit für ein zusätzliches Taktsignal beseitigte Der sich ergebende Fehler bei der Subtraktion ist vergleichbar mit demjenigen Fehler, der sich durch das Fehlen einer Übertragslöschung oder -voreinstellung zwischen den-Wörtern ergibt, da in beiden Fällen nur das niedrigststellige Bit betroffen ist. Der Fehler ist demgemäß weniger bedeutsam als das von Natur aus im Signal vorhandene Quantisierungsrauschen und beeinflußt daher das FiIterausgangssignal nicht wesentlich.

Die für dar. Filter gemäß Fig, 2 erforderliche Zeitsteuerung ist eban.j?c·:-} 11 s recht einfach. Die Verzögerun^seleinerite 201 und 202 umfassen auf vorteilhafte Weise eine serielle Kette

von Einbit-Schieberegisternj, die so ausgelegt sind, daß sie die in jedem Eingangswort vorhandene Anzahl von Bits speichern» Die Arithmetikschaltungen in den Logikschaltun·- gen 220, 230 und die Schieberegister in den Verzögerun^nelementen 201? 202 werden alle mit der Bitrate f, des Eingangssignals getaktet, während die Klemmschaltung 250 mit der Wortrate f-u/ai getaktet wird;, wobei m die Bitlänge der Eingangswörter ist„ Weitere Taktsignale sind im Filter, gemäß Fig«, 2 nicht erforderlich^ so daß eine einfache Herstellung und eine zweckmäßige Arbeitsweise ermöglicht werden.

Die spezielle Anordnung» die für die Logikschaltungen 220 ₉ 230 und die Logikschaltung im zweiten Filterabschnitt 260 benutzt wird, hängt von den Übertragung,^eigenschaften ab,die für einen gegebenen Anwendungsfall erforderlich sind«, Für Anwendungen auf dem Gebiet des Fernsprechens ist ein ebener Verlauf (+ 0_p12 dB) der Dämpfungskurve im Übertragungsband zwischen 300 und 3000 Hz erforderlich« Die Filterkurve fällt in erwünschter Weise scharf zwischen 3?5 und 4,5 kHz ab,und das Filter hat oberhalb dieser Frequenz eine Dämpfung von we» nigstens 32 dB₀ Ein typischer Frequenzgang für ein Tiefpaßfilter nach der vorliegenden Erfindung ist in Figo 3 dargestellt 0 Weitere Einzelheiten bezüglich der Anforderung an diesen Filtertyp lassen sich beispielsweise der Veröffentlichung "Pulse Code Modulation of Voice Frequencies" CClTT, G₀ 711 j, Genf 1972, geändert in Genf 1976, entnehmen.

Zur Erzielung des in Fig„3 gezeigten Frequenzgang^ verwendet die vorliegende Erfindung eJno Akkumulier« und Ausgabe

schaltung, die in Fig. 4 gezeigt ist und genauer weiter unten beschrieben wird, in Reihe mit einem Filter mit zwei Abschnitten der in Fig. 2 dargestellten Art. Das Filter mit zwei Abschnitten erfordert eine Koeffizientengenauigkeit von nur 6 Bits und weist insgesamt eine z-Transforraation auf, die gegeben ist durchs

H(Z) - J

1 -

I*"

-2

-1

-1 "¹

• (8);

die Akkumulier- und Ausgäbeschaltung besitzt eine z-Transformation:

1-z 1-z

Die Ausdrücke innerhalb der ersten eckigen Klammer in Gleichung (8) werden durch den Abschnitt 200 verwirklicht, während der Filterabschnitt 260 Eigenschaften besitzt, die durch die Ausdrücke in der zweiten eckigen Klamm ei¹ beschrieben werden. Im Abschnitt 200 erzeugt die Logikschaltung 220 die Polstellen des Filters im Nenner des in der ersten eckigen Klammer stehenden Bruchs, während die Logikschaltung 230 die Nullstellen im Zähler bildet. Im Abschnitt 260 wird eine unterschiedliche Logikschaltung zur Erzeugung der in Gleichung (8) angegebenen Pol- und Nullstellen verwendet. Es ist zwar nicht unbedingt notwendig, aber doch zweckmäßig, die FiIterabschnitte 200 und 260 in der dargestellten Reihenfolge» statt in. der ungekehrten Reihenfolge zu verwenden. Die?, gilt wegen der Unterschiede im Dynamikbereich der Signale in den Abschnitten-, die durch die

-IT-unterschiedlichen Verstärkungen bewirkt werden.

Eingangswörter v/erden dem Verzögerungselement 201 über die Klemmschaltung 250 mit den niedrigststelligen Bits zuerst zugeführt, wobei die Wörter im Zweierkomplementformat vorliegen. Bei dieser Anordnung hat ein Ausgangssignal, das einem gestimmten Register in einem Verzögerungselement entnommen wird, welches einem Bezugsausgangssignal eines Registers weiter hinten im Verzögerungseleraent vorausgeht, einen Wert, der ein Bruchteil (1/2) des Bezugsausgangssignals ist, wobei d die Anzahl von Bits ist, welche die Ausgangssignale trennen. Mehrere Beispiele sollen dies erläutern. \!enn unter Bezugnahme auf das Verzögerungselement 201, das aus individuellen Einbit-Registern 201a, 201b... aufgebaut ist, das Ausgangssignal des letzten Registers 201a als Bezugsaus~ gangssignal angesehen wird, dann wird das Ausgangssignal des unmittelbar vorhergehenden Registers 201b um den Faktor 1/2 reduziert, während das Ausgangssignal von dem als nächstes vorhergehenden Register 201c(i/2) =1/4 des Bezugsausgangssignals ist, da d = 2 ist. Diese Faktor-Reduzierung tritt auf, da die Entnahme einer Zahl (auf der Basis Bit für Bit) aus einem Register, das einem Bezugsregister vorausgeht, dem Verschieben des Ausgangssignals nach rechts um eine Anzahl von Bits entspricht, die die Register trennen. O'ede Bitverschiebimg nach rechts ergibt natürlich eine Verringerung des betroffenen Wertes um den Faktor 1/2_O Man sagt, daß das Filter gemäß Figo 2 6~Bit~Koeff:U:Jortt<=»n hat, da el·*;; Logikschaltungen in jüdem Filterabschnitt Eirigangsßignale von Registern aufnehmen, die dem Bezugsausgangssi^nal urn

nicht mehr als 6 Bits vorausgehen.

Unter Berücksichtigung der oben erläuterten Eigenschaften erkennt man anhand von Fig. 2,daß die Anordnung der Logikschaltungen 220 und 230 so getroffen ist, daß sie die im ersten Ausdruck in Gleichung (8) angegebenen Pol- bzw. Nullstellen erzeugen. Im einzelnen wird das Ausgangssignal vom letzten Register 201a des Verzögerungselements 201 mit .dem Ausgangssignal vom drittletzten Register 201c im Addierer 227 kombiniert. Die so erzeugte Summe ist ^ ζ (D ), da das Ausgangssignal des Registers 201c gleich 1/4 vom Ausgangssignal z~ (D) des Registers 201a ist. Das Ausgangssignal

1 —1
des Registers 201e beträgt -^r z" (D), das nach Anlegen an einen invertierenden Eingang des Addierers 222 und Kombination mit dem Ausgangssignal des Addierers 227 zu einem Ausgangssignal ~| z"¹(D_n) führt.

Die Logikschaltung 220 ist weiterhin so ausgelegt, daß sie Ausgangssignale der Register 202b und 202g in einem Addierer 224 kombiniert, wobei das letztgenannte Ausgangssignal zuerst invertiert wird. Das Register 202g ist um 6 Bits vom Bezugsausgangssignal z" (D ) des Registers 202a entfernt, so daß der Wert auf der Leitung 225 ^g t.~²-{T>^) oder ^ ^Ζ beträgt. Da das Ausgangssignal des Registers 202b gleich ■w z" (D) ist, wird das Ausgangssignal des Addierers 224 folg-

lieh dargestellt durch

Wenn das Ausgangssignal des Addierers 224 im Addierer 223 mit dem invertierten Ausgangssignal des Addierers 222 korn--

.19-

"biniert wird, ergibt sich ein Rückkopplungssignal

~T§ ^z * Tfc ^z ^r) ^{aui der Lei-fcun}S ²²¹ · Dieses Rückkopplungssignal wird invertiert und mit dem Filtereingangssignal X kombiniert, um die Zustandsvariable D_n zu erzeugen, die über die Klemmschaltung 250 an das Verzögerungselement 201 gegeben wird.

Daß die durch die Verzögerungselemente 201, 202s, den Addierer 213 und die Logikschaltung 220 gebildete Rückkopplungs« schleife die gewünschtes in Gleichung (8) angegebene Gesamtübertragungsfunktion besitzt, läßt sich unter Hinweis darauf geigen, daß das Ausgangssignal D_n des Addierers 213 beträgt?

so daß;
D

Die zur Bildung des Vorwärtskopplungssignals auf der Leitung 231 verwendete Logikschaltung 230 ist recht einfach und weist nur Addierer 232 und 233 auf„ Das Ausgangssignal des Addie~ vors 233 ist die Summe (i+r)z (D ), die durch Addieren von Ausgangssignalen der Register 201a und 201c des Verzögerungselementß 201 gebildet wird. Dieser Wert wird vom Auogangssignal ζ'""(Ώ ) dos Registers 202a im Verzögerungslernent 202 subtrahiert, so daß das Vorwärtskopplungssignal auf der Leitung, 231 (7p £~ + ?~ ) (D ) beträgt. Das Ausgang signal X«_n des Addierers 210 auf der Leitung 212, die der Gesamt-

ausgang des Filterabschnitts 200 ist, ist demgemäß gegeben

durch: ,- _{Λ 0}

• X'n ^{= D}n ^{+ (Z}? ^{2 + 2} ^V ⁽¹²⁾'

und die Übertragungsfunktion des Vorwärtskopplungsabschnitts beträgt wie gewünscht:

^S = 1 + (^ z"¹ + z""²) (13).

Die Logikschaltungen 270 und 280 im zweiten Filterabschnitt 260 sind hinsichtlich ihrer Kompliziertheit ähnlich der oben beschriebenen Logikschaltung und - wie oben angegeben - so ausgelegt, daß sie den Nenner bzv/. Zähler des Ausdrucks in der zweiten eckigen Klammer in Gleichung (8) verwirklichen.

Das Ausgangssignal der Register 290a und 290b des Verzögerungselements 290 werden im Addierer 271 kombiniert; dessen Ausgangssignal einem Eingang des Addierers 272 zugeführt wird. Das Ausgangssignal des Registers 29Oe wird invertiert und dem zweiten Eingang des Addierers 272 zugeführt, so daß dessen Ausgangssignal gegeben ist durch -^r z~ (D¹ ), wobei D¹ der Wert der Zustandsvariablen auf der Leitung 265 ist. Die Logikschaltung 270 enthält außerdem einen Addierer 275, der die Ausgangssignale von den Registern 291a und 291d des Verzögerungselements 291 kombiniert, wobei das letztgenannte Ausgangssignal invertiert wird. Das Ausgangssignal

7 —2

•k z (D* ) des Addierers 275 wird im Addierer 274 mit dem invertierten Ausgangesignal des Registers 291g kombiniert. so daß das Eingangssignal des Addierers 273 auf der Leitung

276 gegeben ist durch w z~ (D' ). Das gesarate, durch den Addierer 273 gebildete und über die Leitung 263 dem Addierer 261 zugeführte Rückkopplungssignal ist demgemäß gegeben. durch (-#?£ ζ + rr ζ )(D' ). Wie gewünscht, lautet die Übertragungsfunktion zwischen dem Eingang X^f _n und dem Aus

gang D' des Addierers 261 :

(14)

Die Logikschaltung 280 ist etwas einfacher als die Logikschaltung 270, da der Zähler des zweiten Ausdrucks in Gleichung (8) weniger Koeffizienten in Form von Brüchen aufweist, Im einzelnen werden die Ausgangssignale der Register 290b und 290c des Verzögerungselements 290 irn Addierer 281 kombiniert, dessen Ausgangasignal invertiert und an einen Eingang des Addierers 282 angelegt wird. Das Ausgangssignal des Registers 291a des Verzögerungselements 291 gelangt an den anderen Eingang des Addierer 282, so daß das durch den Addierer 282 auf der Leitung 264 erzeugte Vorwärtskopplungssignal gegeben ist durch: (^ ζ -f· ζ )(D' ). Dieses Signal wird zur Erzeugung des Ausgangssignals Y des Filterabschnitts 260 auf der Leitung 266 mit D' kombinierte Die gesamte Eingangs/Ausgangscharakteristik für diesen Abschnitt ist, wie ebenfalls gewünscht, der zweite Ausdruck in Gleichung (8),

Wie oboiz er'.ν Γ·.·.η "U₅, haben die Klenanschaltungon 250 und 292 den Zweck, zu bewirken, daß bestimmte Bits in jedem, den

Verzögerungselementen 201 und 290 zugeführten Wort den gleichen Wert wie das Vorzeichenbit dieses Wortes haben, so daß die Übertragsschaltungen in den arithmetischen Operatoren der Logikschaltungen 220, 230, 270 und 280 am Anfang und am Ende jedes Wortes nicht voreingestellt oder zurückgestellt werden müssen. Die Klemmschaltungen 250 und 292 werden mit einer Wortrate getaktet, die ein vorbestimmter Bruchteil der Bitrate ist, mit der alle übrigen Schaltungen im Filter getaktet werden. Die Klemmschaltungen sind so ausgelegt, daß sie jedesmal dann, wenn die Taktleitung betätigt wird, das Eingangssignal für eine vorbestimmte Anzahl von Bits wiederholen oder halten, während dann, wenn die Taktleitung auf niedriger Spannung ist, das Eingangssignal unbeeinflußt bleibt. Für das Zweierkomplementformat findet eine Voreinstellung für jedes Wort statt, indem der Takt beim Auftreten des Vorzeichenbit, das dem höchststelligen Bit folgt, betätigt wird. Der Takt bleibt auf hoher Spannung (H), bis die gewünschte Anzahl von Bits voreingestellt worden ist, und geht dann auf niedrige Spannung (L), bis der Zyklus für das nächste Wort wiederholt wird ο Dieser Wiederholungsvorgang soll weiter unten noch genauer beschrieben werden.

Gemäß Fig. 4 weist eine Akkumulier- und Ausgabeschaltung, die in Verbindung mit dem Filter gemäß Fig. 2 benutzt wird* ein Schieberegister Λ01 auf, dessen Ausgang über ein erst-ox-UND-Gatter A06 mit einem Eingang einer Addierscha3.tung 402 verbunden ist. Das Register 401 enthält εο viele Stufen,

um die Zahl der Bits in jedem durch das Filter verarbeitete--: Eingangswort speichern zu können« Das andere Eingangs signs Lides Addierers 402 auf der Leitung 266 ist das Eingorcgssign??-! der Akkumulier- und Ausgabeschaltung, das vom Ausgang des Filters gemäß Fig. 2 abgeleitet wird. Der Ausgang des Regi-> sters 401 ist über ein zweites UND-Gatter 407 mit der Ausgangsleitung 405 verbunden« Jedesmal dann₅ wenn ein Bitraten™ Taktimpuls f_fe an den Schiebeeingang des Registers 401 auf der Leitung 404 angelegt wird, wird das Ausgangssignal des Addierers 402 in die erste Stufe des Registers 401 eingeschoben} und der Inhalt der anderen Stufen wird um ein Bit nach rechts geschoben. Solange das UND-Gatter 406 durch ein Zeitsteuerungssignal Cog niedriger Spannung auf der Leitung 410 betätigt ist, wird das nächste Eingangsbit auf der Leitung 266 unter Verwendung des Addierers 402 mit dem Ausgangssignal des Registers 401 kombiniert, wobei eine weitere Akkumulierung stattfindet. Diese Akkumulierung läuft weiter, bis Cog auf hohe Spannung (H) geht» Während des nachfolgenden Intervalls wird der Inhalt des Registers 401 bei jedem Auftreten eines Taktimpulses f, ausgelesen und über das Gatter 407 auf die Leitung 405 gegebene Während des gleichen Intervalls wird, wenn C„^ auf H -geht, das UND-Gatter 406 abgeschaltet, wodurch ein Signal Null zurück zu einem Eingang des Addierers 402 geführt wird. Dadurch wird im Ergebnis d=s Signal gelöscht, das im Register 401 akkumuliert worden ist, und das erste Wort im nächsten Akkumu.lierzyk.lus kann in das Register 401 eintreten. Wenn Ctj_E auf niedrige Spannung (L) geht, wird der vorstehend beschreib&ne Zyklus

wiederholt. Die Übertragungskennlinie für die Akkumulier und Ausgabeschaltung gemäß Fig. 4 ist für den Fall, daß für drei Eingangswortintervalle auf L und für das \'ierte Wortintervall auf H ist, durch die obige Gleichung (9) angegeben.

Fig. 5 zeigt eine Verwirklichung des Filters zweiter Ordnung mit zwei Abschnitten gemäß Fig. 2 , wobei bestimmte Abänderungen getroffen sind, die durch die Anforderungen bei der Herstellung integrierter Schaltungen sowie Zeitsteuerungsüberlegungen ausgelöst sind. Beispielsweise ist es wünschenswert, daß nicht mehr als zv/ei arithmetische Operationen (Additionen oder Subtraktionen) auftreten, bevor das Signal in einer Register stufe zeitlich neu geordnet v/orden ist. Demgemäß ist die für die Verzögerungselemente 201, 202, und 291 in Fig. 2 benutzte Kette von Einbit-Regastern zur Erzielung dieses Ergebnisses in Fig. 5 in gewisser Weise "verteilt". Eine zweite Abänderung gegenüber der Anordnung nach Fig. 2 ist die doppelte Benutzung bestimmter arithmetischer Operatoren. Beispielsweise liefern die Addierer 227 und 233 in Fig. 2 beide das gleiche Ausgangssignal und können kombiniert v/erden. Weiterhin unterscheiden sich die Ausgangssignalc der Addierer 271 und 281 um den Faktor 2 und können kombiniert v/erden, wenn ein Schieberegister zur Durchführung der erforderlichen Multiplikation benutzt wird.

Bei Fig. 5 wird angenommen, daß die Eingangswörter auf der Leitung 595 32 Bits enthalten, von denen 16 Bits wesentliche

Informationen angeben. Den wesentlichen Bits gehen 3 Null-Bits voraus, und es folgen ihnen 13 Wiederholungen des Vorzeichenbits. Da die Wörter im Zweierkoraplementforinat vorliegen, wird der Wert der wesentlichen Informationen in jedem Wort demgemäß nicht durch den Präfix oder die Wiederholung beeinflußt. Die 32-Bit-Wörter werden in den Verzögerungselementen 501, 502 im Filterabschnitt 500 und in den Verzögerungselementen 590, 591 im Filterabschnitt 550 dadurch aufgenommen, daß jedes Verzögerungselement insgesamt etwa 32 Einbit-Register enthält. Wie nachfolgend noch erläutert wird, können einige der Register aus der Gesamtzahl von Registern innerhalb der Logikschaltung verteilt sein, die den Rest jedes Filterabschnitts bilden. Die Register im Element 590 sind mit 590-0 bis 590-30 bezeichnet,und die Register in den übrigen Elementen sind auf entsprechende Weise numeriert, wobei einige Verzögerungselemente 31 Register und andere 32 Register enthalten. Abweichend vom Schaltbild gemäß Fig. 2 weisen die Klemmschaltungen in jedem Filterabschnitt gemäß Fig. 5 zwei UND/ODER-Gatter auf;, die zwischen interne Register im Verzögerungselement in jedem Abschnitt eingeschaltet sind, statt dass sie jedem Element vorausgehen. Zusätzliche Einbit-Schieberegister sind zwischen bestimmte Arithmetikschaltungen eingefügt, um die oben erwähnte Funktion bezüglich dar zeitlichen Neuordnung durchzuführen.

Die UND/ODER-Gatter 521 und 522, die zur Wiederholung des Vorzeichenbits der im Filterabschnitt 500 verarbeiteten YJ Srter benutzt werden, gewinnen beide ein Eingangssignal aus dem Register 501-3O₀ Das Gatter 521 ist zwischen die Regi-

ster 501-31 und 501-30 eingefügt, während das Gatter 522 zwischen die Register 501-28 und 501-27 geschaltet ist. Die Gatter erhalten außerdem einen Zeitsteuerungsimpuls Cg. ^a^f der Leitung 523, der mit der Wortrate f^/ni auftritt und für 6 Bitintervalle auf H bleibt. Wenn Cg₁ auf H ist, v/iederholen die Gatter 521 und 522 das jeweilige Bit (1 oder 0) im Register 501-30. Indem Cg₁ für 6 Bitintervalle auf H gehalten und der Impuls C₃₁ mit Bezug auf den Anfang jedes Eingangswortes richtig positioniert wird, wird auf diese Weise das Vorzeichenbit insgesamt sechsmal nach rückwärts ausgedehnt. Da das Bit im Register 501-30 außerdem um 2 Bits nach vorwärts geschoben wird (durch die Verbindung zwischen dem Register 501-30 und dem Gatter 522), besteht die Gesamtwirkung beider UND/ODER-Gatter darin, daß das Vorzeichenbit im Register 501-30 wiederholt wird, indem insgesamt 8 Bits voreingestellt werden, wobei zwei Bits vor und 6 Bits hinter dem Bit im Register 501-30 liegen. Die UND/ODER-Gatter 571 und 572 im Filterabschnitt 550 sind auf ähnliche Weise ausgelegt und arbeiten auf die gleiche Weise, wobei sie den gleichen Zeitsteuerungsimpuls C₅₁ auf der Leitung 573 aufnehmen und bewirken, daß die gewünschte Anzahl von Bits in jedem an das Verzögerungeelement 590 angelegten Wort den gleichen Wert wie das Vorzeichenbit im Register 590-30 hat.

Ein Logikschaltbild des UWD/ODEE-Gatters 521 ist in Fig.7 gezeigt. Das Gatter enthält zwei UND-Gatter 701, 702 und ein ODER-Gatter 703. Wenn das Signal C_g1 auf L ist, so ist das UND-Gatter 701 (aufgrund des Inverters 705) betätigt und gibt das vom Register 501-31 kommende Eingangssignal über das ODER-

^2 9616

Gatter 703 zum Register 501-30 weiter. Dies ist die normale * Betriebsweise, und es findet keine Wiederholung statt. Wenn das Signal Cg₁ auf H geht, ist das UND-Gatter 702 betätigt

(und das Gatter 701 ist abgeschaltet), und das im Register 501-30 gespeicherte Bit wird wiederholt, indem es über das Gatter 703 zurück zum Eingang dieses Registers geführt wird* Die UND/ODER-Gatter 522, 572 und 573 sind ähnlich aufgebaut.

Die Logikschaltungen, die die Rückkopplungs- und Vorwärtskopplungssignale in den Filterabschnitten 500 und 550 erzeugen, entsprechen denen in Fig_e 2 und sind ebenfalls dadurch gekennzeichnet, daß nur Addierer und Inverter verwendet werden, ohne daß Multiplizierer erforderlich sind* Die Kombination von Invertern und Addierern ermöglicht die Durchführung von Subtraktionen,, Alle Übertragsregister in den Addierschaltungen werden mit der gleichen Bitrate f^ getaktet, die zur Taktung der Einbit-Register benutzt wird, und der Fehler, der sich aufgrund von Übertragswerten in der Arithmetikschaltung zwischen benachbarten Wörtern ergibt, wird unbeachtet gelassen«,

Das im Abschnitt 500 gebildete Rückkopplungssignal wird durch Kombinieren der Ausgangssignale der Register 501-2 und 501-4 im Addierer 510 und Anlegen der Summe an einen Eingang des Addierers 511 über ein zusätzliches Einbit-Schieberegister 512 erzeugt. Das zweite Eingangssignal des Addierers 511 kommt vom Register 501-5 und wird über einen Inverter zugeführt. Das Ausgangssignal des Addierers 511 gelangt über einen. Addierer 505 und ein zusätzliches Einbit-Schieberegister 513 an- ■« einen Eingang des Addierers 503» der das Rückkopplungssignal

mit dem Eingangssignal auf der Leitung 590 zur Erzeugung der Zustandsvariablen D auf der Leitung 504 kombiniert. Der Anteil zweiter Ordnung des Rückkopplungssignals wird durch Kombinieren der Ausgangssignale der Register 502-7 und 502-2 im Addierer gewonnen, wobei das letztgenannte Ausgangssignal invertiert wird. Das Ausgangssignal des Addierers 515 ist das zweite Eingangssignal des Addierers 505.

Es läßt sich leicht bestätigen, daß die gewünschten Pol- und Null-Stellen unter Verwendung dieser logischen Anordnung erzielt werden. Beispielsweise sind die Eingangssignale des Addie-

zuletzt wirksamen _p elementes rers 515 von dem / Bezugsausgangssignal z~ (D) des Verzögerungs-502 um 2 bzw. 7 Bitpositionen getrennt. Demgemäß ist das Ausgangs signal des Registers 502-7 —η = rrzs z~ (D ) , und das Ausgangs signal des Registers 502-2 η- z~ (D). Wenn das Ausgangssignal -y^? ζ (D ) des Addierers 515 weiter durch das Einbit-Register 513 verzögert wird, verdoppelt sich sein Wert, so daß der Beitrag dieses Teils der Schaltung zum Rückkopplungssignal in gewünschter Weise -^p z" (D_n) beträgt. Als weiteres Beispiel ist das Ausgangssignal des Addierers 510 gleich -irr z"~ (D_n)* ^a mit dem Ausgangs signal z~* (D ) des Registers 501-0 als Bezugswert das Ausgangssignal des Registers 501-4 gleich -r?- z~ (D_) ist und das Ausgangssignal des Registers 501-2 ^ ^z (^D _n) beträgt. Das Ausgangssignal des Addierers 510 ergibt sich dann nach Verzögerung durch das Register 512 zu || z~ (D). Da das Ausgangssignal des Registers 501-5

1 —1

~f ζ (D ) beträgt, ist das Ausgangssignal des Addierers 511

2 j η

19 —1
gleich r~ ζ (D ). Dieser Wert wird nach Durchlaufen des

Registers 513 verdoppelt, so daß sich ein Beitrag von Tg 2 (D ) zum Rückkopplungssignal ergibt.

Das Vorwärtskopplungssignal im Filterabschnitt 500 beinhaltet Anteile vom Ausgang des Registers 512 und des Registers 502-1 des Verzögerungselements 502, wobei beide Anteile Eingangssignale des Addierers 516 sind. Das Ausgangssignal des Registers 512 ergibt sich zu g z~ (D), und dieser Wert wird vor Anlegen an den Addierer 516 invertiert. Nach Durchlaufen eines Einbit-.Registers 517 beträgt der Wert des an einen Eingang des Addierers 518 angelegten Vorwärtskopplungssignals gleich ■£ z" (D), da das Register 517 das zugeführte Eingangssignal verdoppelt. Das zweite, vom Register 502-1 abgeleitete Eingangssignal des Addierers 516 ist gegeben durch i ζ (D ),und dieser Wert wird ebenfalls im Register 517 verdoppelt» Ein Addierer 518 kombiniert das Vorwärtskopplungssignal mit der Zustandsvariablen D_n auf der Leitung 504, um das Ausgangssignal X' des Filterabschnitts 500 zu erzeugen. Zwischen den Ausgang des Filterabschnitts 500 und den Eingang des Filterabschnitts 550 ist aus noch zu beschreibenden Gründen ein Register 519 eingefügt.

Wie bei Fig. 2 ähnelt der Filterabschnitt 550 generell dem vorher beschriebenen Filterabschnitt 500, aber die Logikanordnung ist etwas unterschiedlich^ so daß die Pol- und Null-Stellen im zweiten Klammerausdruck in Gleichung (8) verwirklicht werden können«, Das Rückkopplungssignal wird durch Kombinieren der Ausgangssi'gnale der Register 590-2 und 590-1 in einem Addierer gebildet, dessen Ausgangssignal an das Register 552 und folg-

lich an einen Eingang eines Addierers 553 angelegt wird. Das z\\reite Eingangssignal des Addierers 553 wird durch Invertieren des Ausgangssignals vom Register 590-4 abgeleitet. Das Ausgangssignal des Addierers 553 gelangt an einen Eingang des Addierers 554, dessen Ausgangssignal im Register 555 vor Anlegen an einen Eingang des Addierers 556 verdoppelt wird. Der Rückkopplungsausdruck zweiter Ordnung wird durch Kombinieren der Ausgangssignale der Register 591-4 und 591-1 im Addierer 557 erzeugt, wobei das letztgenannte Ausgangssignal invertiert wird. Das Ausgangssignal des Addierers 557 wird in Register 558 verdoppelt und an einen ersten Eingang des Addierers 559 angelegt, dessen weiteres Eingangssignal vom Register 591-6 stammt. Das Ausgangssignal des Addierers 559 gelangt zum zweiten Eingang des Addierers 554 ·

Die vorstehend beschriebene Logikschaltung erzeugt den Nenner im zweiten Klammerausdruck in Gleichung (8). Im einzelnen beträgt unter Verwendung des Ausgangssignals des Registers 590-0 als Bezugswert das Ausgangs signal des Addierers 551 j~ z" (D_n), und dieser Wert wird im Register 552 verdoppelt. Das Ausgangssignal des Registers 590-4 beträgt -~£ z~ (D' ), so daß das

O*7 A

Ausgangssignal des Addierers 553 gleich ·*?· z" (D¹ } ist. Unter Verwendung des Ausgangssignals des Registers 590-0 als Bezugswert beträgt der vom Addierer 557 abgeleitete Beitrag zum Ausdruck zweiter Ordnung gleich rrg z~ (D'_n)> und dieser Viert wird im Register 558 verdoppelt« Das Ausgangssignal des Registers

1 "^
591-6 ist -gr- ζ ^(D' ), so daß das Ausgangssignal des Addiere*

te c _ ο

559 gegeben ist durch -rr ζ (D¹ ). Der Nenner v/ird also in

gewünschter Weise gebildet.

Das Vorwärtskopplungssignal im Filterabschnitt 515 wird durch Anlegen des Ausgangssignals des Addierers 591 an einen Eingang des Addierers 560 gebildet, dessen anderes Eingangssignal das invertierte Ausgangssignal des Registers 591-0 ist. Der Addierer 560 liefert das Ausgangssignal Nr ζ - ζ" j(D^f ), das der gewünschte Zähler für den zweiten Ausdruck in Gleichung (8) ist» Das in die Vorwärtskopplungsleitung des Filterabschnitts 550 eingefügte Register 561 und das in die Rückkopplungsleitung eingefügte Register 555 verdoppeln die zugeführten Eingangssignale nicht, da das Verzögerungselement 590 31 Einbit-Register 590-0 bis 590-30 aufweist und die Register 555 und 561 im Ergebnis das 32„ Register dieses VerzögerungSo elements für das Rückkopplungs- bzw_o das Vorxvärtskopplungssignal ist. Ein Addierer 562 kombiniert das Signal D¹ und das Vorwärtskopplungssignal zur Erzeugung des Filterausgangssignals Y auf der Leitung 563. Falls gewünscht, wird zur Verstärkungsstabilisierung ein Register 564 in die Ausgangsleitung eingefügt.

In den Filterabschnitten gemäß Figo 5 benutzte arithmetische Schaltungen sind so aufgebaut, daß nicht mehr als zwei Addierer in Reihe auftreten„ Durch Einfügen von Einbit-Schieberegistern an den jeweils erforderlichen Stellen werden die im Filter verarbeiteten Wörter zeitlich neu geordnet, so daß eine Verzögerungsansammlung verhindert wird» In Fig. 5 geben die Zahlen in diesen zusätzlichen Registern (Register 512, 513, 517, 519, 552, 555, 558, 561, 564 und 596) die relative Zeitposition der in den Registern gespeicherten Bits zu einem

Bezugszeitpunkt an, zu dem das erste Bit eines Eingangsworts auf der Leitung 595 vorhanden ist. Wenn beispielsweise jedes Eingangswort aus 32 Bits 0 bis 31 besteht, dann wird das erste Bit (0) des Eingangswortes mit dem ersten Bit des Rückkopplungswortes auf der Leitung 520 dann kombiniert, wenn die Ausgangssignale der Register 513 und 596 dem Addierer 503 zugeführt werden. Auf entsprechende Weise werden die Eingangssignale des Addierers 556 aus den Registern 519 und 555 gewonnen, die beide das letzte (31.) Bit des vorher verarbeiteten Wortes enthalten.

Die Position der bedeutsamen Datenbits und der Vorzeichenbits in verschiedenen Teilen des Filters gemäß Fig. 5 ist in der folgenden Tabelle angegeben.

Leitung

Beschreibung

Eingangssignal 595

^Dn ^J Ausgangssignal s des Gatters 521

X^:

Ausgangssignal s des Gatters 571

- Zeit

--ff###############SSSSSSSSSSSSS-j_-###ff##if##if£#######SSSSSJJJJJJ

J--#####'############SSSSSSJJJJJJ JJJJ-##################SSSJJJJJJ

jjjj-##############.####ss(s)ssssss

JJJJ- if ###### ###########SSSJJJJJJ

J J

J J J

CO K) CJ)

niedrigststellige Bits

höchststellige Bits

Zeile 1 in der Tabelle gibt an, daß jedes Wort auf der Leitung 595 16 bedeutsame Bits beinhaltet, die durch das Symbol •»ir η bezeichnet werden, wobei das niedrigststellige Bit zuerst auftritt, gefolgt von 13 Wiederholungen des Vorzeichenbit, die mit "S" bezeichnet sind. "Jedem Wort gehen 3 Null-Bits voraus, die durch ein "-" dargestellt sind.

Während der Verarbeitung können,wie oben erläutert, die Ein- r gangswörter etwas verzerrt werden, und zwar aufgrund der Tatsache, daß die Übertragslogik in den arithmetischen Schaltun-■ gen der Filter zu Beginn jedes Eingangswortes weder voreingestellt noch gelöscht wird. Demgemäß zeigt Zeile 2 in der Tabelle, daß die Zustandsvariable D auf der Leitung 504 die mit "^¹¹ bezeichneten, bedeutsamen Datenbits enthält, gefolgt von 5 Vorzeichenbits "S", daß aber 7 mögliche Fehler "J" sich in das Wort eingeschlichen haben. Die Zahl der eingeführten, fehlerhaften Bits hängt vom Wert der im Filter benutzten Koeffizienten ab. Im Fall der vorliegenden Erfindung verwendet das.FiI-ter Koeffizienten, die durch nicht mehr als 6 Bits ausgedrückt werden, da - wie oben erläutert - die Eingangssignale der Logikschaltungen , die zur Bildung der Rückkopplungs- und der Vorwärtskopplungssignale verwendet werden, aus Registern in den Verzögerungselementen gewonnen werden, die den letzten Registern (Bezugsregistern) um nicht mehr als 6 Bitpositionen vorausgehen. Bei dieser Anordnung beträgt die Maximalzahl fehlerhafter Bits etwa 6. Um jedoch absolut sicher zu sein, daß ein Überlauf und eine Begrenzung von Perioden ebenfalls ausgeschlossen sind, werden unter Verwendung der Anordnung in Fi.5. 5 insgesamt 8 Bits voreingestellt. Wenn das fehlerhafte Wort

3s} 2 9616

an die UND/ODER-Gatter 521 und 522 im Filterabschnitt 500 angelegt wird; geht das Taktsignal Cg₁ auf H, wenn das durch einen Kreis in der Tabelle gekennzeichnete Vorzeichenbit im Register 501-=30 ist. Dieses Signal bleibt für die nächsten

6 Bits auf H_s so daß das Vorzeichenbit 6-mal Wiederholt wird. Das gleiche Vorzeichenbit wird außerdem in Vorwärtsrichtung über zwei Bits ausgedehnt, wie oben beschrieben, so daß das in Zeile 3 der Tabelle dargestellte Ausgangswort des UND/ODER-» Gatters 521 den größten Teil des Fehlers, der in die Zustandsvariable D eingeführt worden ist, nicht enthält. Nach weite» rer Verarbeitung ist jedes Ausgangssignal X' des Filterabschnitts 500 ein Wort des in Zeile 4 der Tabelle gezeigten Typs, bei dem wiederum die Fehler "J" in den Endabschnitt jedes Wortes eingetreten sind«, Diese Fehler sind in der in-Zeile 5 der Tabelle dargestellten Zustandsvariablen D^f verzögert vorhanden, wobei die Verzögerung den Registern 519 und 555 zugeordnet ist.

ν Im Filterabschnitt 550 werden die Fehler wiederum durch UND/ ODER-Gatter 571 und 572 beseitigt» wobei das letztgenannte Gatter das in Zeile 6 der Tabelle dargestellte Ausgangssignal hat„ Diesen UND/ODER-Gattern wird ein Cg^-Zeitsteuerungsimpuls zugeführt, der für 6 Bitintervalle auf H ist_p und zwar beginnend dann, wenn sich das durch einen Kreis gekennzeichnete Bit (in. ■ Zeile 6 der Tabelle) im Register 590-30 befindet* Das in Zeile

7 der Tabelle gezeigte Filterausgangssignal Y auf der Leitung 563 enthalt wiederum Fehlerbits, Diese ^ifJ"~B"its haben jedoch die wichtigen ^!f £ "-Bits nicht gestört» Vielmehr ist ein Abstand von 3 unbeeinflußten Vorzeichenbits ^!!S" vorhanden.

Ein Zeitdiagramm für das Filter gemäß Fig. 5 ist in Fig. 6 dargestellt. Alle Register in den Verzögerungselementen 501, 502, 590 und 591 sowie die Übertragsregister in den Addierschaltungen werden mit der Bitrate f^ getaktet. Die UND/ODER-Gatter 521, 522, 571 und 572 werden für 6 Bitintervalle durch ein Zeitsteuerungssignal Cg- getaktet, das für 6 Bitintervalle auf H bleibt. Jedes 4. Cg₁-Signal erzeugt ein Zeitsteuerungssignal Crrg» das die UND-Gatter 406 und 407 in der Akkumulierund Ausgabeschaltung gemäß Fig. 4 betätigt. Das Signal C^g ist für ein Wortintervall auf H.

Obwohl die obenbeschriebene Anordnung zu längeren Wörtern in den Filterabschnitten führt und zusätzliche Verzögerungsstufen erfordert, ist die Taktversorgung und die Verarbeitung von Informationen im Filter wesentlich vereinfacht. Dies ist besonders dann vorteilhaft, wenn das Filter in Form einer integrierten Schaltung hergestellt werden soll. Die Einbit-Register,, die die Verzögerungselemente bilden, sind in ihrem Aufbau regelmäßig und lassen sich dicht packen, während dagegen Takt- und andere Datenverarbeitungsschaltungen im allgemeinen unregelmäßiger Art sind und zu einer schlechten Flächenausnutzung führen. Ein Ausdruck der Filterkoeffizienten in Form kurzer Wörter (6 Bits oder weniger) ist für die vorliegende Erfindung sehr wichtig', und die in Gleichung (8) angegebene Übertragungsfunktion stellt eine wesentliche Verbesserung gegenüber bisher bekannten Anordnungen dar. Wenn längere Koeffizienten erforderlich sind, muf3 die Anzahl der durch die Klemmschaltungen voreinzustellenden oder zu wiederholenden Vorzeichen-

bits entsprechend geändert werden. Im allgemeinen sollte» wenn Ausgangssignale von den letzten 1 Registern zur Bildung der Rückkopplungs- und Vorwärtskopplungssignale benutzt werden, das Filter so ausgelegt sein, daß wenigstens 1 Bits in jedem Wort den gleichen Wert wie das Vorzeichenbit dieses Wortes annehmen.

Zahlreiche Abänderungen und Anpassungen der Erfindung lassen sich vom Fachmann treffen. Beispielsweise können, obwohl die Eingangswörter vorzugsweise im Zweierkomplement-Format ausgedrückt werden, andere Formate benutzt werden, beispielsweise eine Vorzeichengröße-Arithmetik. Dadurch wird aber eine Ände·^· rung bestimmter Arithmetikelemente erforderlich. In anderen Fällen kann es zweckmäßig sein, das Filter in anderen klassischen Formen auszulegen, die dem Abschnitt gemäß Fig. 1 funktionell äquivalent sind. Wie oben erläutert, können die beiden,» anhand von Fig. 5 beschriebenen Filterabschnitte getrennt oder in Verbindung mit anderen FiItereinrichtungen verwendet werden₀

Claims

BLUMBACH · WESER · SERG£ß! :·' KRAMER ZWIRNER - HOFFMANN

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Patenlconsult RadeckestraCe 43 8000 München 60 Telelon (089) 883603/883604 Telox 05-212313 Telegramme Patr-nlconsull Patenlconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 567943/561998 Telex 04-186237 Telegiammo Palentcons.ilt

Western Electric Company Incorporated CANDY, J.C. 24-8 222 Broadway, New York N.Y. 10038
Vereinigte Staaten von Amerika

Patentansprüche

.1./Vorrichtung zum Filtern eines Eingangssignals, das eine Folge von Vielbit-Eingangswörtern umfaßt, die je einen Hauptteil, ein Vorzeichenbit und wenigstens L Wiederholungen des Vorzei- f chenbits enthalten, J

mit einem' ersten und einem zv/eiten, in Reihe geschalteten Verzögerungselement (201, 202), die je so ausgelegt sind, daß sie die in einem Wort eines ausgelegten Zwischensignals enthaltene Anzahl von Bits speichern,

mit Logikschaltungen (220, 230) , die gewählte Bits der L letzten , in den Verzögerungselementen gespeicherten Bits zur Erzeugung von Rückkopplungs- und Vorwärtskopplungssignalen entsprechend ersten bzw. zweiten vorbestimmten Beziehungen kombinieren,

mit einer ersten Kombinierschaltung (213), die das Rückkopplungssignal Bit für Bit mit dem Eingangssignal zur Gewinnung des Zwischonsignals kombiniert, und

München: R. Kramer Dipl.-Ing · W. Weser Dipl.-Phys. Dr. rer. nat. · E. Hoffmann Dirjl.-Ing. Wiesbaden: P. G. Blumbach ΰιρΙ.-lng. · P. Bergen Prof. Dr. jur. Dipl.-Ing., Pat.-'\ss., Pat.-Anw. bis 1079 ■ G. £wirner Dipl.-Ing. Oipl.-W.-lriy

mit einer zweiten Kombinierschaltung (210), die das Zwischensignal Bit für Bit mit dem Vorwärtskopplungssignal zur Gewinnung des Filterausgangssignals kombiniert, dadurch gekennzeichnet, daß die Vorrichtung ferner eine Klemmschaltung (250) aufweist, die bewirkt, daß wenigstens L vorbestimmte Bits in jedem V/ort des Zwischensignals den gleichen Wert wie das Vorzeichenbit des Eingangswortes haben.
2. Vorrichtung nach Anspruch 1,

dadurch gekennzeichnet, daß die Logikschaltungen Addier- und Inverterschaltungen auf v/eisen und daß das Verzögerungs element eine Folge von Einbit-Registern enthält.
3. Vorrichtung nach Anspruch 2,

dadurch gekennzeichnet, daß die Register und die Addierschaltungen so ausgelegt sind, daß sie Taktimpulse mit der gleichen Bitrate f^ empfangen.
4. Vorrichtung nach Anspruch 3,

dadurch gekennzeichnet, daß die Klemmschaltung so ausgelegt ist, daß sie Taktimpulse mit einer Rate f-u/m empfängt, wobei m die Anzahl von Bits in jedem der Eingangswörter ist.
5. Vorrichtung nach Anspruch 1,

dadurch gekennzeichnet, daß das Ausgangssignal des Filters zum Eingangssignal entsprechend der folgenden Übertragungsfunktion in Beziehung steht:

5 -1 . „-2

wobei Y die 2-Transformation des Filterausgangssignals ist, X die z-Transformation des Eingangssignals und

—1 —2
ζ und ζ Verzögerungen um 1 bzw. 2 Wortintervalle sind.
6. Vorrichtung nach Anspruch 1,

dadurch gekennzeichnet, daß das Ausgangssignal des Filters zum Eingangssignal wie folgt in Beziehung steht?

wobei Y die z-Transformation des Filterausgangssignals,

X die z-Transformation des Eingangssignals und *

1 —2
z und ζ Verzögerungen um 1 bzw. 2 Wortintervalle sind.