JP2539024B2 - 複合映像信号生成方法 - Google Patents
複合映像信号生成方法Info
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- JP2539024B2 JP2539024B2 JP1026851A JP2685189A JP2539024B2 JP 2539024 B2 JP2539024 B2 JP 2539024B2 JP 1026851 A JP1026851 A JP 1026851A JP 2685189 A JP2685189 A JP 2685189A JP 2539024 B2 JP2539024 B2 JP 2539024B2
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- H04N11/00—Colour television systems
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- H04N11/12—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only
- H04N11/14—Transmission systems characterised by the manner in which the individual colour picture signal components are combined using simultaneous signals only in which one signal, modulated in phase and amplitude, conveys colour information and a second signal conveys brightness information, e.g. NTSC-system
- H04N11/143—Encoding means therefor
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- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/65—Circuits for processing colour signals for synchronous modulators
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- Multimedia (AREA)
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- Processing Of Color Television Signals (AREA)
- Color Television Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 複合映像信号生成方法に関し、 集積化に適した回路構成を実現して製造コストおよび
設計コストの削減を計ることを目的とし、 周波数fscのサブキャリアを用いて２つの色度信号を
平衡変調した後、輝度信号とともに合成し、複合映像信
号を生成する複合映像信号生成方法において、前記サブ
キャリアは、原色信号のサンプリング周期1/faとサブキ
ャリアの周期1/fscの比（fsc/fa）を順次整数倍にして
時間軸上に配列し、該配列の各々について、SIN、SOS変
換処理を行ってデジタル量で表すように構成している。
設計コストの削減を計ることを目的とし、 周波数fscのサブキャリアを用いて２つの色度信号を
平衡変調した後、輝度信号とともに合成し、複合映像信
号を生成する複合映像信号生成方法において、前記サブ
キャリアは、原色信号のサンプリング周期1/faとサブキ
ャリアの周期1/fscの比（fsc/fa）を順次整数倍にして
時間軸上に配列し、該配列の各々について、SIN、SOS変
換処理を行ってデジタル量で表すように構成している。
本発明は、複合映像信号生成方法に関し、特に、NTSC
方式のカラー複合映像信号生成方法に係り、デジタル化
に適した構成にして、集積化を容易にした複合映像信号
生成方法に関する。
方式のカラー複合映像信号生成方法に係り、デジタル化
に適した構成にして、集積化を容易にした複合映像信号
生成方法に関する。
一般に、パーソナルコンピュータやワークステーショ
ンで作成されたデジタルカラー画情報をCRTに表示する
場合には、デジタル信号のまま表示する方法の他に、一
旦、アナログ信号に変換した後、表示する方法がある
が、特に、NTSC（National Television System Committ
ee）方式に従って複合映像信号に変換するような方法
は、通常のテレビ受像機への表示が行え、また、テレビ
放送網への対応も可能となるので、例えば、パーソナル
コンピュータやワークステーション等をアニメーション
作成に用いるなどして活用範囲の拡大が期待できる。
ンで作成されたデジタルカラー画情報をCRTに表示する
場合には、デジタル信号のまま表示する方法の他に、一
旦、アナログ信号に変換した後、表示する方法がある
が、特に、NTSC（National Television System Committ
ee）方式に従って複合映像信号に変換するような方法
は、通常のテレビ受像機への表示が行え、また、テレビ
放送網への対応も可能となるので、例えば、パーソナル
コンピュータやワークステーション等をアニメーション
作成に用いるなどして活用範囲の拡大が期待できる。
NTSC方式に従ってデジタルRGB信号からアナログのカ
ラー複合映像信号を作る装置（以下、カラーエンコーダ
装置）としては、従来例えば、第４図のようなものがあ
る。第４図において、パーソナルコンピュータやワーク
ステーション等（以下、CPUという）で作成されたカラ
ー画情報のデジタルR.G.B各信号は、３つのD/A変換器１
〜３に入力され、このD/A変換器１〜３によりCPUからの
基本クロックCCKのタイミングでアナログ値に変換され
る。アナログ変換されたR.G.B信号は、マトリクス回路
４に入力され、２つの色差信号Ｒ−Y,B−Ｙおよび１つ
の輝度信号Ｙが作られる。Ｒ−Ｙはローパスフィルタ５
を通過して変調回路６に加えられ、また、Ｂ−Ｙはロー
パスフィルタ７を通過して変調回路８に加えられる。変
調回路６および変調回路８には、PLL等を用いた発振回
路OSCからのカラーサブキャリア（各々０゜,90゜）が加
えられており、変調回路６および変調回路８は、それぞ
れカラーサブキャリアをＲ−Ｙ（Ｂ−Ｙ）で平衡変調す
る。変調されたＲ−ＹおよびＢ−Ｙの信号は、加算回路
9aで合成され、次いで、加算回路9bで時間調整用の遅延
線D/Lを通過してきた輝度信号Ｙとも合成された後、NTS
C方式の複合映像信号として出力される。
ラー複合映像信号を作る装置（以下、カラーエンコーダ
装置）としては、従来例えば、第４図のようなものがあ
る。第４図において、パーソナルコンピュータやワーク
ステーション等（以下、CPUという）で作成されたカラ
ー画情報のデジタルR.G.B各信号は、３つのD/A変換器１
〜３に入力され、このD/A変換器１〜３によりCPUからの
基本クロックCCKのタイミングでアナログ値に変換され
る。アナログ変換されたR.G.B信号は、マトリクス回路
４に入力され、２つの色差信号Ｒ−Y,B−Ｙおよび１つ
の輝度信号Ｙが作られる。Ｒ−Ｙはローパスフィルタ５
を通過して変調回路６に加えられ、また、Ｂ−Ｙはロー
パスフィルタ７を通過して変調回路８に加えられる。変
調回路６および変調回路８には、PLL等を用いた発振回
路OSCからのカラーサブキャリア（各々０゜,90゜）が加
えられており、変調回路６および変調回路８は、それぞ
れカラーサブキャリアをＲ−Ｙ（Ｂ−Ｙ）で平衡変調す
る。変調されたＲ−ＹおよびＢ−Ｙの信号は、加算回路
9aで合成され、次いで、加算回路9bで時間調整用の遅延
線D/Lを通過してきた輝度信号Ｙとも合成された後、NTS
C方式の複合映像信号として出力される。
しかしながら、このような従来のエンコーダ装置にあ
っては、デジタルR.G.B信号を、一旦、アナログ信号に
変換した後、平衡変調等の必要な処理をアナログ的に行
う構成となっていたため、集積化に適した回路構成とす
ることができなかった。特に、アナログ構成のローパス
フィルタ５、７や遅延線D/Lおよび発振回路OSCなどは大
規模な回路構成とならざるを得ず、仮に、図中一点鎖線
で囲んだ範囲を１つのチップ内に収めたとしても、上述
の大規模各部は、チップ外に別設しなければならず、製
造コストの面で問題があった。
っては、デジタルR.G.B信号を、一旦、アナログ信号に
変換した後、平衡変調等の必要な処理をアナログ的に行
う構成となっていたため、集積化に適した回路構成とす
ることができなかった。特に、アナログ構成のローパス
フィルタ５、７や遅延線D/Lおよび発振回路OSCなどは大
規模な回路構成とならざるを得ず、仮に、図中一点鎖線
で囲んだ範囲を１つのチップ内に収めたとしても、上述
の大規模各部は、チップ外に別設しなければならず、製
造コストの面で問題があった。
また、一般にアナログ回路の場合、部品特性の個体差
に起因する製品個々のバラツキが避けられないから、製
品毎の調整作業は必須であり、これにより更に製造コス
トが悪化する。しかも、長期に亘って安定動作を得るた
めには、温度補償や経時変化補償等に対しても配慮しな
ければならず、設計コストの面でも問題がある。
に起因する製品個々のバラツキが避けられないから、製
品毎の調整作業は必須であり、これにより更に製造コス
トが悪化する。しかも、長期に亘って安定動作を得るた
めには、温度補償や経時変化補償等に対しても配慮しな
ければならず、設計コストの面でも問題がある。
そこで、本発明は、平衡変調を含む各処理をデジタル
量で行えるようにすることにより、集積化に適した回路
構成を実現して製造コストおよび設計コストの削減を図
ることを目的としている。
量で行えるようにすることにより、集積化に適した回路
構成を実現して製造コストおよび設計コストの削減を図
ることを目的としている。
本発明では、上記目的を達成するために、周波数fsc
のサブキャリアを用いて２つの色度信号を平衡変調した
後、輝度信号とともに合成し、複合映像信号を生成する
複合映像信号生成方法において、前記サブキャリアは、
原色信号のサンプリング周期1/faとサブキャリアの周期
1/fscの比（fsc/fa）を順次整数倍して時間軸上に配列
し、該配列の各々について、SIN,COS変換処理を行って
デジタル量で表すように構成している。
のサブキャリアを用いて２つの色度信号を平衡変調した
後、輝度信号とともに合成し、複合映像信号を生成する
複合映像信号生成方法において、前記サブキャリアは、
原色信号のサンプリング周期1/faとサブキャリアの周期
1/fscの比（fsc/fa）を順次整数倍して時間軸上に配列
し、該配列の各々について、SIN,COS変換処理を行って
デジタル量で表すように構成している。
本発明では、平衡変調に用いられるサブキャリアがデ
ジタル量で表される。したがって、エンコーダ装置の各
部、例えば、ローパスフィルタ、遅延線、平衡変調回路
および加算回路などをデジタル構成とすることができ、
サブキャリア生成回路を含む上記各部を１つのチップ内
に集積化することが可能になる。しかも、デジタルから
アナログへの変換は、複合映像信号を生成後に行えばよ
いので、D/A変換器が１つで済み、より望ましい回路構
成となる。また、各処理がデジタル処理によって行える
ことで、調整作業も簡素化され、長期に亘って安定した
動作も得られる。
ジタル量で表される。したがって、エンコーダ装置の各
部、例えば、ローパスフィルタ、遅延線、平衡変調回路
および加算回路などをデジタル構成とすることができ、
サブキャリア生成回路を含む上記各部を１つのチップ内
に集積化することが可能になる。しかも、デジタルから
アナログへの変換は、複合映像信号を生成後に行えばよ
いので、D/A変換器が１つで済み、より望ましい回路構
成となる。また、各処理がデジタル処理によって行える
ことで、調整作業も簡素化され、長期に亘って安定した
動作も得られる。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明の複合映像信号生成方法を適用し
たエンコーダ装置の一実施例を示す図である。
たエンコーダ装置の一実施例を示す図である。
まず、構成を説明する。第１図において、10はマトリ
クス回路であり、マトリクス10は、CPUからのデジタル
R.G.B各信号を受け、次式〜の演算処理をデジタル
的に実行して２つの色度信号、例えば色差信号Ｒ−Ｙ、
Ｂ−Ｙおよび１つの輝度信号Ｙを生成する。
クス回路であり、マトリクス10は、CPUからのデジタル
R.G.B各信号を受け、次式〜の演算処理をデジタル
的に実行して２つの色度信号、例えば色差信号Ｒ−Ｙ、
Ｂ−Ｙおよび１つの輝度信号Ｙを生成する。
0.30R＋0.59G＋0.11B＝Ｙ ………… （0.70R−0.59G−0.11B）/1.14＝Ｒ−Ｙ ………… （−0.30R−0.59G＋0.89B）/2.03＝Ｂ−Ｙ ………… 但し、 R:赤のデジタル原色信号を表す G:緑のデジタル原色信号を表す B:青のデジタル原色信号を表す Ｒ−Y,B−Ｙはそれぞれデジタルローパスフィルタ1
1、12によって、後述の平衡変調に適した帯域（例え
ば、0.5MHz）となるように帯域制限を受けた後、デジタ
ル乗算器13、14に入力される。
1、12によって、後述の平衡変調に適した帯域（例え
ば、0.5MHz）となるように帯域制限を受けた後、デジタ
ル乗算器13、14に入力される。
一方、15はサブキャリア生成回路であり、サブキャリ
ア生成回路15は、デジタル加算回路16、レジスタ17、CO
S〔θ〕発生器18、SIN〔θ〕発生器19を含んで構成さ
れ、デジタル加算回路16は、外部からの動作設定定数VA
Lと後述の位相情報θとを加算して出力する。ここで、
動作設定定数VALは、外部のディップスイッチやCPUから
入力されるもので、次のように説明される。
ア生成回路15は、デジタル加算回路16、レジスタ17、CO
S〔θ〕発生器18、SIN〔θ〕発生器19を含んで構成さ
れ、デジタル加算回路16は、外部からの動作設定定数VA
Lと後述の位相情報θとを加算して出力する。ここで、
動作設定定数VALは、外部のディップスイッチやCPUから
入力されるもので、次のように説明される。
今、NTSC方式のサブキャリア周波数をfsc（fsc＝3.58
MHz）とした場合に、CPUで作られるR.G.B信号の周波数
（すなわち、基本クロックＣckの周波数）が、例えば、
Nfsc（Ｎ×fsc）であれば、VALは1/Nに設定される。あ
るいは、基本クロックCckの周波数がMfsc（Ｍ×fsc）で
あれば、VALは1/Mに設定される。すなわち、VALは原色
信号であるR.G.B信号のサンプリング周期1/fa（fa＝Nfs
cあるいはMfsc……）とサブキャリアの周期1/fscの比fs
c/fa（1/N,1/M……）に設定すればよい。
MHz）とした場合に、CPUで作られるR.G.B信号の周波数
（すなわち、基本クロックＣckの周波数）が、例えば、
Nfsc（Ｎ×fsc）であれば、VALは1/Nに設定される。あ
るいは、基本クロックCckの周波数がMfsc（Ｍ×fsc）で
あれば、VALは1/Mに設定される。すなわち、VALは原色
信号であるR.G.B信号のサンプリング周期1/fa（fa＝Nfs
cあるいはMfsc……）とサブキャリアの周期1/fscの比fs
c/fa（1/N,1/M……）に設定すればよい。
レジスタ17は基本クロックCckのタイミングで、デジ
タル加算回路16の出力信号（すなわち、VALとθを加算
したもの）を端子DIに取り込み、端子DOからθとして出
力する。また、レジスタ17は端子RSTにCPUからの水平同
期信号CHORが入力されると内容をリセットする。DOから
のθはデジタル加算回路16の端子ADDに帰還され、VALを
加算してDIに加えられ、そして、DOから再びデジタル加
算回路16に戻される。したがって、レジスタ17のDOで
は、はじめθ＝１×VAL、次いで、θ＝２×VAL、さら
に、θ＝３×VALといったように、VALを順次整数倍した
ものが時間軸上に配列されることとなる。以下、この配
列されたθをθ１〜θｎで表す。なお、添字１〜ｎはVA
Lの倍数を表す。COS〔θ〕発生器18およびSIN〔θ〕発
生器19は、θ１〜θｎの各値に対して、SIN変換およびC
OS変換処理を行う。例えば、COS〔θ〕発生器18では、C
OS θ１、COS θ２……COS θｎなるデジタル量を演算
し、デジタル乗算器13に出力する。また、SIN〔θ〕発
生器19では、SIN θ１、SIN θ２……SIN θ２……SIN
θｎなるデジタル量を演算し、デジタル乗算器14に出力
する。デジタル乗算器13では、Ｒ−ＹとCOS θ１、COS
θ２……COS θｎとを各々乗算し、また、デジタル乗算
器14では、Ｂ−ＹとSIN θ１、SIN θｎとを各々乗算
し、これらの乗算によりＲ−ＹおよびＢ−Ｙの平衡変調
波形Ｒ−Ｙ′,B−Ｙ′が得られる。Ｒ−Ｙ′,B−Ｙ′は
デジタル加算回路20に加えられ、デジタル加算回路20は
Ｒ−Ｙ′,B−Ｙ′を時間調整のためのデジタルデレイラ
イン21を通過してきた輝度信号Ｙと加算合成し、複合映
像信号を生成する。この複合映像信号はD/A変換器22で
アナログ変換され、アナログ値のNTSC方式複合映像信号
として、例えば、テレビ受像器や、テレビ放送網に送ら
れる。
タル加算回路16の出力信号（すなわち、VALとθを加算
したもの）を端子DIに取り込み、端子DOからθとして出
力する。また、レジスタ17は端子RSTにCPUからの水平同
期信号CHORが入力されると内容をリセットする。DOから
のθはデジタル加算回路16の端子ADDに帰還され、VALを
加算してDIに加えられ、そして、DOから再びデジタル加
算回路16に戻される。したがって、レジスタ17のDOで
は、はじめθ＝１×VAL、次いで、θ＝２×VAL、さら
に、θ＝３×VALといったように、VALを順次整数倍した
ものが時間軸上に配列されることとなる。以下、この配
列されたθをθ１〜θｎで表す。なお、添字１〜ｎはVA
Lの倍数を表す。COS〔θ〕発生器18およびSIN〔θ〕発
生器19は、θ１〜θｎの各値に対して、SIN変換およびC
OS変換処理を行う。例えば、COS〔θ〕発生器18では、C
OS θ１、COS θ２……COS θｎなるデジタル量を演算
し、デジタル乗算器13に出力する。また、SIN〔θ〕発
生器19では、SIN θ１、SIN θ２……SIN θ２……SIN
θｎなるデジタル量を演算し、デジタル乗算器14に出力
する。デジタル乗算器13では、Ｒ−ＹとCOS θ１、COS
θ２……COS θｎとを各々乗算し、また、デジタル乗算
器14では、Ｂ−ＹとSIN θ１、SIN θｎとを各々乗算
し、これらの乗算によりＲ−ＹおよびＢ−Ｙの平衡変調
波形Ｒ−Ｙ′,B−Ｙ′が得られる。Ｒ−Ｙ′,B−Ｙ′は
デジタル加算回路20に加えられ、デジタル加算回路20は
Ｒ−Ｙ′,B−Ｙ′を時間調整のためのデジタルデレイラ
イン21を通過してきた輝度信号Ｙと加算合成し、複合映
像信号を生成する。この複合映像信号はD/A変換器22で
アナログ変換され、アナログ値のNTSC方式複合映像信号
として、例えば、テレビ受像器や、テレビ放送網に送ら
れる。
次に、作用を説明する。
一般に、NTSC方式では、白黒とカラーの両立性を保つ
ため、色情報（すなわち、色差信号Ｒ−Y,B−Ｙ）を輝
度信号Ｙの帯域内に押し込むことが行われ、この目的で
平衡変調が行われる。平衡変調は、第２図に示すよう
に、副搬送波信号（すなわち、カラーサブキャリア）を
Ｒ−Y,B−Ｙで変調するもので、Ｒ−Y,B−Ｙの極性が変
化する際に、副搬送波信号の極性も変化する点を除け
ば、通常の振幅変調とほぼ同様な変調波形が得られる。
カラーエンコーダ装置をデジタル化しようとする場合、
この平衡変調をまずデジタルで行う必要がある。アナロ
グのままではカラーサブキャリアを作るための回路が大
規模にならざるを得ないからである。そこで、本実施例
では、カラーサブキャリアの周波数fscがNTSCではfsc＝
3.58MHzに規定されていることに着目し、このfscと、デ
ジタルR.G.B信号のサンプリング周波数との比に基づい
て、位相情報θを作り、アナログカラーサブキャリアの
角周波数ωｔに相当するデジタル量SIN θ１、SIN θ２
……SIN θｎおよびCOS θ１、COS θ２……COS θｎを
作り出している。このことを概念的に表せば、第３図の
如く示される。第３図において、〜は各々θ〜θｎ
に対応し、各矢印の長さは、SIN θ１〜SIN θｎおよび
COS θ１〜COS θｎのデジタル量の大きさを表してい
る。すなわち、各矢印の長さは、仮想線で示すアナログ
カラーサブキャリアの時間毎の振幅値に対応しているか
ら、第２図で示した変調波形をデジタル処理によって得
ることができる。
ため、色情報（すなわち、色差信号Ｒ−Y,B−Ｙ）を輝
度信号Ｙの帯域内に押し込むことが行われ、この目的で
平衡変調が行われる。平衡変調は、第２図に示すよう
に、副搬送波信号（すなわち、カラーサブキャリア）を
Ｒ−Y,B−Ｙで変調するもので、Ｒ−Y,B−Ｙの極性が変
化する際に、副搬送波信号の極性も変化する点を除け
ば、通常の振幅変調とほぼ同様な変調波形が得られる。
カラーエンコーダ装置をデジタル化しようとする場合、
この平衡変調をまずデジタルで行う必要がある。アナロ
グのままではカラーサブキャリアを作るための回路が大
規模にならざるを得ないからである。そこで、本実施例
では、カラーサブキャリアの周波数fscがNTSCではfsc＝
3.58MHzに規定されていることに着目し、このfscと、デ
ジタルR.G.B信号のサンプリング周波数との比に基づい
て、位相情報θを作り、アナログカラーサブキャリアの
角周波数ωｔに相当するデジタル量SIN θ１、SIN θ２
……SIN θｎおよびCOS θ１、COS θ２……COS θｎを
作り出している。このことを概念的に表せば、第３図の
如く示される。第３図において、〜は各々θ〜θｎ
に対応し、各矢印の長さは、SIN θ１〜SIN θｎおよび
COS θ１〜COS θｎのデジタル量の大きさを表してい
る。すなわち、各矢印の長さは、仮想線で示すアナログ
カラーサブキャリアの時間毎の振幅値に対応しているか
ら、第２図で示した変調波形をデジタル処理によって得
ることができる。
このように本実施例ではカラーサブキャリアをデジタ
ル量で表しているので、平衡変調処理を含む回路各部
を、デジタル処理とすることができる。したがって、集
積化に適した回路構成とすることができ、例えば、第１
図に仮想線で囲んだ範囲を１つのチップに収めることが
できる。その結果、調整作業の簡素化と相まって製造コ
ストの削減を図ることができる。また、各種補償回路等
を特別に組込まなくてもよいので、設計コストの削減も
図れる。さらに、複合映像信号を生成した後にアナログ
変換をすればよいので、D/A変換器が１つで済み、シス
テム構成上好ましいものとなる。また、上記実施例では
基本クロックCckの周波数が異なる別のCPUを用いる際に
は、fsc（fsc＝3.58MHz）と当該Cckとの比に従ってVAL
を適当に変更すればよく、システム構成の変更に柔軟性
良く対応できる。
ル量で表しているので、平衡変調処理を含む回路各部
を、デジタル処理とすることができる。したがって、集
積化に適した回路構成とすることができ、例えば、第１
図に仮想線で囲んだ範囲を１つのチップに収めることが
できる。その結果、調整作業の簡素化と相まって製造コ
ストの削減を図ることができる。また、各種補償回路等
を特別に組込まなくてもよいので、設計コストの削減も
図れる。さらに、複合映像信号を生成した後にアナログ
変換をすればよいので、D/A変換器が１つで済み、シス
テム構成上好ましいものとなる。また、上記実施例では
基本クロックCckの周波数が異なる別のCPUを用いる際に
は、fsc（fsc＝3.58MHz）と当該Cckとの比に従ってVAL
を適当に変更すればよく、システム構成の変更に柔軟性
良く対応できる。
なお、上記実施例では、２つの色度信号を２つの色差
信号Ｒ−Y,B−Ｙとし、これらの信号を用いて平衡変調
を行ったが、色度信号をＩ−Ｑ信号としてもよい。この
場合、前式、は次式′、′に変更される。
信号Ｒ−Y,B−Ｙとし、これらの信号を用いて平衡変調
を行ったが、色度信号をＩ−Ｑ信号としてもよい。この
場合、前式、は次式′、′に変更される。
0.6R−0.28G−0.32B＝Ｉ……′ 0.21R−0.52G＋0.31B＝Ｑ……′ また、Ｉ−Ｑの場合には、Ｉ側のローパスフィルタに
０〜1.5MHzの通常帯域を持たせ、さらに、SIN θとCOS
θとを各々、SIN（θ＋33゜）、COS（θ＋33゜）とすれ
ばよい。
０〜1.5MHzの通常帯域を持たせ、さらに、SIN θとCOS
θとを各々、SIN（θ＋33゜）、COS（θ＋33゜）とすれ
ばよい。
本発明によれば、平衡変調を含む各処理をデジタル量
で行うことができるので、回路各部をデジタル構成にし
て集積化に適したものとすることができ、製造コストお
よび設計コストの削減を図ることができる。
で行うことができるので、回路各部をデジタル構成にし
て集積化に適したものとすることができ、製造コストお
よび設計コストの削減を図ることができる。
第１〜３図は本発明に係る複合映像信号生成方法の一実
施例を示す図であり、 第１図はその複合映像信号生成方法を適用したカラーエ
ンコーダ装置の構成図、 第２図はその平衡変調動作を示す波形図、 第３図はそのデジタル量で表したカラーサブキャリアを
示す概念図、 第４図は従来のカラーエンコーダ装置の構成図である。 10……マトリクス回路、 11、12……デジタルローパスフィルタ、 13、14……デジタル乗算器、 15……サブキャリア生成回路、 16、20……デジタル加算回路、 17……レジスタ、 18……COS〔θ〕発生器、 19……SIN〔θ〕発生器、 21……デジタルディレイライン、 22……D/A変換器、 VAL……動作設定定数（fsc/fa）、 Cck……基本クロック（サンプリング周波数fa）。
施例を示す図であり、 第１図はその複合映像信号生成方法を適用したカラーエ
ンコーダ装置の構成図、 第２図はその平衡変調動作を示す波形図、 第３図はそのデジタル量で表したカラーサブキャリアを
示す概念図、 第４図は従来のカラーエンコーダ装置の構成図である。 10……マトリクス回路、 11、12……デジタルローパスフィルタ、 13、14……デジタル乗算器、 15……サブキャリア生成回路、 16、20……デジタル加算回路、 17……レジスタ、 18……COS〔θ〕発生器、 19……SIN〔θ〕発生器、 21……デジタルディレイライン、 22……D/A変換器、 VAL……動作設定定数（fsc/fa）、 Cck……基本クロック（サンプリング周波数fa）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 乙部 幸男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−76693（ＪＰ，Ａ)
Claims (1)
- 【請求項１】周波数fscのサブキャリアを用いて２つの
色度信号を平衡変調した後、輝度信号とともに合成し、
複合映像信号を生成する複合映像信号生成方法におい
て、 前記サブキャリアは、原色信号のサンプリング周期1/fa
とサブキャリアの周期1/fscの比（fsc/fa）を順次整数
倍して時間軸上に配列し、該配列の各々について、SI
N、COS変換処理を行ってデジタル量で表したことを特徴
とする複合映像信号生成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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