JPH0338798B2 - - Google Patents
Info
- Publication number
- JPH0338798B2 JPH0338798B2 JP57019973A JP1997382A JPH0338798B2 JP H0338798 B2 JPH0338798 B2 JP H0338798B2 JP 57019973 A JP57019973 A JP 57019973A JP 1997382 A JP1997382 A JP 1997382A JP H0338798 B2 JPH0338798 B2 JP H0338798B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- bits
- circuit
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000011159 matrix material Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 241000575946 Ione Species 0.000 description 1
- LTXREWYXXSTFRX-QGZVFWFLSA-N Linagliptin Chemical compound N=1C=2N(C)C(=O)N(CC=3N=C4C=CC=CC4=C(C)N=3)C(=O)C=2N(CC#CC)C=1N1CCC[C@@H](N)C1 LTXREWYXXSTFRX-QGZVFWFLSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/04—Colour television systems using pulse code modulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/10—Cameras or camera modules comprising electronic image sensors; Control thereof for generating image signals from different wavelengths
- H04N23/13—Cameras or camera modules comprising electronic image sensors; Control thereof for generating image signals from different wavelengths with multiple sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/67—Circuits for processing colour signals for matrixing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/388—Skewing
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
この発明は、CCDを用いたカラーカメラの出
力色信号から複合カラー映像信号をデイジタル的
な処理によつて形成する場合などに適用されるデ
イジタルカラーエンコーダに関する。
力色信号から複合カラー映像信号をデイジタル的
な処理によつて形成する場合などに適用されるデ
イジタルカラーエンコーダに関する。
デイジタルカラーエンコーダでは、デイジタル
フイルタ、Ｙ／Ｃミキサーなど、信号の加算処理
を行なう回路が多く必要とされる。従来から提案
されているものは、１サンプルデータ（１ワー
ド）のｍビツト例えば８ビツトの加算を１クロツ
ク内で行なうものであつた。したがつて、TTL
やECLの高速論理素子を用いる必要があり、
CMOSなど高集積、低電力の素子を使用できな
かつた。
フイルタ、Ｙ／Ｃミキサーなど、信号の加算処理
を行なう回路が多く必要とされる。従来から提案
されているものは、１サンプルデータ（１ワー
ド）のｍビツト例えば８ビツトの加算を１クロツ
ク内で行なうものであつた。したがつて、TTL
やECLの高速論理素子を用いる必要があり、
CMOSなど高集積、低電力の素子を使用できな
かつた。
この発明は、１クロツク区間内で１ビツト、２
ビツト………の加算処理を行なうことを可能とす
るもので、低速動作のCMOSを用いて高集積化、
低電力化を実現するようにしたものである。
ビツト………の加算処理を行なうことを可能とす
るもので、低速動作のCMOSを用いて高集積化、
低電力化を実現するようにしたものである。
この発明においては、１ワードの上位ビツトほ
ど遅延量が大きい遅延手段が用いられる。１ワー
ドが８ビツトの場合で１クロツク期間内で１ビツ
トの加算処理を行なう場合を例にとると、遅延回
路として第１図Ａに示すものと、同図Ｂに示すも
のとを組み合わせる。A0をLSB（最下位ビツト）
とし、その上位のビツトをB0，D0，E0，F0，
G0，H0（MSB：最上位ビツト）とし、ｄを１ク
ロツク期間とすると、H0から下位ビツトになる
ほど、順に小さくなる７ｄ，６ｄ，５ｄ，４ｄ，
３ｄ，２ｄ，ｄ，０の遅延が与えられて出力側に
取り出される。この出力側の各ビツトをA0，B1，
C2，D3，E4，F5，G6，H7とする。また、第１図
Ｂは、上述の遅延回路とは逆に、下位ビツトにな
るほど、大きい遅延を与え、上述のように各ビツ
トに与えられた遅延をキヤンセルするための遅延
回路であつて、その入力側にA0，B1，C2………
H7の８ビツトを供給すると、その出力側にA7，
B7，C7，………H7の８ビツトが得られる。この
（A7〜H7）の８ビツトは、本来の１ワードを構成
しているものである。このような各ビツトに対し
て所定の遅延を与える遅延回路としては、シフト
レジスタ或いはRAM（ランダムアクセスメモリ
ー）を用いることができる。
ど遅延量が大きい遅延手段が用いられる。１ワー
ドが８ビツトの場合で１クロツク期間内で１ビツ
トの加算処理を行なう場合を例にとると、遅延回
路として第１図Ａに示すものと、同図Ｂに示すも
のとを組み合わせる。A0をLSB（最下位ビツト）
とし、その上位のビツトをB0，D0，E0，F0，
G0，H0（MSB：最上位ビツト）とし、ｄを１ク
ロツク期間とすると、H0から下位ビツトになる
ほど、順に小さくなる７ｄ，６ｄ，５ｄ，４ｄ，
３ｄ，２ｄ，ｄ，０の遅延が与えられて出力側に
取り出される。この出力側の各ビツトをA0，B1，
C2，D3，E4，F5，G6，H7とする。また、第１図
Ｂは、上述の遅延回路とは逆に、下位ビツトにな
るほど、大きい遅延を与え、上述のように各ビツ
トに与えられた遅延をキヤンセルするための遅延
回路であつて、その入力側にA0，B1，C2………
H7の８ビツトを供給すると、その出力側にA7，
B7，C7，………H7の８ビツトが得られる。この
（A7〜H7）の８ビツトは、本来の１ワードを構成
しているものである。このような各ビツトに対し
て所定の遅延を与える遅延回路としては、シフト
レジスタ或いはRAM（ランダムアクセスメモリ
ー）を用いることができる。
第２図は、上述の遅延回路を用いて構成された
加算回路の基本構成を示し、簡単のため１ワード
を４ビツトとしている。第２図において、１及び
２の夫々は、第１図Ａに示すように、上位ビツト
ほど大きい遅延量を与える遅延回路を示し、３
は、第１図Ｂに示す逆の遅延を与える遅延回路を
示す。これらの遅延回路１及び２にA0〜D0及び
A0′〜D0′の各４ビツトのデータが供給され、３
ｄ，２ｄ，ｄ，０の遅延が与えられ、出力側に取
り出される。入力データは、４ビツト並列のワー
ドが連続するものである。そのうちの１ワードに
注目すると、最初に出力される最下位ビツトA0
及びA0′がハーフアダー４に供給される。このハ
ーフアダー４の出力及びキヤリーがラツチ５及び
６に取り込まれる。このラツチ５及び６と後出の
ラツチは、データの伝送レートと等しい周波数の
クロツクによつて動作されるものであり、ラツチ
６の出力が第１図Ｂに示すように、下位ビツトほ
ど大きい遅延量の遅延回路３に供給される。遅延
回路１，２，３の動作クロツクもデータの伝送レ
ートと等しいものである。
加算回路の基本構成を示し、簡単のため１ワード
を４ビツトとしている。第２図において、１及び
２の夫々は、第１図Ａに示すように、上位ビツト
ほど大きい遅延量を与える遅延回路を示し、３
は、第１図Ｂに示す逆の遅延を与える遅延回路を
示す。これらの遅延回路１及び２にA0〜D0及び
A0′〜D0′の各４ビツトのデータが供給され、３
ｄ，２ｄ，ｄ，０の遅延が与えられ、出力側に取
り出される。入力データは、４ビツト並列のワー
ドが連続するものである。そのうちの１ワードに
注目すると、最初に出力される最下位ビツトA0
及びA0′がハーフアダー４に供給される。このハ
ーフアダー４の出力及びキヤリーがラツチ５及び
６に取り込まれる。このラツチ５及び６と後出の
ラツチは、データの伝送レートと等しい周波数の
クロツクによつて動作されるものであり、ラツチ
６の出力が第１図Ｂに示すように、下位ビツトほ
ど大きい遅延量の遅延回路３に供給される。遅延
回路１，２，３の動作クロツクもデータの伝送レ
ートと等しいものである。
また、遅延回路１及び２の出力B1及びB1′とラ
ツチ５からのキヤリーCAがフルアダー７に供給
される。フルアダー７の出力及びキヤリーがラツ
チ８及び９に供給され、ラツチ８の出力が遅延回
路３に供給されると共に、ラツチ９からのキヤリ
ーCBがフルアダー１０に供給される。このタイ
ミングでフルアダー１０には、C2及びC2′が供給
されており、その出力及びキヤリーがラツチ１１
及び１２に供給される。ラツチ１１の出力が遅延
回路３に供給されると共に、ラツチ１２からのキ
ヤリーCCがフルアダー１３に供給される。この
フルアダー１３には、遅延回路１及び２からビツ
トD3及びD3′がキヤリーCCの供給されるタイミン
グで供給されているので、その出力がラツチ１４
を介して遅延回路３に供給される。この遅延回路
３の出力に取り出されるA3〜D3の４ビツトは、
A0〜D0とA0′〜D0′との加算出力である。このよ
うに、ハーフアダー４、フルアダー７，１０，１
３の夫々は、データレートの１クロツク期間内で
加算動作を行なえば良い。したがつて、入力デー
タレートが4SC（SC：カラーサブキヤリア）のよ
うに高い色信号データの場合でも、MOSICによ
つて上述のアダーを構成することができる。
ツチ５からのキヤリーCAがフルアダー７に供給
される。フルアダー７の出力及びキヤリーがラツ
チ８及び９に供給され、ラツチ８の出力が遅延回
路３に供給されると共に、ラツチ９からのキヤリ
ーCBがフルアダー１０に供給される。このタイ
ミングでフルアダー１０には、C2及びC2′が供給
されており、その出力及びキヤリーがラツチ１１
及び１２に供給される。ラツチ１１の出力が遅延
回路３に供給されると共に、ラツチ１２からのキ
ヤリーCCがフルアダー１３に供給される。この
フルアダー１３には、遅延回路１及び２からビツ
トD3及びD3′がキヤリーCCの供給されるタイミン
グで供給されているので、その出力がラツチ１４
を介して遅延回路３に供給される。この遅延回路
３の出力に取り出されるA3〜D3の４ビツトは、
A0〜D0とA0′〜D0′との加算出力である。このよ
うに、ハーフアダー４、フルアダー７，１０，１
３の夫々は、データレートの１クロツク期間内で
加算動作を行なえば良い。したがつて、入力デー
タレートが4SC（SC：カラーサブキヤリア）のよ
うに高い色信号データの場合でも、MOSICによ
つて上述のアダーを構成することができる。
第３図はこの発明の一実施例を示す。同図にお
いて、１５，１６，１７で示す各入力端子に4SC
のデータレートで１ワード８ビツトのＲ（赤）信
号、Ｂ（青）信号、Ｇ（緑）信号が供給され、遅延
回路１８，１９，２０の夫々を介してマトリクス
回路２３，２４，２５に供給される。Ｒ信号、Ｂ
信号、Ｇ信号の夫々は、CCDなどの撮像素子か
ら発生し、γ補正を施されたものである。γ補正
回路は、非直線処理のために、遅延回路１８，１
９，２０と逆の遅延回路２１との間に挿入するこ
とができない。この遅延回路２１の出力端子２２
にデイジタルの複合カラービデオ信号が取り出さ
れる。
いて、１５，１６，１７で示す各入力端子に4SC
のデータレートで１ワード８ビツトのＲ（赤）信
号、Ｂ（青）信号、Ｇ（緑）信号が供給され、遅延
回路１８，１９，２０の夫々を介してマトリクス
回路２３，２４，２５に供給される。Ｒ信号、Ｂ
信号、Ｇ信号の夫々は、CCDなどの撮像素子か
ら発生し、γ補正を施されたものである。γ補正
回路は、非直線処理のために、遅延回路１８，１
９，２０と逆の遅延回路２１との間に挿入するこ
とができない。この遅延回路２１の出力端子２２
にデイジタルの複合カラービデオ信号が取り出さ
れる。
マトリクス回路２３，２４，２５の夫々によつ
て、Ｙ（輝度）信号と２つの色差信号（Ｉ信号及
びＱ信号）が形成される。一般的にｉ番目のワー
ドを用いてマトリクス回路２３，２４，２５によ
つてなされる演算は、下記に示すものである。
て、Ｙ（輝度）信号と２つの色差信号（Ｉ信号及
びＱ信号）が形成される。一般的にｉ番目のワー
ドを用いてマトリクス回路２３，２４，２５によ
つてなされる演算は、下記に示すものである。
Yi＝0.30Ri＋0.11Bi＋0.59Gi
Ii＝0.60Ri−0.32Bi−0.28Gi
Qi＝0.21Ri＋0.31Bi−0.52Gi
このような演算は、ルツクアツプテーブル利用
のROMでなされるのが普通であつたが、近似す
ることで、加算処理により重み付けが可能とな
る。例えばＹ信号に関する上式は下式のように近
似することが可能となる。
のROMでなされるのが普通であつたが、近似す
ることで、加算処理により重み付けが可能とな
る。例えばＹ信号に関する上式は下式のように近
似することが可能となる。
Yi＝１／64（20Ri＋7Bi＋38Gi）
＝１／64｛（16＋４）Ri
＋（８−１）Bi＋（32＋４＋２）Gi｝
上式のうち、１／64（16＋４）Riの演算は、第５
図に示すように、（2-2）の乗算器３４と2-4の乗
算器３５とを用い両者の出力を加算回路３６に供
給する構成で行なうことができる。この加算回路
３６における加算処理は、第２図に示すのと同様
に、１ビツト毎に１クロツク期間が割り当てられ
てなされる。他のマトリクス回路２４及び２５も
同様のものであつて、夫々の出力は、１ワードの
うち上位ビツトほど大きい遅延が与えられてい
る。
算器３５とを用い両者の出力を加算回路３６に供
給する構成で行なうことができる。この加算回路
３６における加算処理は、第２図に示すのと同様
に、１ビツト毎に１クロツク期間が割り当てられ
てなされる。他のマトリクス回路２４及び２５も
同様のものであつて、夫々の出力は、１ワードの
うち上位ビツトほど大きい遅延が与えられてい
る。
上述のマトリクス回路２３，２４，２５の出力
に夫々得られるＹ信号、Ｉ信号、Ｑ信号が夫々遅
延回路２７とローパスフイルタ２８及び２９に供
給される。ローパスフイルタ２８及び２９は、共
にデイジタルフイルタの構成のものであつて、
夫々により、Ｉ信号の帯域が1.5MHz、Ｑ信号の
帯域が0.5MHzに制限される。遅延回路２７は、
ローパスフイルタ２８及び２９を介されることで
生じる遅延時間と等しい遅延量を有する位相合わ
せ用のものである。デイジタルフイルタ２８及び
２９は、遅延回路と、この遅延回路の入出力及び
各段間の信号を所定の重み付けして加算する構成
例えばFIR型の構成のもので、この重み付けのた
めの構成が上述のマトリクス回路の場合と同様と
されている。
に夫々得られるＹ信号、Ｉ信号、Ｑ信号が夫々遅
延回路２７とローパスフイルタ２８及び２９に供
給される。ローパスフイルタ２８及び２９は、共
にデイジタルフイルタの構成のものであつて、
夫々により、Ｉ信号の帯域が1.5MHz、Ｑ信号の
帯域が0.5MHzに制限される。遅延回路２７は、
ローパスフイルタ２８及び２９を介されることで
生じる遅延時間と等しい遅延量を有する位相合わ
せ用のものである。デイジタルフイルタ２８及び
２９は、遅延回路と、この遅延回路の入出力及び
各段間の信号を所定の重み付けして加算する構成
例えばFIR型の構成のもので、この重み付けのた
めの構成が上述のマトリクス回路の場合と同様と
されている。
そして、遅延回路２７からのＹ信号と、ローパ
スフイルタ２８及び２９からのＩ信号及びＱ信号
が変調及びＹ／Ｃミキサー回路３０に供給され、
Ｉ信号及びＱ信号がデイジタル変調されると共
に、この変調された色差信号がＹ信号と加算され
る。デイジタル変調は、2SCのデータレートのＩ
信号及びＱ信号を交互に選択すると共に、夫々の
極性が１／2SCで反転するように処理するもので
ある。つまり、Ｉ，Ｑ，−Ｉ，−Ｑの４ワードが
１／SCの周期内に順次含まれるように変換され
る。この場合、１ワード８ビツトは、遅延回路１
８，１９，２０を介されることで、タイミングが
順次ずれているので、デイジタル変調を行なうと
きに、Ｉ信号及びＱ信号の選択のタイミングを各
ビツト毎にずらすと共に、符号反転の位相をずら
すようになされる。第４図は、デイジタル変調さ
れた色差信号を示し、同図Ａが最下位ビツトを示
し、同図Ｂがその上位のビツトを示し、同図Ｃが
更にその上位ビツトを示す。図示せずも、これら
より上位の５ビツトは、正負の符号反転の位相が
上位ビツトになるほど１ワードずつずれている。
そして、第４図において直線で結ぶような１ワー
ドずつずれた８ビツトがＩ及びＱ信号の１ワード
を形成している。また、Ｙ信号及びデイジタル変
調された色差信号を加算するＹ／Ｃミキサーは、
第２図に示す加算回路と同様の構成とされてい
る。この変調及びＹ／Ｃミキサー回路３０の出力
が逆の遅延回路２１を介されることで、出力端子
２２には、１ワードの対応する８ビツトが変列で
現れる。
スフイルタ２８及び２９からのＩ信号及びＱ信号
が変調及びＹ／Ｃミキサー回路３０に供給され、
Ｉ信号及びＱ信号がデイジタル変調されると共
に、この変調された色差信号がＹ信号と加算され
る。デイジタル変調は、2SCのデータレートのＩ
信号及びＱ信号を交互に選択すると共に、夫々の
極性が１／2SCで反転するように処理するもので
ある。つまり、Ｉ，Ｑ，−Ｉ，−Ｑの４ワードが
１／SCの周期内に順次含まれるように変換され
る。この場合、１ワード８ビツトは、遅延回路１
８，１９，２０を介されることで、タイミングが
順次ずれているので、デイジタル変調を行なうと
きに、Ｉ信号及びＱ信号の選択のタイミングを各
ビツト毎にずらすと共に、符号反転の位相をずら
すようになされる。第４図は、デイジタル変調さ
れた色差信号を示し、同図Ａが最下位ビツトを示
し、同図Ｂがその上位のビツトを示し、同図Ｃが
更にその上位ビツトを示す。図示せずも、これら
より上位の５ビツトは、正負の符号反転の位相が
上位ビツトになるほど１ワードずつずれている。
そして、第４図において直線で結ぶような１ワー
ドずつずれた８ビツトがＩ及びＱ信号の１ワード
を形成している。また、Ｙ信号及びデイジタル変
調された色差信号を加算するＹ／Ｃミキサーは、
第２図に示す加算回路と同様の構成とされてい
る。この変調及びＹ／Ｃミキサー回路３０の出力
が逆の遅延回路２１を介されることで、出力端子
２２には、１ワードの対応する８ビツトが変列で
現れる。
上述の一実施例は、4SCのデイジタル変調を行
なうようにしている。これと異なり、3SCのデイ
ジタル変調を行なうデイジタルカラーエンコーダ
に対してこの発明を適用した他の実施例を第６図
に示す。
なうようにしている。これと異なり、3SCのデイ
ジタル変調を行なうデイジタルカラーエンコーダ
に対してこの発明を適用した他の実施例を第６図
に示す。
入力端子１５，１６，１７の夫々には、3SCの
データレートの色信号Ｒ，Ｂ，Ｇが供給される。
マトリクス回路２３は、Ｙ信号を形成するもの
で、マトリクス回路２４，２５，２６の夫々は、
SCのデータレートの色差信号Ｕ，Ｖ，Ｗを形成
するものである。この３つの色差信号は、一般的
には、次式で形成される。
データレートの色信号Ｒ，Ｂ，Ｇが供給される。
マトリクス回路２３は、Ｙ信号を形成するもの
で、マトリクス回路２４，２５，２６の夫々は、
SCのデータレートの色差信号Ｕ，Ｖ，Ｗを形成
するものである。この３つの色差信号は、一般的
には、次式で形成される。
Ui＝−0.15Ri＋0.44Bi−0.29Gi
Vi＝−0.46Ri−0.13Bi＋0.59Gi
Wi＝−0.60Ri−0.31Bi−0.29Gi
前述の一実施例の場合と同様に、上式の各係数
は、整数分の１の係数に近似される。したがつて
第５図と同様に２の累乗の割算回路と加算回路と
の組合わせによつて実現することができる。これ
らのマトリクス回路２４，２５，２６の夫々か
ら、SCのデータレートのＵ信号、Ｖ信号、Ｗ信
号が発生し、これが合成回路３１で合成されるこ
とによつて3SCの順次色差信号とされる。この合
成回路３１の出力がローパスフイルタ３２によつ
て、0.5MHzの帯域に制限され、遅延回路２７か
らのＹ信号と共に、変調及びＹ／Ｃミキサー回路
３３に供給される。３相で変調される色差信号
は、第７図のベクトルで示すように、Ｕ，Ｖ，Ｗ
の順番でSCの周波数で回転するものである。そ
して、第８図Ａに示すように、変調された色差信
号の最下位ビツトに対し、その上位ビツト（第８
図Ｂ）及び更にその上位ビツト（第８図Ｃ）は、
順次１ビツトずつ位相がずれており、図示せず
も、上位のビツトも順次位相がずれており、第８
図において直線で結ぶビツトによつて１ワードが
構成される。そして、変調及びＹ／Ｃミキサー回
路３３の出力が逆の遅延回路２１を介して出力端
子２２に取り出される。
は、整数分の１の係数に近似される。したがつて
第５図と同様に２の累乗の割算回路と加算回路と
の組合わせによつて実現することができる。これ
らのマトリクス回路２４，２５，２６の夫々か
ら、SCのデータレートのＵ信号、Ｖ信号、Ｗ信
号が発生し、これが合成回路３１で合成されるこ
とによつて3SCの順次色差信号とされる。この合
成回路３１の出力がローパスフイルタ３２によつ
て、0.5MHzの帯域に制限され、遅延回路２７か
らのＹ信号と共に、変調及びＹ／Ｃミキサー回路
３３に供給される。３相で変調される色差信号
は、第７図のベクトルで示すように、Ｕ，Ｖ，Ｗ
の順番でSCの周波数で回転するものである。そ
して、第８図Ａに示すように、変調された色差信
号の最下位ビツトに対し、その上位ビツト（第８
図Ｂ）及び更にその上位ビツト（第８図Ｃ）は、
順次１ビツトずつ位相がずれており、図示せず
も、上位のビツトも順次位相がずれており、第８
図において直線で結ぶビツトによつて１ワードが
構成される。そして、変調及びＹ／Ｃミキサー回
路３３の出力が逆の遅延回路２１を介して出力端
子２２に取り出される。
上述の実施例の説明から理解されるように、こ
の発明によれば、第１図Ａに示す遅延回路によつ
て１ワードの各ビツトが１或いは数ビツトずつの
ずれを有するように変換しているので、この１或
いは数ビツトのずれの区間内でビツト同士の加算
などの演算を行なえば良く、演算回路の動作速度
を低速化することができる。したがつて、4SCの
ような高い伝送レートのデータを処理する場合で
も、CMOSのような高集積、低電力の論理素子
を使用することが可能となる。また、遅延回路及
び逆の遅延回路の間の処理が上述のように低速化
できるので、前述の一実施例のように、マトリク
ス回路の入力側とＹ／Ｃミキサーの出力側との間
に夫々遅延回路及び逆の遅延回路を挿入すれば、
低速化できる回路部分を多くできる利点がある。
の発明によれば、第１図Ａに示す遅延回路によつ
て１ワードの各ビツトが１或いは数ビツトずつの
ずれを有するように変換しているので、この１或
いは数ビツトのずれの区間内でビツト同士の加算
などの演算を行なえば良く、演算回路の動作速度
を低速化することができる。したがつて、4SCの
ような高い伝送レートのデータを処理する場合で
も、CMOSのような高集積、低電力の論理素子
を使用することが可能となる。また、遅延回路及
び逆の遅延回路の間の処理が上述のように低速化
できるので、前述の一実施例のように、マトリク
ス回路の入力側とＹ／Ｃミキサーの出力側との間
に夫々遅延回路及び逆の遅延回路を挿入すれば、
低速化できる回路部分を多くできる利点がある。
第１図はこの発明に使用する遅延回路及び逆の
輝度回路の説明に用いるブロツク図、第２図はこ
の遅延回路及び逆の遅延回路を有する加算回路の
ブロツク図、第３図、第４図及び第５図はこの発
明の一実施例のブロツク図、その説明に用いるタ
イムチヤート及びその一部のブロツク図、第６
図、第７図及び第８図はこの発明の他の実施例の
ブロツク図、その説明に用いるベクトル図及びそ
の動作説明に用いるタイムチヤートである。 １，２，１８，１９，２０…上位ビツトほど大
きい遅延を与える遅延回路、３，２１…上位ビツ
トほど小さい遅延を与える遅延回路、１５，１
６，１７…色信号の入力端子、２２…出力端子。
輝度回路の説明に用いるブロツク図、第２図はこ
の遅延回路及び逆の遅延回路を有する加算回路の
ブロツク図、第３図、第４図及び第５図はこの発
明の一実施例のブロツク図、その説明に用いるタ
イムチヤート及びその一部のブロツク図、第６
図、第７図及び第８図はこの発明の他の実施例の
ブロツク図、その説明に用いるベクトル図及びそ
の動作説明に用いるタイムチヤートである。 １，２，１８，１９，２０…上位ビツトほど大
きい遅延を与える遅延回路、３，２１…上位ビツ
トほど小さい遅延を与える遅延回路、１５，１
６，１７…色信号の入力端子、２２…出力端子。
Claims (1)
- １ 輝度信号及び色差信号を形成するマトリクス
回路と、色差信号に対する帯域制限用のフイルタ
と、色差信号の変調回路と、輝度信号及び色差信
号のミキサーとからなる信号処理系を有するデイ
ジタルカラーエンコーダにおいて、この信号処理
系にサンプルデータの上位ビツトほど遅延量が大
きい第１の遅延手段を挿入し、この第１の遅延手
段より後段に、サンプルデータの下位ビツトほど
遅延量が大きい第２の遅延手段を挿入するように
したデイジタルカラーエンコーダ。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019973A JPS58137381A (ja) | 1982-02-10 | 1982-02-10 | デイジタルカラ−エンコ−ダ |
| CA000420933A CA1200009A (en) | 1982-02-10 | 1983-02-04 | Digital signal processing circuit |
| FR838301929A FR2521322B1 (fr) | 1982-02-10 | 1983-02-08 | Circuit de traitement de signaux numeriques notamment un circuit travaillant a vitesse faible |
| US06/465,053 US4527191A (en) | 1982-02-10 | 1983-02-09 | Digital signal processing circuit |
| GB08303532A GB2117147B (en) | 1982-02-10 | 1983-02-09 | Digital signal adder |
| AT0046883A AT382997B (de) | 1982-02-10 | 1983-02-10 | Digitalsignal-verarbeitungskreis |
| NL8300505A NL192143C (nl) | 1982-02-10 | 1983-02-10 | Digitale signaalverwerkingskring. |
| DE3304591A DE3304591C2 (de) | 1982-02-10 | 1983-02-10 | Digitale Addierschaltung und Verwendung |
| GB08428617A GB2149612B (en) | 1982-02-10 | 1984-11-13 | Digital colour video encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019973A JPS58137381A (ja) | 1982-02-10 | 1982-02-10 | デイジタルカラ−エンコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137381A JPS58137381A (ja) | 1983-08-15 |
| JPH0338798B2 true JPH0338798B2 (ja) | 1991-06-11 |
Family
ID=12014130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019973A Granted JPS58137381A (ja) | 1982-02-10 | 1982-02-10 | デイジタルカラ−エンコ−ダ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4527191A (ja) |
| JP (1) | JPS58137381A (ja) |
| AT (1) | AT382997B (ja) |
| CA (1) | CA1200009A (ja) |
| DE (1) | DE3304591C2 (ja) |
| FR (1) | FR2521322B1 (ja) |
| GB (2) | GB2117147B (ja) |
| NL (1) | NL192143C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4544945A (en) * | 1983-06-07 | 1985-10-01 | Rca Corporation | Logarithmic color matrix for a digital television receiver |
| GB2157032A (en) * | 1984-04-06 | 1985-10-16 | Standard Telephones Cables Ltd | Digital parallel odder |
| JP2938115B2 (ja) * | 1990-02-09 | 1999-08-23 | 三菱電機株式会社 | 色信号変換回路 |
| JP2737390B2 (ja) * | 1990-10-31 | 1998-04-08 | 松下電器産業株式会社 | ディジタルプロセッシングカラーカメラ |
| KR100251985B1 (ko) * | 1996-06-29 | 2000-04-15 | 김영환 | 고속 처리가 가능한 휘도신호 계산장치 및 그 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1033155A (en) * | 1961-11-14 | 1966-06-15 | Emi Ltd | Improvements relating to circuits for the transmission of digital code signals |
| GB1088354A (en) * | 1965-06-01 | 1967-10-25 | Int Computers & Tabulators Ltd | Improvements in or relating to electronic adders |
| DE2139753C3 (de) * | 1971-08-07 | 1974-02-21 | Fa. Diehl, 8500 Nuernberg | Rechenwerk für die Addition von zwei seriell vorliegenden Dezimalzahlen |
| EP0051079B1 (de) * | 1980-11-03 | 1984-09-26 | Deutsche ITT Industries GmbH | Binäres MOS-Ripple-Carry-Parallel-Addier/Subtrahierwerk und dafür geeignete Addier/Subtrahierstufe |
| US4438452A (en) * | 1981-05-11 | 1984-03-20 | Rca Corporation | Transcoder for sampled television signals |
-
1982
- 1982-02-10 JP JP57019973A patent/JPS58137381A/ja active Granted
-
1983
- 1983-02-04 CA CA000420933A patent/CA1200009A/en not_active Expired
- 1983-02-08 FR FR838301929A patent/FR2521322B1/fr not_active Expired
- 1983-02-09 GB GB08303532A patent/GB2117147B/en not_active Expired
- 1983-02-09 US US06/465,053 patent/US4527191A/en not_active Expired - Lifetime
- 1983-02-10 AT AT0046883A patent/AT382997B/de not_active IP Right Cessation
- 1983-02-10 NL NL8300505A patent/NL192143C/nl not_active IP Right Cessation
- 1983-02-10 DE DE3304591A patent/DE3304591C2/de not_active Expired - Lifetime
-
1984
- 1984-11-13 GB GB08428617A patent/GB2149612B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2149612A (en) | 1985-06-12 |
| JPS58137381A (ja) | 1983-08-15 |
| AT382997B (de) | 1987-05-11 |
| DE3304591A1 (de) | 1983-08-18 |
| GB2149612B (en) | 1985-11-20 |
| NL192143B (nl) | 1996-10-01 |
| GB2117147A (en) | 1983-10-05 |
| CA1200009A (en) | 1986-01-28 |
| US4527191A (en) | 1985-07-02 |
| FR2521322B1 (fr) | 1989-05-05 |
| NL192143C (nl) | 1997-02-04 |
| ATA46883A (de) | 1986-09-15 |
| NL8300505A (nl) | 1983-09-01 |
| FR2521322A1 (fr) | 1983-08-12 |
| GB2117147B (en) | 1985-11-13 |
| DE3304591C2 (de) | 1996-03-28 |
| GB8303532D0 (en) | 1983-03-16 |
| GB8428617D0 (en) | 1984-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5057911A (en) | System and method for conversion of digital video signals | |
| JP3087221B2 (ja) | カラーフィルタアレーを含むイメージセンサ及び色相補間装置 | |
| GB2129251A (en) | Circuit arrangement for digitizing and storing color video signal | |
| JPH0681322B2 (ja) | テレビジヨン信号の記憶装置 | |
| US4544945A (en) | Logarithmic color matrix for a digital television receiver | |
| JPS58137384A (ja) | カラ−カメラの信号処理回路 | |
| JPH0338798B2 (ja) | ||
| US4542402A (en) | Digital color matrix for a digital television receiver | |
| JPH04212196A (ja) | デジタル成分ビデオ信号をｎｔｓｃ信号へ直接デジタル変換する装置及び方法 | |
| JPS58137382A (ja) | デイジタルカラ−エンコ−ダ | |
| JP2632959B2 (ja) | デジタルフィルター装置 | |
| EP0341989B1 (en) | Apparatus for simultaneously outputting plural image signals derived from a video signal, comprising a single digital-to- analogue converter | |
| US5838327A (en) | Controller for converting digital plane image data to virtual three-dimensional image data | |
| JPH0552701B2 (ja) | ||
| JPS63246092A (ja) | シヤド−クロマキ−装置 | |
| JPH07288707A (ja) | 色変換処理装置 | |
| JPH04129413A (ja) | サンプルレート変換回路 | |
| JPH02141878A (ja) | 画像読取装置 | |
| JPH0214694A (ja) | ディジタル画像伝送装置 | |
| JPS62166609A (ja) | デジタルフイルタ装置 | |
| JPH11252579A (ja) | デジタルエンコーダ装置 | |
| JPH05224891A (ja) | 演算回路 | |
| JPH08265790A (ja) | デジタルカラーエンコーダ | |
| JPS63232588A (ja) | 走査線変換回路 | |
| JPS62161210A (ja) | 高速デイジタルフイルタ |