JP2569671B2 - デジタルビデオエンコーダ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンポーネントビデオ信号を外部から供
給されている基準のビデオ信号に同期してコンポジッド
ビデオ信号を形成する際に好適なデジタルビデオエンコ
ーダに関するものである。

〔発明の概要〕

本発明のデジタルビデオエンコーダは、外部から供給
されている基準のカラーバースト信号に同期してシステ
ムクロックを形成し、このシステムクロックより高い周
波数のデータクロックによって、少なくとも水平同期信
号及び色副搬送波信号波形が形成できるようなデータが
格納されているメモリ手段を読み出し、この読み出され
たデータを使用してコンポーネントビデオ信号をコンポ
ジットビデオ信号に変換するようにしているので、水平
同期信号とカラーバースト信号の位相（SCH位相）を所
定の値に保持した状態で、外部の基準ビデオ信号に同期
したコンポジットビデオ信号を高い精度で出力すること
ができる。

〔従来の技術〕

放送局等においては、番組の製作、編集、運行等を行
なうために複数のビデオソースから得られるビデオ信号
の同期を相互にとることが必要になる。

そこで、一般には同一局内では同一の同期信号（Gen
lock）で各ビデオ信号の同期関係を確立することが行な
われているが、特定のビデオソース間では双方の同期関
係が確立したビデオ信号を形成するために例えば、コン
ポーネントビデオ信号を外部から供給される他の同期信
号に同期してコンポジットビデオ信号に変換するデジタ
ルビデオエンコーダが使用されている。

〔発明が解決しようとする問題点〕

ところで、例えばコンポーネントビデオ信号を再生す
るデジタルVTRでは、本来、装置内のシステムクロック
によってきわめて高い精度のコンポジットビデオ信号を
発生することができるが、外部から供給されるビデオ信
号（ブラックビデオ信号）と同期させるときはその同期
信号とカラーバースト信号の位相（SCH位相）がくずれ
ていると、例えばRS−170Aの規格に沿った正確なコンポ
ジットビデオ信号を形成することが困難になるという問
題がある。

以下、この点について説明する。

近年、より良質なビデオ信号を形成するため、例えば
第８図に示すようにカラーバースト信号ｅ_scの正のゼロ
クルス点と、水平同期信号Ｈ_sのリーディングエッジの5
0％のレベルが第１フィールドの10ラインに於て、±40
°の位相差（SCH位相）以内で一致することが推薦され
ている。

そこで、外部からデジタルテープレコーダに供給され
ている基準ビデオ信号がこの規格を満足しているとき
は、外部のカラーバースト信号の位相と一致するシステ
ムクロック（4f_sc）を形成し、このシステムクロックに
よってデジタルビデオエンコーダを動作させると、SCH
位相も満足したコンボジットビデオ信号を発生させるこ
とができる筈である。

しかしながら、外部から供給される基準のビデオ信号
がこの規格からずれているときは、そのカラーバースト
信号の位相に合致した4f_sc（ｆ_scは色副搬送波周波数）
のシステムクロックをPLL回路によって発生し、デジタ
ルビデオエンコーダのシステムクロックにすると、水平
同期信号の発生位相がシステムクロックの単位で設定さ
れるため、外部から供給されている水平信号と一致しな
くなるという問題がある。

そこで、従来はデジタルビデオエンコーダのシステム
クロックを外部の水平同期信号によってロックしたもの
を使用し、この水平同期信号を基準としてシステムクロ
ック（4f_sc）を形成する方式が考えられていたが、この
場合はシステムクロックのジッタが大きくなり、実用に
供しないばかりか、例えば、PALテレビ方式にみられる
ように水平周波数ｆ_Hと色副搬送周波数ｆ_scが単純に正
数倍関係にない場合は、システムクロック信号の発生が
きわめて困難になるという問題があった。

〔問題点を解決するための手段〕

本発明は、かかる問題点にかんがみてなされたもので
外部から供給される基準のカラーバースト信号に同期し
ているシステムクロックを形成し、さらに、このシステ
ムクロックより高い周波数のデータクロックによって形
成されたアドレスデータによって色副搬送波信号及び同
期信号を発生してコンボジットビデオ信号を出力するた
めのデジタルエンコーダを動作させるようにすると共
に、外部から供給される水平同期信号と、デジタルビデ
オエンコーダから出力されるコンポジットビデオ信号の
水平同期信号の位相差を検出し、この位相差に対応して
前記アドレスデータの出力タイミングを制御するように
構成している。

〔作用〕

基準の水平同期信号とデジタルビデオエンコーダに供
給されている水平同期信号の位相差によってアドレスデ
ータの出力タイミングが制御され、水平同期信号波形及
びカラーバースト信号の信号波形が読み出されるように
構成しているので、エンコードされたコンポジットビデ
オ信号は、外部から入力されている同期信号と一致し、
かつPAL方式の場合でも容易に所定のSCH位相規格を満た
すことができる。

〔実施例〕

第１図は、本発明の一実施例を示すデジタルビデオエ
ンコーダの主要部をブロック図としたもので、１は本発
明のデジタルビデオエンコーダの外部から供給される同
期基準となるビデオ信号（基準ビデオ信号）が入力され
ている波形分離回路であって、この回路で分離されたカ
ラーバースト信号ｅ_scは、位相同期発生回路（以下PLL
回路という）２に入力され例えば4f_sc（ｆ_scは色副搬送
波周波数）のシステムクロック（Ｔ_sc）を形成してい
る。

又、この波形分離回路１で分離された水平同期信号
（Ｈ_s）は位相比較器３に入力され、本発明のビデオエ
ンコーダで形成されたコンポジットビデオ信号の水平同
期信号との位相差情報をローパスフィルタ４から出力す
るように構成されている。5,及び６はシステムクロック
からアドレスデータを形成する第１及び第２のアドレス
データ発生器を示し、後述するようにアドレスデータの
歩進量が設定回路5A,6Aによって与えられ、又、アドレ
スデータの発生位置が前記した位相差情報に基づいて定
められるように構成されている。

７は水平同期信号Ｈ_sの立上がり及び立下がり波形を
形成するデータが格納されている第１のメモリ（ROM）
を示し、この第１のメモリ７の読み出しデータはアドレ
スデータの歩進度を変更することによってカラーバース
ト信号のエンベロープ波形の生成や垂直同期信号波形の
発生等にも使用することができる。

８は第２のアドレスデータ発生器６の出力によって読
み出される第２のメモリ（ROM）を示し、この第２のメ
モリ８には色副搬送波周波数ｆ_scのＳ_in波形、及びＣ_os
波形を形成するデータが格納されている。

９は前記第１のメモリ７から出力されたデータ情報Ａ
を輝度信号Y,及び色差信号Ｂ−Y,R−Ｙに付加するデー
タセレクタを示す。

10はデジタルビデオエンコーダに入力されるコンポー
ネントビデオ信号（Y,R−Y,B−Ｙ）に同期信号を付加し
コンポジットビデオ信号に変換するデジタルエンコード
部を示し、加算回路11A,11B,11C,搬送波抑圧変調器（以
下、単に平衡変調器という）12A,12B、加算回路13,14か
ら構成されている。

15はD/A変換器、16はローパスフィルタを示し、この
ローパスフィルタ16から出力されるコンポジットビデオ
信号は同期分離回路17によって水平同期信号が分離さ
れ、前記位相比較器３に帰還されている。

以下、本発明のデジタルビデオエンコーダの動作の概
要を説明する。

外部から入力された同期基準のビデオ信号から分離さ
れたカラーバースト信号ｅ_scによってPLL回路２に同期
がかけられ、例えばエンコーダのシステムクロックとな
る4f_scのクロック信号が形成される。そして、このシス
テムクロックによってアドレスデータ発生器5,6が駆動
され、第１のメモリ７からはＡ情報として、水平同期信
号の立上がり，及び立下がり波形のデータが出力され、
データセレクタ９を介して輝度信号Ｙに供給される。し
たがって、アドレスデータを所定のタイミングで出力す
ると、Ｙ信号には第２図（ａ）に示すように水平同期信
号Ｈ_sが付加され同様な立上がり，及び立下がり特性を
有する垂直同期信号も図示しないシステムコントローラ
の制御信号に基づいて供給することができる。

又、第２のメモリ８からは90°位相の異なる色副搬送
波信号がＢ情報、及びＣ情報として出力され、平衡変調
器12A,12Bに供給される。そして色差信号Ｒ−Y,B−Ｙは
直角２相変調されて加算回路13から搬送色信号として出
力される。

そして同期信号が付加されているＹ信号と加算回路14
で合成されることになる。

なお、第１のメモリ７の格納データは、例えば、第３
図で示すようにパルスの立下がり波形を周波数的に有効
に示すSin²バー波形とすることが好ましい。

このSin²バー波形はよく知られているように、 とされており、この波形データの読み出しアドレスデー
タa_nを逆方向に加えることによって同期信号の立上がり
波形も実現できる。

第１及び第２のメモリ7,8を読み出すアドレスデータa
_nを形成するデータのクロック周期はシステムクロック
の周期より短く設定する。例えば、このデータクロック
はPAL方式の場合はオフセット周波数となる4/625f_Hの位
相差を修正できる値とすることが好ましい。

第１のメモリ７の読み出しアドレスデータa_nの歩進度
を小さくすると、同一のクロックで読み出される波形の
勾配がゆるやかになり、バースト信号のエンベロープ波
形として使用できるからバースト部分では設定回路5Aに
よってアドレスデータの歩進度を変化し、データセレク
タ９に入力されているバースト位置信号（BTP）で色差
信号（Ｒ−Y,B−Ｙ）側に付加すると、この部分に第２
図（ｂ）に示すようにバースト信号ｅ_scのエンベロープ
を付加することができる。

本発明のデジタルビデオエンコーダでは前記メモリ7,
8に対する読み出しアドレスデータに水平同期信号の位
相差に対応する遅延を与えるために、アドレスデータ発
生器5,6に対して位相比較器３の位相差情報Δｔが与え
られる。

今、データクロックの周期Ｔ_ck、アドレスデータの歩
進量をｂ、移相量をｃとすると、アドレスデータa_nは a_nbt＋ｃ （ｂ＝Ｔ_ck×N₁） （ｂ＝Ｔ_ck×N₀） によって与えられ、移相量はデータクッロクの周期Ｔ_ck
の単位で制御できることになる。

第４図は、アドレスデータ発生器の一例を示す実施例
である。

この図において、20はシステムクロックＴ_scによって
同期されているデータクロックＴ_ckの発生器、21は計数
値N₁で２進コードのプリセット値ｂを出力するカウンタ
である。

カウンタ21はスタートパネルＰ_sによってデータクロ
ックＴ_ckのカウントを開始し、プリセット値ｂになると
その値を保持し、加算器22に入力する。加算器22の出力
は所定のタイミングｔでラッチ回路23を介して再びもと
のプリセット値ｂに加算されa_n＝b,2b,3b,4b,…nbを出
力し、アドレスデータa_nを形成する。

24はスタートパルスによってデータクロックＴ_ckを計
数するカウンタを示し、そのカウント値N₀が移相差情報
Δｔで与えられる所定のプリセット値Ｃとなった後は、
フリップフロップ25を反転し、その後にラッチ回路23の
入力データを加算器22に取り込み加算動作を行わせるも
のである。

なお、26はアドレスデータの読出し方向や最大値等を
制御するアドレスデータ制御部を示す。

したがって、このアドレスデータ発生器によると、第
５図に示すようにシステムクロックＴ_scによってデータ
クロックＴ_ckが発生し、カウンタ21に入力されているプ
リセット値b₀（b₁）を歩進量（ｎ・Ｔ_ck）としてアドレ
スデータa_n0（a_n1）が形成される。

歩進量b₀＜b₁であれば、このアドレスデータa_n1，a_n0
によって読み出されるSin²波形メモリ８の立下がり波形
は第６図実線又は点線に示すように勾配が変化し、メモ
リ８のデータを同期信号及びカラーバーストのエンベロ
ープ波形の発生に共用することができる。

又、移相差情報としてΔｔがカウンタ24に入力されて
いると、カウント値が移相差情報に対向するプリセット
値Ｃになるまではラッチ回路23の出力データは更新され
ない。

したがって、第５図のa_n0＋Δｔアドレスデータに示
すようにＣの期間はアドレスデータがa₀であり、アドレ
スデータa_nの最小値が出力されるが、Δｔ＝Ｃを経過し
たのちに、ラッチ回路23の出力が入力データを取り込み
更新されると、アドレスデータはa₁，a₂，a₃……a_nと更
新される。

したがって、このときはメモリからの読み出しデータに
よるエッジ波形は第６図の一点鎖線で示すように遅延時
間Δｔ＝Ｃが付加されることになる。

なお、遅延情報となる設定値C₀のときに移相差情報Δ
ｔ＝０となるようにスタートパルスを設定すると、Ｃ＜
C₀のときは外部の同期信号に対してエンコーダの同期信
号を進めることができ、Ｃ＞C₀でおくれ位相の水平同期
信号を出力することができる。

又、この発明のデジタルビデオエンコーダは移相差情
報Δｔによって読み出される第２のメモリ８のアドレス
データも同様にアドレスデータ発生器６においてコント
ロールされるから、水平同期信号とカラーバースト信号
の位相差（SCH）は常に０又は所定の範囲内にすること
ができ、RA−170規格を満足し、かつ外部の同期信号と
一致するコンポジットビデオ信号を出力することができ
る。

なお、PAL方式の場合は、前記位相差情報Δｔに対し
て、さらに1F毎にPAL方式の色副搬送波に生じるオフセ
ット（4/625）ｆ_Hを補正するためのオフセット情報を与
えるようにすればよい。

アドレスデータ発生器5,6としては上記した第４図の実
施例に限定されることなくa_n＝bt＋Ｃの形でアドレスデ
ータが形成されるものであれば、他の制御回路によるこ
ともできる。

第１のメモリ７としては、その情報データがSin²バー
となる波形データとしたが、周波数的に有効なパルス波
形の立上がり，又は立下がりに近似する直線近似の波形
データを使用することができ、例えば第７図にみられる
ように中央部分t₁＜ｔ＜t₂はｙ＝B₁ｔとし、両端の０＜
ｔ＜t₁,1＞ｔ＞t₂でｙ＝B₂ｔ（B₁＞B₂）となる一次直線
関数のデータとしてもよい。

〔発明の効果〕

以上説明したように本発明のデジタルビデオエンコー
ダは、外部から供給される基準ビデオ信号のカラーバー
スト信号に同期してシステムクロックを形成すると共
に、このシステムクロックより、さらに高い周期のデー
タクロックによって形成されたアドレスデータにより同
期信号波形と色副搬送波信号を形成し、コンポーネント
ビデオ信号をコンポジットビデオ信号にエンコーダする
ように構成されているから、同期信号のリーディングエ
ッジとサブキャリアの位相（SCH位相）が正確に設定さ
れ、かつ、同期信号の位相が外部の基準ビデオ信号の位
相と一致したビデオ出力を得ることができるという効果
がある。

又、同期信号とサブキャリヤの周波数関係にオフセッ
トを生じるようなPAL方式のエンコーダに採用したとき
も容易にSCH位相を正確に保つことができるという利点
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図
（ａ），（ｂ）は同期信号を付加した輝度信号とカラー
バースト信号を付加した搬送色信号の波形図、第３図は
同期信号の立上がり、又は立下がりエッジを形成するた
めのメモリ（ROM）のアドレスデータa_nを示す波形図、
第４図はアドレスデータ発生器の一例を示すブロック
図、第５図はアドレスデータのタイミング波形図、第６
図は同期信号及びカラーバースト信号のエンベロープの
立上がり波形図、第７図は直線近似の立上がり波形図、
第８図はSCH位相の説明波形図である。 図中、１は波形分離回路、２はPLL回路、３は位相比較
器、5,6は第1,第２のアドレスデータ発生器、7,8は第1,
第２のメモリ（ROM）、９はデータセレクタ、10はデジ
タルエンコード部、17は同期分離回路を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】外部から入力された基準となるカラーバー
   スト信号に同期してシステムクロックを発生するシステ
   ムクロック発生器と、前記システムクロックに同期して
   アドレスデータを出力する第１及び第２のアドレスデー
   タ発生器と、前記第１及び第２のアドレスデータ発生器
   の出力によって同期信号のエッジ波形データ及び変調用
   の色副搬送波データが読み出される第１及び第２のメモ
   リ手段と、前記第１のメモリ手段から得られたエッジ信
   号波形によって形成された同期信号を輝度信号に付加
   し、前記第２のメモリ手段から得られた色副搬送波信号
   で色差信号を変調してコンポジットビデオ信号を出力す
   るデジタルエンコーダ回路とを設け、前記デジタルエン
   コーダから出力されるコンポジットビデオ信号の水平同
   期信号と、前記外部から入力された基準となる水平同期
   信号の位相差情報によって前記第１のアドレスデータの
   出力タイミングをコントロールし、同期をとるように構
   成されていることを特徴とするデジタルビデオエンコー
   ダ。
2. 【請求項２】第１のメモリ手段が直線近似のエッジ波形
   データとされていることを特徴とする特許請求の範囲の
   範囲第（１）項に記載したデジタルビデオエンコーダ。