JP3861291B2 - 位相同期方法及び回路 - Google Patents
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Description
技術分野
本発明は、例えば映像信号の位相を同期する際に好適な位相同期方法及び回路に関する。特に、本発明はデジタル信号処理によって入力信号の位相に同期した所望の信号を形成する際に使用される位相同期方法及び回路に関する。
背景技術
例えば複数の映像信号を合成する場合には、合成される複数の映像信号の同期信号等の位相を同期させる必要がある。そこで、このような例えば映像信号の位相を同期させる際に使用される位相同期方法及び回路としては、従来から例えば特開昭６４−１１４７７号公報や、特開平１−１９０１７６号公報に開示されるような技術が知られている。
すなわち、例えば特開昭６４−１１４７７号公報においては、第１の映像信号はデジタルデータに変換されて３個の記憶手段に順番に記憶される。そしてこれらの記憶手段が第２の映像信号に同期して読み出されることによって、これらの記憶手段に記憶された第１の映像信号が第２の映像信号に同期され、これら第１及び第２の映像信号を合成できるようになるものである。
しかしながらこの特開昭６４−１１４７７号公報では、第１及び第２の映像信号は同期信号レベルでは同期されるものの、それより高周波の色副搬送信号の同期に関しては考慮されておらず、従って色信号の合成はできず、例えば第１の映像信号が輝度信号（白黒信号）のみの場合しか合成ができないものである。
これに対して特開平１−１９０１７６号公報においては、第１及び第２の映像信号からそれぞれＲＧＢ信号をデコードして、それぞれの同期信号に従って第１及び第２のフレームメモリに記憶する。そしてこれらのフレームメモリをいずれか一方の映像信号に同期して読み出すと共に、読み出された第１及び第２の映像信号をＲＧＢ信号の状態で合成し、合成されたＲＧＢ信号から再び複合映像信号をエンコードしているものである。
これによれば、ＲＧＢ信号で合成を行うので色副搬送信号の同期の問題は生じることがない。しかしこの構成では、Ａ／Ｄ変換器６１ｃ、６２ｃからＤ／Ａ変換器７２までの間の回路に、それぞれＲＧＢの３系統が必要とされ、回路構成が極めて膨大なものになってしまう。
ところで、例えば複合映像信号の合成を行うには、色副搬送信号の位相同期を行う必要がある。その場合に、従来はアナログ処理によるいわゆるＰＬＬ等が用いられていたが、そのためには発振器等の複雑な回路素子が必要とされ、またアナログ処理による特性のばらつきや不安定性等の問題が生じていた。
また、近年デジタルテレビジョン放送等に見られる映像信号のデジタル化が進められており、このようなデジタル信号の処理においては、デジタル信号処理による位相同期の実現が求められている。
さらにこのような位相同期においては、アナログ信号とアナログ信号、デジタル信号とデジタル信号のような同種の信号同士に限らず、アナログ信号とデジタル信号が混在しているような状況においても、位相同期を実現することが求められている。
この出願はこのような点に鑑みて成されたものであって、簡単な構成で、デジタル信号処理により、入力信号の位相に同期した所望の信号を形成することのできる位相同期方法及び回路を提供することを目的とするものである。
発明の開示
本発明は、所望の信号波形の記憶されたメモリ手段を有し、上記メモリ手段に記憶された上記所望の信号波形の信号を読み出すと共に、任意の周波数の入力信号と上記メモリ手段から読み出される上記所望の信号波形の信号とを位相比較し、上記位相比較によって検出される位相誤差信号に基づいて上記メモリ手段の読み出しを行うアドレス信号を制御して、上記メモリ手段から読み出される上記所望の信号波形の信号の位相を上記任意の周波数の入力信号の位相に同期させるようにしたものであり、これに関連して位相同期方法及び回路を開示する。
【図面の簡単な説明】
ＦＩＧ．１は、本発明による位相同期回路の第１の実施例の構成を示したブロック図である。
ＦＩＧ．２は、ＦＩＧ．１のアドレス形成回路におけるアドレス信号の生成を説明するタイミングチャート図である。
ＦＩＧ．３は、位相同期された信号の発生における任意の信号波形の生成の方法を説明する線図である。
ＦＩＧ．４は、位相同期された信号を用いて色副搬送信号を形成するための構成を示したブロック図である。
ＦＩＧ．５は、本発明による位相同期回路の第２の実施例の構成を示したブロック図である。
ＦＩＧ．６は、ＦＩＧ．５のアドレス形成回路におけるアドレス信号の生成を説明するタイミングチャート図である。
発明を実施するための最良の形態
以下、図面を参照して、本発明に係る位相同期方法及び回路について詳細に説明する。
本発明は、デジタル信号処理によって入力信号の位相に同期した所望の信号を形成しようとするものである。このため本発明においては、メモリ手段に記憶された信号を読み出すと共に、入力信号とメモリ手段から読み出される信号とを位相比較し、検出される位相誤差信号に基づいてメモリ手段の読み出しアドレス信号を制御して、読み出される信号の位相を入力信号の位相に同期させるようにする。
そこで本発明の第１の実施例においては、次のような構成を提案する。すなわちＦＩＧ．１は、本発明による位相同期回路の第１の実施例の構成を示したブロック図である。
このＦＩＧ．１において、入力端子１には、例えば基準となるアナログ正弦波信号Ｓｒが入力される。この正弦波信号Ｓｒが、２つのアナログ信号間の位相差の方向及び大きさを検出する位相検波回路２の一方の入力に供給される。
また、例えば所望の正弦波信号の波形がデジタル値で記憶されたメモリ３が設けられる。このメモリ３に入力端子４からのクロック信号が供給されると共に、後述するアドレス信号生成回路５からの読み出しアドレス信号が供給される。これによって上述の例えば正弦波信号の波形が読み出される。そしてこの読み出されたデジタル正弦波信号Ｓｄが出力端子６に取り出される。
それと共に、メモリ３から読み出された正弦波信号ＳｄがＤ／Ａ変換回路７に供給されてアナログ信号に変換される。この変換されたアナログ正弦波信号Ｓａが上述の位相検波回路２の他方の入力に供給される。そしてこの位相検波回路２で上述の２つのアナログ信号間の位相差の方向及び大きさが検出され、この位相差信号（ａ）が上述のアドレス信号生成回路５に供給される。
さらに、アドレス信号生成回路５においては、例えば以下に述べるようにして上述の読み出しアドレス信号の生成が行われる。
すなわち、例えば上述の入力端子４に供給されるクロック信号がアドレス信号生成回路５を構成するカウンタ５１のクロック端子に供給される。また上述の位相検波回路２では、例えば供給される２つのアナログ信号間の位相差がパルス幅変調（ＰＷＭ）信号で検出されている。そしてこの検出された位相差信号（ａ）がカウンタ５１のイネーブル端子（ＥＮ）に供給される。
これによって、このカウンタ５１では、位相検波回路２からの位相差信号が例えば高電位の期間に、入力端子４に供給されるクロック信号の計数が行われる。またこのカウンタ５１には、例えば端子５２からの、例えば位相検波回路２で検出が行われたことを示すクリア（ＣＬＲ）信号が供給される。そしてこのクリア信号によってカウンタ５１の計数値がリセットされる。
さらに、このカウンタ５１で計数されたカウント値が保持回路５３に供給される。この保持回路５３には、例えば端子５４からの、例えば上述のクリア信号の直前に形成されるストローブ（ＳＴＢ）信号が供給される。そしてこのストローブ信号によって、そのときのカウンタ５１のカウント値が保持回路５３に保持される。
この保持回路５３に保持された、例えば位相差信号の高電位期間に相当するクロック信号のカウント値が、加算回路５５に供給される。そしてこの加算回路５５で、例えば端子５６からの後述する所定値（−ｎ）が加算される。さらにこの加算回路５５からの加算値が加算回路５７に供給される。そしてこの加算回路５７で、例えばメモリ３からの等差アドレス値が加算される。
ここでこの等差アドレス値は、例えばメモリ３に記憶されたデジタル正弦波信号Ｓｄのサンプリングレートとクロック信号との比に基づいて等差数列で求められるものである。従ってこの等差アドレス値は、例えばメモリ３に予め記憶しておくことが可能なものであり、例えばこのメモリ３に記憶された値が順次読み出されて加算回路５７に供給される。
そしてこの加算回路５７で加算されたアドレス値（カウント値＋所定値（−ｎ）＋等差アドレス値）がメモリ３に供給されて、上述のデジタル正弦波信号Ｓｄの読み出しが行われる。
なお、この場合にカウント値及び所定値（−ｎ）は、例えば入力端子１に入力されるアナログ正弦波信号Ｓｒの１周期ごとに更新される値である。これに対して等差アドレス値は、例えばクロック信号ごとに変化される値であり、これらの値が加算されることによって、クロック信号ごとに変化される読み出しアドレスが形成されて、メモリ３に供給される。
そして上述の回路において、位相検波回路２からは、例えばＦＩＧ．２のＡに示すような位相差信号（ａ）がカウンタ５１に供給される。また、端子５２、５４には、例えばＦＩＧ．２のＢ、Ｃに示すようなストローブ（ＳＴＢ）信号とクリア（ＣＬＲ）信号が供給される。さらに入力端子４には、例えばＦＩＧ．２のＤに示すようなクロック（ＣＬＫ）信号が供給されている。
従って、例えば位相差信号（ａ）の高電位期間のカウンタ５１のカウント値が（ｎ）のときに、加算回路５５からは“０”の加算値が出力される。これによってメモリ３には、例えばアドレス値“０”を始端とした読み出しアドレス信号が供給される。そしてこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄが、クロック信号に同期した所定の周波数で、例えば基準の位相で読み出される。
さらにこの読み出されたデジタル正弦波信号Ｓｄが出力端子６に取り出されると共に、Ｄ／Ａ変換回路７を通じて位相検波回路２に供給される。そしてこのとき位相検波回路２から、例えば高電位期間のクロック信号のカウント値が（ｎ）となる位相差信号（ａ）が出力されていれば、加算回路５５からの加算値は“０”のままとなり、この回路はこの状態で安定することになる。
これに対して、例えば入力端子１に入力される正弦波信号Ｓｒの位相が遅くなると、例えば位相差信号（ａ）の高電位期間の長さが長くなるように位相検波回路２の出力が変化される。これによってカウンタ５１のカウント値が大きく（ｎ＋Δ）なり、加算回路５５からは“＋Δ”の加算値が出力される。
このため加算回路５７からは、例えばアドレス値“＋Δ”を始端とした読み出しアドレス信号が出力されて、メモリ３に供給される。これによってこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄがクロック信号に同期した所定の周波数で、且つ位相が“＋Δ”シフト（遅相）されたデジタル正弦波信号Ｓｄが読み出される。
また、例えば入力端子１に入力される正弦波信号Ｓｒの位相が早くなった場合には、例えば位相差信号（ａ）の高電位期間の長さが短くなるように位相検波回路２の出力が変化される。これによってカウンタ５１のカウント値が小さく（ｎ−Δ）なり、加算回路５５からは“−△”の加算値が出力される。
このため加算回路５７からは、例えばアドレス値“−Δ”を始端とした読み出しアドレス信号が出力されて、メモリ３に供給される。これによってこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄがクロック信号に同期した所定の周波数で、且つ位相が“−Δ”シフト（進相）されたデジタル正弦波信号Ｓｄが読み出される。
すなわちこのメモリ３からは、入力端子１に入力される正弦波信号Ｓｒの位相の変化した分（±Δ）シフトされたデジタル正弦波信号Ｓｄが読み出される。これによって、入力端子１に入力される正弦波信号Ｓｒに位相の同期されたデジタル正弦波信号Ｓｄが出力端子６に取り出される。そしてこの動作が、例えば位相検波回路２で検出が行われるごとにクリア信号によってカウンタ５１の計数値がリセットされることで、繰り返し実行される。
さらに、ＦＩＧ．３には、実際にメモリ３からデジタル正弦波信号Ｓｄを読み出す際の手順を示す。すなわちＦＩＧ．３において、メモリ３には実線で示す１／４周期分の波形のみが記憶されている。
そしてデジタル正弦波信号Ｓｄを読み出す際には、▲１▼の１／４周期はその儘の順序で読み出し、▲２▼の１／４周期は時間軸を逆にして読み出し、▲３▼の１／４周期は極性を反転して読み出し、▲４▼の１／４周期は時間軸を逆にし、且つ極性を反転して読み出す。これによって１周期のデジタル正弦波信号Ｓｄが読み出される。
また、この読み出しの始端の位置を、入力端子１に入力される正弦波信号Ｓｒの位相の変化（±Δ）に応じてシフトすることにより、入力端子１に入力される正弦波信号Ｓｒに位相の同期されたデジタル正弦波信号Ｓｄが出力端子６に取り出されるものである。
なお、上述の回路において、基準となる（ｎ）の値をカウンタ５１の最大カウント値の１／２、すなわちカウンタ５１の最大カウント値を２ｎとすることによって、入力端子１に入力される正弦波信号Ｓｒの−ｎ〜＋ｎの位相の変化に対応させることができる。また、最大カウント値２ｎがカウンタ５１で計数されるに相当する時間を、求められる正弦波信号の１周期分以上とすることによって、３６０度の位相の変化に対応させることができる。
さらに、上述の回路において、メモリ３の読み出し位置を全体的に１／４周期ずらせることによって、デジタル余弦波信号を、入力端子１に入力される正弦波信号Ｓｒに位相同期させて取り出すこともできる。また、メモリ３に任意の波形を記憶させることによって、上述の三角関数波形以外の信号を入力される信号に位相同期させて形成することも可能である。
こうして上述の回路によれば、メモリ手段に記憶された信号を読み出すと共に、入力信号とメモリ手段から読み出される信号とを位相比較し、検出される位相誤差信号に基づいてメモリ手段の読み出しアドレス信号を制御することによって、読み出される信号の位相を入力信号の位相に同期させ、簡単な構成で、デジタル信号処理により、入力信号の位相に同期した所望の信号を形成を行うことができるものである。
さらに、ＦＩＧ．４には、上述のようにして形成されたデジタル正弦波信号Ｓｉｎ及びデジタル余弦波信号Ｃｏｓを用いて、複合映像信号のエンコードを行うための回路構成を示す。
すなわちＦＩＧ．４において、例えばデジタル映像信号の輝度信号Ｙ及び２軸の色信号ＣB、ＣRが入力端子４０を通じてデジタルのマトリクス回路４１に供給される。そしてこのマトリクス回路４１で、上述の信号から輝度信号Ｙ及び色差信号Ｒ−Ｙ、Ｂ−Ｙが取り出され、取り出された輝度信号Ｙは、デジタルのＮＴＳＣエンコーダ回路４２に供給される。
また、マトリクス回路４１からの色差信号Ｒ−Ｙは乗算回路４３に供給されて、端子４４に供給される上述のデジタル正弦波信号Ｓｉｎと乗算される。さらにマトリクス回路４１からの色差信号Ｂ−Ｙは乗算回路４５に供給されて、端子４６に供給される上述のデジタル余弦波信号Ｃｏｓと乗算される。そしてこれらの乗算信号が加算回路４７で加算されて色副搬送信号Ｓｃがデジタルで形成される。
さらにこの色副搬送信号ＳｃがデジタルのＮＴＳＣエンコーダ回路４２に供給されて、上述の輝度信号Ｙと共に複合されて、例えばＮＴＳＣ方式の複合映像信号がデジタルで形成される。そしてこの複合映像信号がＤ／Ａ変換回路４８に供給されてアナログ信号に変換されて出力端子４９に取り出される。
このようにして、例えば上述のＦＩＧ．１の入力端子１に供給される信号に位相同期されたデジタル正弦波信号Ｓｉｎ及びデジタル余弦波信号Ｃｏｓを用いて複合映像信号のエンコードが行われる。従ってこの入力端子１に供給される信号を、任意のテレビジョン信号の色副搬送波とすることによって、このテレビジョン信号の色副搬送信号に位相同期された複合映像信号が形成され、これらの映像信号の合成を可能にすることができる。
すなわちこの回路において、例えば入力端子４０に供給されるデジタル映像信号を、例えば入力端子１に供給されるアナログ映像信号に位相同期してエンコードすることができ、アナログ信号とデジタル信号が混在しているような状況においても、位相同期を実現することができるものである。
さらに、ＦＩＧ．５は、本発明による位相同期回路の第２の実施例の構成を示したブロック図である。なおこのＦＩＧ．５において、上述のＦＩＧ．１と対応する部分には同一の符号を付して重複する説明を省略する。
すなわちこの第２の実施例の回路においては、アドレス信号生成回路５において、例えば上述の入力端子４に供給されるクロック信号がアドレス信号生成回路５を構成するカウンタ６１のクロック端子に供給される。また上述の位相検波回路２からの位相差信号（ａ）（ＰＷＭ信号）がカウンタ６１のアップダウン制御端子（Ｕ／Ｄ）に供給される。
これによって、このカウンタ６１では、例えば位相検波回路２からの位相差信号が高電位の期間に入力端子４に供給されるクロック信号のアップ計数が行われ、低電位の期間に入力端子４に供給されるクロック信号のダウン計数が行われる。またこのカウンタ６１には、例えば端子６２からの、例えば位相検波回路２で検出が行われたことを示すクリア（ＣＬＲ）信号が供給される。そしてこのクリア信号によってカウンタ６１の計数値がリセットされる。
さらに、このカウンタ６１で計数されたカウント値が保持回路６３に供給される。この保持回路６３には、例えば端子６４からの、例えば上述のクリア信号の直前に形成されるストローブ（ＳＴＢ）信号が供給される。そしてこのストローブ信号によって、そのときのカウンタ６１のカウント値が保持回路６３に保持される。
この保持回路６３に保持された、例えば位相差信号の高電位期間に相当するクロック信号のカウント値が、加算回路６５に供給される。この加算回路６５で、例えば上述のメモリ３からの等差アドレス値が加算される。そしてこの加算回路６５で加算されたアドレス値（カウント値＋等差アドレス値）がメモリ３に供給されて、上述のデジタル正弦波信号Ｓｄの読み出しが行われる。
そして上述の回路において、位相検波回路２からは、例えばＦＩＧ．６のＡに示すような位相差信号（ａ）がカウンタ６１に供給される。また、端子６２、６４には、例えばＦＩＧ．６のＢ、Ｃに示すようなストローブ（ＳＴＢ）信号とクリア（ＣＬＲ）信号が供給される。さらに入力端子４には、例えばＦＩＧ．６のＤに示すようなクロック（ＣＬＫ）信号が供給されている。
従って、例えば位相差信号（ａ）の高電位期間と低電位期間との長さが等しいときにカウンタ６１のカウント値が“０”にされる。これによってメモリ３には、例えばアドレス値“０”を始端とした読み出しアドレス信号が供給される。そしてこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄが、クロック信号に同期した所定の周波数で、例えば基準の位相で読み出される。
さらに、この読み出されたデジタル正弦波信号Ｓｄが出力端子６に取り出されると共に、Ｄ／Ａ変換回路７を通じて位相検波回路２に供給される。そしてこのとき位相検波回路２から、例えば高電位期間と低電位期間との長さの等しい位相差信号（ａ）が出力されていれば、カウンタ６１のカウント値は“０”のままとなり、この回路はこの状態で安定することになる。
これに対して、例えば入力端子１に入力される正弦波信号Ｓｒの位相が遅くなると、例えば位相差信号（ａ）の高電位期間が長くなるように位相検波回路２の出力が変化される。これによってカウンタ６１からは“＋Δ”の加算値が出力される。
このため加算回路６５からは、例えばアドレス値“＋Δ”を始端とした読み出しアドレス信号が出力されて、メモリ３に供給される。これによってこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄがクロック信号に同期した所定の周波数で、且つ位相が“＋Δ”シフト（遅相）されたデジタル正弦波信号Ｓｄが読み出される。
また、例えば入力端子１に入力される正弦波信号Ｓｒの位相が早くなった場合には、例えば位相差信号（ａ）の低電位期間が長くなるように位相検波回路２の出力が変化される。これによってカウンタ６１からは“−Δ”の加算値が出力される。
このため加算回路６５からは、例えばアドレス値“−Δ”を始端とした読み出しアドレス信号が出力されて、メモリ３に供給される。これによってこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄがクロック信号に同期した所定の周波数で、且つ位相が“−Δ”シフト（進相）されたデジタル正弦波信号Ｓｄが読み出される。
すなわちこのメモリ３からは、入力端子１に入力される正弦波信号Ｓｒの位相の変化した分（±Δ）シフトされたデジタル正弦波信号Ｓｄが読み出される。これによって、入力端子１に入力される正弦波信号Ｓｒに位相の同期されたデジタル正弦波信号Ｓｄが出力端子６に取り出される。そしてこの動作が、例えば位相検波回路２で検出が行われるごとにクリア信号によってカウンタ６１の計数値がリセットされることで、繰り返し実行される。
このようにして、この第２の実施例の回路においても、メモリ手段に記憶された信号を読み出すと共に、入力信号とメモリ手段から読み出される信号とを位相比較し、検出される位相誤差信号に基づいてメモリ手段の読み出しアドレス信号を制御することによって、読み出される信号の位相を入力信号の位相に同期させ、簡単な構成で、デジタル信号処理により、入力信号の位相に同期した所望の信号の形成を行うことができるものである。
従ってこのような本発明の位相同期方法及び回路を用いることによって、例えば簡単な構成で、デジタル信号処理により、入力信号の位相に同期した所望の信号の形成を行うことができるものである。
尚、上述した例では、例えば複合映像信号の合成を行う場合を例にとって本発明の実用例を説明したが、本発明はその他の回路装置において位相の同期されたデジタル信号を得る場合にも適用することができるものである。また、本発明は、本発明の主旨を大きく逸脱しない範囲で種々の変形が可能であることはいうまでもない。
本発明は、例えば映像信号の位相を同期する際に好適な位相同期方法及び回路に関する。特に、本発明はデジタル信号処理によって入力信号の位相に同期した所望の信号を形成する際に使用される位相同期方法及び回路に関する。
背景技術
例えば複数の映像信号を合成する場合には、合成される複数の映像信号の同期信号等の位相を同期させる必要がある。そこで、このような例えば映像信号の位相を同期させる際に使用される位相同期方法及び回路としては、従来から例えば特開昭６４−１１４７７号公報や、特開平１−１９０１７６号公報に開示されるような技術が知られている。
すなわち、例えば特開昭６４−１１４７７号公報においては、第１の映像信号はデジタルデータに変換されて３個の記憶手段に順番に記憶される。そしてこれらの記憶手段が第２の映像信号に同期して読み出されることによって、これらの記憶手段に記憶された第１の映像信号が第２の映像信号に同期され、これら第１及び第２の映像信号を合成できるようになるものである。
しかしながらこの特開昭６４−１１４７７号公報では、第１及び第２の映像信号は同期信号レベルでは同期されるものの、それより高周波の色副搬送信号の同期に関しては考慮されておらず、従って色信号の合成はできず、例えば第１の映像信号が輝度信号（白黒信号）のみの場合しか合成ができないものである。
これに対して特開平１−１９０１７６号公報においては、第１及び第２の映像信号からそれぞれＲＧＢ信号をデコードして、それぞれの同期信号に従って第１及び第２のフレームメモリに記憶する。そしてこれらのフレームメモリをいずれか一方の映像信号に同期して読み出すと共に、読み出された第１及び第２の映像信号をＲＧＢ信号の状態で合成し、合成されたＲＧＢ信号から再び複合映像信号をエンコードしているものである。
これによれば、ＲＧＢ信号で合成を行うので色副搬送信号の同期の問題は生じることがない。しかしこの構成では、Ａ／Ｄ変換器６１ｃ、６２ｃからＤ／Ａ変換器７２までの間の回路に、それぞれＲＧＢの３系統が必要とされ、回路構成が極めて膨大なものになってしまう。
ところで、例えば複合映像信号の合成を行うには、色副搬送信号の位相同期を行う必要がある。その場合に、従来はアナログ処理によるいわゆるＰＬＬ等が用いられていたが、そのためには発振器等の複雑な回路素子が必要とされ、またアナログ処理による特性のばらつきや不安定性等の問題が生じていた。
また、近年デジタルテレビジョン放送等に見られる映像信号のデジタル化が進められており、このようなデジタル信号の処理においては、デジタル信号処理による位相同期の実現が求められている。
さらにこのような位相同期においては、アナログ信号とアナログ信号、デジタル信号とデジタル信号のような同種の信号同士に限らず、アナログ信号とデジタル信号が混在しているような状況においても、位相同期を実現することが求められている。
この出願はこのような点に鑑みて成されたものであって、簡単な構成で、デジタル信号処理により、入力信号の位相に同期した所望の信号を形成することのできる位相同期方法及び回路を提供することを目的とするものである。
発明の開示
本発明は、所望の信号波形の記憶されたメモリ手段を有し、上記メモリ手段に記憶された上記所望の信号波形の信号を読み出すと共に、任意の周波数の入力信号と上記メモリ手段から読み出される上記所望の信号波形の信号とを位相比較し、上記位相比較によって検出される位相誤差信号に基づいて上記メモリ手段の読み出しを行うアドレス信号を制御して、上記メモリ手段から読み出される上記所望の信号波形の信号の位相を上記任意の周波数の入力信号の位相に同期させるようにしたものであり、これに関連して位相同期方法及び回路を開示する。
【図面の簡単な説明】
ＦＩＧ．１は、本発明による位相同期回路の第１の実施例の構成を示したブロック図である。
ＦＩＧ．２は、ＦＩＧ．１のアドレス形成回路におけるアドレス信号の生成を説明するタイミングチャート図である。
ＦＩＧ．３は、位相同期された信号の発生における任意の信号波形の生成の方法を説明する線図である。
ＦＩＧ．４は、位相同期された信号を用いて色副搬送信号を形成するための構成を示したブロック図である。
ＦＩＧ．５は、本発明による位相同期回路の第２の実施例の構成を示したブロック図である。
ＦＩＧ．６は、ＦＩＧ．５のアドレス形成回路におけるアドレス信号の生成を説明するタイミングチャート図である。
発明を実施するための最良の形態
以下、図面を参照して、本発明に係る位相同期方法及び回路について詳細に説明する。
本発明は、デジタル信号処理によって入力信号の位相に同期した所望の信号を形成しようとするものである。このため本発明においては、メモリ手段に記憶された信号を読み出すと共に、入力信号とメモリ手段から読み出される信号とを位相比較し、検出される位相誤差信号に基づいてメモリ手段の読み出しアドレス信号を制御して、読み出される信号の位相を入力信号の位相に同期させるようにする。
そこで本発明の第１の実施例においては、次のような構成を提案する。すなわちＦＩＧ．１は、本発明による位相同期回路の第１の実施例の構成を示したブロック図である。
このＦＩＧ．１において、入力端子１には、例えば基準となるアナログ正弦波信号Ｓｒが入力される。この正弦波信号Ｓｒが、２つのアナログ信号間の位相差の方向及び大きさを検出する位相検波回路２の一方の入力に供給される。
また、例えば所望の正弦波信号の波形がデジタル値で記憶されたメモリ３が設けられる。このメモリ３に入力端子４からのクロック信号が供給されると共に、後述するアドレス信号生成回路５からの読み出しアドレス信号が供給される。これによって上述の例えば正弦波信号の波形が読み出される。そしてこの読み出されたデジタル正弦波信号Ｓｄが出力端子６に取り出される。
それと共に、メモリ３から読み出された正弦波信号ＳｄがＤ／Ａ変換回路７に供給されてアナログ信号に変換される。この変換されたアナログ正弦波信号Ｓａが上述の位相検波回路２の他方の入力に供給される。そしてこの位相検波回路２で上述の２つのアナログ信号間の位相差の方向及び大きさが検出され、この位相差信号（ａ）が上述のアドレス信号生成回路５に供給される。
さらに、アドレス信号生成回路５においては、例えば以下に述べるようにして上述の読み出しアドレス信号の生成が行われる。
すなわち、例えば上述の入力端子４に供給されるクロック信号がアドレス信号生成回路５を構成するカウンタ５１のクロック端子に供給される。また上述の位相検波回路２では、例えば供給される２つのアナログ信号間の位相差がパルス幅変調（ＰＷＭ）信号で検出されている。そしてこの検出された位相差信号（ａ）がカウンタ５１のイネーブル端子（ＥＮ）に供給される。
これによって、このカウンタ５１では、位相検波回路２からの位相差信号が例えば高電位の期間に、入力端子４に供給されるクロック信号の計数が行われる。またこのカウンタ５１には、例えば端子５２からの、例えば位相検波回路２で検出が行われたことを示すクリア（ＣＬＲ）信号が供給される。そしてこのクリア信号によってカウンタ５１の計数値がリセットされる。
さらに、このカウンタ５１で計数されたカウント値が保持回路５３に供給される。この保持回路５３には、例えば端子５４からの、例えば上述のクリア信号の直前に形成されるストローブ（ＳＴＢ）信号が供給される。そしてこのストローブ信号によって、そのときのカウンタ５１のカウント値が保持回路５３に保持される。
この保持回路５３に保持された、例えば位相差信号の高電位期間に相当するクロック信号のカウント値が、加算回路５５に供給される。そしてこの加算回路５５で、例えば端子５６からの後述する所定値（−ｎ）が加算される。さらにこの加算回路５５からの加算値が加算回路５７に供給される。そしてこの加算回路５７で、例えばメモリ３からの等差アドレス値が加算される。
ここでこの等差アドレス値は、例えばメモリ３に記憶されたデジタル正弦波信号Ｓｄのサンプリングレートとクロック信号との比に基づいて等差数列で求められるものである。従ってこの等差アドレス値は、例えばメモリ３に予め記憶しておくことが可能なものであり、例えばこのメモリ３に記憶された値が順次読み出されて加算回路５７に供給される。
そしてこの加算回路５７で加算されたアドレス値（カウント値＋所定値（−ｎ）＋等差アドレス値）がメモリ３に供給されて、上述のデジタル正弦波信号Ｓｄの読み出しが行われる。
なお、この場合にカウント値及び所定値（−ｎ）は、例えば入力端子１に入力されるアナログ正弦波信号Ｓｒの１周期ごとに更新される値である。これに対して等差アドレス値は、例えばクロック信号ごとに変化される値であり、これらの値が加算されることによって、クロック信号ごとに変化される読み出しアドレスが形成されて、メモリ３に供給される。
そして上述の回路において、位相検波回路２からは、例えばＦＩＧ．２のＡに示すような位相差信号（ａ）がカウンタ５１に供給される。また、端子５２、５４には、例えばＦＩＧ．２のＢ、Ｃに示すようなストローブ（ＳＴＢ）信号とクリア（ＣＬＲ）信号が供給される。さらに入力端子４には、例えばＦＩＧ．２のＤに示すようなクロック（ＣＬＫ）信号が供給されている。
従って、例えば位相差信号（ａ）の高電位期間のカウンタ５１のカウント値が（ｎ）のときに、加算回路５５からは“０”の加算値が出力される。これによってメモリ３には、例えばアドレス値“０”を始端とした読み出しアドレス信号が供給される。そしてこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄが、クロック信号に同期した所定の周波数で、例えば基準の位相で読み出される。
さらにこの読み出されたデジタル正弦波信号Ｓｄが出力端子６に取り出されると共に、Ｄ／Ａ変換回路７を通じて位相検波回路２に供給される。そしてこのとき位相検波回路２から、例えば高電位期間のクロック信号のカウント値が（ｎ）となる位相差信号（ａ）が出力されていれば、加算回路５５からの加算値は“０”のままとなり、この回路はこの状態で安定することになる。
これに対して、例えば入力端子１に入力される正弦波信号Ｓｒの位相が遅くなると、例えば位相差信号（ａ）の高電位期間の長さが長くなるように位相検波回路２の出力が変化される。これによってカウンタ５１のカウント値が大きく（ｎ＋Δ）なり、加算回路５５からは“＋Δ”の加算値が出力される。
このため加算回路５７からは、例えばアドレス値“＋Δ”を始端とした読み出しアドレス信号が出力されて、メモリ３に供給される。これによってこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄがクロック信号に同期した所定の周波数で、且つ位相が“＋Δ”シフト（遅相）されたデジタル正弦波信号Ｓｄが読み出される。
また、例えば入力端子１に入力される正弦波信号Ｓｒの位相が早くなった場合には、例えば位相差信号（ａ）の高電位期間の長さが短くなるように位相検波回路２の出力が変化される。これによってカウンタ５１のカウント値が小さく（ｎ−Δ）なり、加算回路５５からは“−△”の加算値が出力される。
このため加算回路５７からは、例えばアドレス値“−Δ”を始端とした読み出しアドレス信号が出力されて、メモリ３に供給される。これによってこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄがクロック信号に同期した所定の周波数で、且つ位相が“−Δ”シフト（進相）されたデジタル正弦波信号Ｓｄが読み出される。
すなわちこのメモリ３からは、入力端子１に入力される正弦波信号Ｓｒの位相の変化した分（±Δ）シフトされたデジタル正弦波信号Ｓｄが読み出される。これによって、入力端子１に入力される正弦波信号Ｓｒに位相の同期されたデジタル正弦波信号Ｓｄが出力端子６に取り出される。そしてこの動作が、例えば位相検波回路２で検出が行われるごとにクリア信号によってカウンタ５１の計数値がリセットされることで、繰り返し実行される。
さらに、ＦＩＧ．３には、実際にメモリ３からデジタル正弦波信号Ｓｄを読み出す際の手順を示す。すなわちＦＩＧ．３において、メモリ３には実線で示す１／４周期分の波形のみが記憶されている。
そしてデジタル正弦波信号Ｓｄを読み出す際には、▲１▼の１／４周期はその儘の順序で読み出し、▲２▼の１／４周期は時間軸を逆にして読み出し、▲３▼の１／４周期は極性を反転して読み出し、▲４▼の１／４周期は時間軸を逆にし、且つ極性を反転して読み出す。これによって１周期のデジタル正弦波信号Ｓｄが読み出される。
また、この読み出しの始端の位置を、入力端子１に入力される正弦波信号Ｓｒの位相の変化（±Δ）に応じてシフトすることにより、入力端子１に入力される正弦波信号Ｓｒに位相の同期されたデジタル正弦波信号Ｓｄが出力端子６に取り出されるものである。
なお、上述の回路において、基準となる（ｎ）の値をカウンタ５１の最大カウント値の１／２、すなわちカウンタ５１の最大カウント値を２ｎとすることによって、入力端子１に入力される正弦波信号Ｓｒの−ｎ〜＋ｎの位相の変化に対応させることができる。また、最大カウント値２ｎがカウンタ５１で計数されるに相当する時間を、求められる正弦波信号の１周期分以上とすることによって、３６０度の位相の変化に対応させることができる。
さらに、上述の回路において、メモリ３の読み出し位置を全体的に１／４周期ずらせることによって、デジタル余弦波信号を、入力端子１に入力される正弦波信号Ｓｒに位相同期させて取り出すこともできる。また、メモリ３に任意の波形を記憶させることによって、上述の三角関数波形以外の信号を入力される信号に位相同期させて形成することも可能である。
こうして上述の回路によれば、メモリ手段に記憶された信号を読み出すと共に、入力信号とメモリ手段から読み出される信号とを位相比較し、検出される位相誤差信号に基づいてメモリ手段の読み出しアドレス信号を制御することによって、読み出される信号の位相を入力信号の位相に同期させ、簡単な構成で、デジタル信号処理により、入力信号の位相に同期した所望の信号を形成を行うことができるものである。
さらに、ＦＩＧ．４には、上述のようにして形成されたデジタル正弦波信号Ｓｉｎ及びデジタル余弦波信号Ｃｏｓを用いて、複合映像信号のエンコードを行うための回路構成を示す。
すなわちＦＩＧ．４において、例えばデジタル映像信号の輝度信号Ｙ及び２軸の色信号ＣB、ＣRが入力端子４０を通じてデジタルのマトリクス回路４１に供給される。そしてこのマトリクス回路４１で、上述の信号から輝度信号Ｙ及び色差信号Ｒ−Ｙ、Ｂ−Ｙが取り出され、取り出された輝度信号Ｙは、デジタルのＮＴＳＣエンコーダ回路４２に供給される。
また、マトリクス回路４１からの色差信号Ｒ−Ｙは乗算回路４３に供給されて、端子４４に供給される上述のデジタル正弦波信号Ｓｉｎと乗算される。さらにマトリクス回路４１からの色差信号Ｂ−Ｙは乗算回路４５に供給されて、端子４６に供給される上述のデジタル余弦波信号Ｃｏｓと乗算される。そしてこれらの乗算信号が加算回路４７で加算されて色副搬送信号Ｓｃがデジタルで形成される。
さらにこの色副搬送信号ＳｃがデジタルのＮＴＳＣエンコーダ回路４２に供給されて、上述の輝度信号Ｙと共に複合されて、例えばＮＴＳＣ方式の複合映像信号がデジタルで形成される。そしてこの複合映像信号がＤ／Ａ変換回路４８に供給されてアナログ信号に変換されて出力端子４９に取り出される。
このようにして、例えば上述のＦＩＧ．１の入力端子１に供給される信号に位相同期されたデジタル正弦波信号Ｓｉｎ及びデジタル余弦波信号Ｃｏｓを用いて複合映像信号のエンコードが行われる。従ってこの入力端子１に供給される信号を、任意のテレビジョン信号の色副搬送波とすることによって、このテレビジョン信号の色副搬送信号に位相同期された複合映像信号が形成され、これらの映像信号の合成を可能にすることができる。
すなわちこの回路において、例えば入力端子４０に供給されるデジタル映像信号を、例えば入力端子１に供給されるアナログ映像信号に位相同期してエンコードすることができ、アナログ信号とデジタル信号が混在しているような状況においても、位相同期を実現することができるものである。
さらに、ＦＩＧ．５は、本発明による位相同期回路の第２の実施例の構成を示したブロック図である。なおこのＦＩＧ．５において、上述のＦＩＧ．１と対応する部分には同一の符号を付して重複する説明を省略する。
すなわちこの第２の実施例の回路においては、アドレス信号生成回路５において、例えば上述の入力端子４に供給されるクロック信号がアドレス信号生成回路５を構成するカウンタ６１のクロック端子に供給される。また上述の位相検波回路２からの位相差信号（ａ）（ＰＷＭ信号）がカウンタ６１のアップダウン制御端子（Ｕ／Ｄ）に供給される。
これによって、このカウンタ６１では、例えば位相検波回路２からの位相差信号が高電位の期間に入力端子４に供給されるクロック信号のアップ計数が行われ、低電位の期間に入力端子４に供給されるクロック信号のダウン計数が行われる。またこのカウンタ６１には、例えば端子６２からの、例えば位相検波回路２で検出が行われたことを示すクリア（ＣＬＲ）信号が供給される。そしてこのクリア信号によってカウンタ６１の計数値がリセットされる。
さらに、このカウンタ６１で計数されたカウント値が保持回路６３に供給される。この保持回路６３には、例えば端子６４からの、例えば上述のクリア信号の直前に形成されるストローブ（ＳＴＢ）信号が供給される。そしてこのストローブ信号によって、そのときのカウンタ６１のカウント値が保持回路６３に保持される。
この保持回路６３に保持された、例えば位相差信号の高電位期間に相当するクロック信号のカウント値が、加算回路６５に供給される。この加算回路６５で、例えば上述のメモリ３からの等差アドレス値が加算される。そしてこの加算回路６５で加算されたアドレス値（カウント値＋等差アドレス値）がメモリ３に供給されて、上述のデジタル正弦波信号Ｓｄの読み出しが行われる。
そして上述の回路において、位相検波回路２からは、例えばＦＩＧ．６のＡに示すような位相差信号（ａ）がカウンタ６１に供給される。また、端子６２、６４には、例えばＦＩＧ．６のＢ、Ｃに示すようなストローブ（ＳＴＢ）信号とクリア（ＣＬＲ）信号が供給される。さらに入力端子４には、例えばＦＩＧ．６のＤに示すようなクロック（ＣＬＫ）信号が供給されている。
従って、例えば位相差信号（ａ）の高電位期間と低電位期間との長さが等しいときにカウンタ６１のカウント値が“０”にされる。これによってメモリ３には、例えばアドレス値“０”を始端とした読み出しアドレス信号が供給される。そしてこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄが、クロック信号に同期した所定の周波数で、例えば基準の位相で読み出される。
さらに、この読み出されたデジタル正弦波信号Ｓｄが出力端子６に取り出されると共に、Ｄ／Ａ変換回路７を通じて位相検波回路２に供給される。そしてこのとき位相検波回路２から、例えば高電位期間と低電位期間との長さの等しい位相差信号（ａ）が出力されていれば、カウンタ６１のカウント値は“０”のままとなり、この回路はこの状態で安定することになる。
これに対して、例えば入力端子１に入力される正弦波信号Ｓｒの位相が遅くなると、例えば位相差信号（ａ）の高電位期間が長くなるように位相検波回路２の出力が変化される。これによってカウンタ６１からは“＋Δ”の加算値が出力される。
このため加算回路６５からは、例えばアドレス値“＋Δ”を始端とした読み出しアドレス信号が出力されて、メモリ３に供給される。これによってこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄがクロック信号に同期した所定の周波数で、且つ位相が“＋Δ”シフト（遅相）されたデジタル正弦波信号Ｓｄが読み出される。
また、例えば入力端子１に入力される正弦波信号Ｓｒの位相が早くなった場合には、例えば位相差信号（ａ）の低電位期間が長くなるように位相検波回路２の出力が変化される。これによってカウンタ６１からは“−Δ”の加算値が出力される。
このため加算回路６５からは、例えばアドレス値“−Δ”を始端とした読み出しアドレス信号が出力されて、メモリ３に供給される。これによってこのメモリ３からは、記憶されたデジタル正弦波信号Ｓｄがクロック信号に同期した所定の周波数で、且つ位相が“−Δ”シフト（進相）されたデジタル正弦波信号Ｓｄが読み出される。
すなわちこのメモリ３からは、入力端子１に入力される正弦波信号Ｓｒの位相の変化した分（±Δ）シフトされたデジタル正弦波信号Ｓｄが読み出される。これによって、入力端子１に入力される正弦波信号Ｓｒに位相の同期されたデジタル正弦波信号Ｓｄが出力端子６に取り出される。そしてこの動作が、例えば位相検波回路２で検出が行われるごとにクリア信号によってカウンタ６１の計数値がリセットされることで、繰り返し実行される。
このようにして、この第２の実施例の回路においても、メモリ手段に記憶された信号を読み出すと共に、入力信号とメモリ手段から読み出される信号とを位相比較し、検出される位相誤差信号に基づいてメモリ手段の読み出しアドレス信号を制御することによって、読み出される信号の位相を入力信号の位相に同期させ、簡単な構成で、デジタル信号処理により、入力信号の位相に同期した所望の信号の形成を行うことができるものである。
従ってこのような本発明の位相同期方法及び回路を用いることによって、例えば簡単な構成で、デジタル信号処理により、入力信号の位相に同期した所望の信号の形成を行うことができるものである。
尚、上述した例では、例えば複合映像信号の合成を行う場合を例にとって本発明の実用例を説明したが、本発明はその他の回路装置において位相の同期されたデジタル信号を得る場合にも適用することができるものである。また、本発明は、本発明の主旨を大きく逸脱しない範囲で種々の変形が可能であることはいうまでもない。
Claims (5)
- 所望の信号波形の信号が記憶されたメモリ手段から上記所望の信号波形を読み出し、
任意の周波数の入力信号と上記メモリから読み出される上記所望の信号波形の信号とを位相比較し、
上記位相比較によって検出される位相誤差に応じた数のパルスを計数し、
上記計数されたパルスの数に基づいて上記メモリ手段の読み出しを行うアドレス信号を制御し、
上記メモリ手段から読み出される上記所望の信号波形の信号の位相を上記任意の周波数の入力信号の位相に同期させる
ことを特徴とする位相同期方法。 - 任意の周波数信号の入力される入力手段と、
所望の信号波形の記憶されたメモリ手段と、
上記メモリ手段から上記所望の信号波形を読み出すためのアドレス信号を生成するアドレス信号生成手段と、
上記メモリ手段から読み出された上記所望の信号波形の信号と上記入力手段に入力された上記任意の周波数信号との位相を比較する位相比較手段とを有し、
上記位相比較手段から周期的に得られる位相誤差信号に応じた数のパルスを計数し、
上記計数されたパルスの数に基づいて上記アドレス信号を制御し、
上記メモリ手段から上記入力手段に入力される上記任意の周波数信号に位相が同期した上記所望の信号波形の信号を読み出す
ことを特徴とする位相同期回路。 - 上記アドレス信号生成手段は、上記位相誤差信号の周期内で計数される最大カウント数から定まる所定値と上記位相誤差信号から形成した誤差アドレス信号とを演算して上記アドレス信号を生成する
ことを特徴とする請求の範囲第２項記載の位相同期回路。 - 上記位相誤差信号は、上記位相誤差信号の大きさに応じた幅のパルス幅変調信号であり、
上記アドレス信号生成手段は、
上記パルス幅変調信号の上記パルス幅に応じた数のクロック信号を計数する計数回路と、
この計数回路の計数値を保持する保持回路と、
上記所定値と上記保持回路に保持された上記計数値とを演算して上記アドレス信号を出力する演算回路とを有する
ことを特徴とする請求の範囲第３項記載の位相同期回路。 - 上記入力手段に入力される上記任意の周波数信号は、テレビ所運信号の色副搬送波であり、
上記メモリ手段から読み出される上記所望の信号波形の信号は、サイン信号またはコサイン信号である
ことを特徴とする請求の範囲第２項記載の位相同期回路。
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