JPS6333925A - デジタル位相同期回路 - Google Patents
デジタル位相同期回路Info
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- JPS6333925A JPS6333925A JP61178065A JP17806586A JPS6333925A JP S6333925 A JPS6333925 A JP S6333925A JP 61178065 A JP61178065 A JP 61178065A JP 17806586 A JP17806586 A JP 17806586A JP S6333925 A JPS6333925 A JP S6333925A
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- Japan
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100524646 Toxoplasma gondii ROM6 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は入力信号の位相に同期した信号を得るための位
相同期回路に関するものである従来の技術 ＰＬＬをデジタル的に処理する回路としては例えば第２
図の様なものがあった（例えば、Ｐ、 Ｌ Ｌ −ＩＣ
の使い方、産業出版、電子科学シリーズ７０．１５５ペ
ージ）。入力タイミング周波数とほぼ等しい周波数で動
作する固定周波発振器２６を用い、その出力を２Ｎ個の
タップを持つ遅延線２５に加え、タップ位置を位相切換
回路２４で切り換えて位相を制御する。制御パルス発生
回路２７は、位相比較器２１での位相誤差を誤差判定回
路２２によって判定しΔ／２（Δ＝２π／２Ｎ）以上と
なる場合を検出回路２３でｍ回迎統して検出すると、位
相遅れ信号ｈ−１を発生し、アップダウンカウンタを１
つ変化して出力位相をΔだけ遅延させる。
相同期回路に関するものである従来の技術 ＰＬＬをデジタル的に処理する回路としては例えば第２
図の様なものがあった（例えば、Ｐ、 Ｌ Ｌ −ＩＣ
の使い方、産業出版、電子科学シリーズ７０．１５５ペ
ージ）。入力タイミング周波数とほぼ等しい周波数で動
作する固定周波発振器２６を用い、その出力を２Ｎ個の
タップを持つ遅延線２５に加え、タップ位置を位相切換
回路２４で切り換えて位相を制御する。制御パルス発生
回路２７は、位相比較器２１での位相誤差を誤差判定回
路２２によって判定しΔ／２（Δ＝２π／２Ｎ）以上と
なる場合を検出回路２３でｍ回迎統して検出すると、位
相遅れ信号ｈ−１を発生し、アップダウンカウンタを１
つ変化して出力位相をΔだけ遅延させる。
逆の位相誤差の場合にも同様にして位相制御を行い、Δ
／２の精度で同期がとられる。
／２の精度で同期がとられる。
しかし、この方法では、人力周波数が高い場合、遅延量
Δの圧密な遅延線を作る事は困難である。
Δの圧密な遅延線を作る事は困難である。
また、定常位相誤差を小さくするためにはＮの数を大き
くする必要があり、遅延線のタップ数が多くなり、位相
選択回路が複雑となる欠点があった。
くする必要があり、遅延線のタップ数が多くなり、位相
選択回路が複雑となる欠点があった。
これを解決する為に、第３図に示した様に、入方円波数
のＮ倍の固定発振器３１を分周期３２で、Ｎ分周してシ
フトレジスタ３３で位相２Δ（Δ＝３６０／２Ｎ）ｔ＝
得る方法がある。しかし、この方法でも、入力周波数が
高い場合、固定発振器の周波数が高くなりすぎて、高速
論理回路素子を使用する必要があり、全体として高価と
なる欠点があった。
のＮ倍の固定発振器３１を分周期３２で、Ｎ分周してシ
フトレジスタ３３で位相２Δ（Δ＝３６０／２Ｎ）ｔ＝
得る方法がある。しかし、この方法でも、入力周波数が
高い場合、固定発振器の周波数が高くなりすぎて、高速
論理回路素子を使用する必要があり、全体として高価と
なる欠点があった。
発明が解決しようとする問題点
以上説明したように、従来の方法では安価で精度のよい
位相器を得るのが困難であり、その結果、高速論理素子
の使用により回路全体が高価となる欠点があった。
位相器を得るのが困難であり、その結果、高速論理素子
の使用により回路全体が高価となる欠点があった。
問題点を解決するための手段
本発明は上記した問題点を解決するため、なされたもの
で、−周期の正弦波をＮ等分した値を記録したＲ ＯＭ
と、Ｍ周期で前記ＦｔＯＭを読み出すカウンタとで構成
されたデジタル位相器からの出力をＡ／Ｄ変換器により
アナログ信号に変換するものである。
で、−周期の正弦波をＮ等分した値を記録したＲ ＯＭ
と、Ｍ周期で前記ＦｔＯＭを読み出すカウンタとで構成
されたデジタル位相器からの出力をＡ／Ｄ変換器により
アナログ信号に変換するものである。
作用
本発明は上記した構成により、高速論理素子を用いない
高精度位相器を提供する。
高精度位相器を提供する。
実施例
第１図に本発明の一実施例を示す。入力信号１は３ＭＨ
２の正弦波である。デジタル回路は１２ＭＨ２のクロッ
クで動作する。ＲＯＭ６は正弦波の横軸を２５６（Ｎ）
分割した時の振幅値を記録しである。アドレスカウンタ
１２は２５６を加法として動作する加算器であり、通常
は数値６４（Ｍ）が入力される。
２の正弦波である。デジタル回路は１２ＭＨ２のクロッ
クで動作する。ＲＯＭ６は正弦波の横軸を２５６（Ｎ）
分割した時の振幅値を記録しである。アドレスカウンタ
１２は２５６を加法として動作する加算器であり、通常
は数値６４（Ｍ）が入力される。
アドレスカウンタ１２の動作を説明する。ラッチ７は３
Ｍクロックで動作し、この出力と６４が加算器９で加算
され、この結果を比較し２５６以上であれば、２５６を
加算器８で引く。このアドレスカウンタに６４が入力さ
れ続けると、このアドレスによって動作するＤ／Ａ変換
器５の出力は３ＭＨ２の正弦波となる。またアドレスカ
ウンタに６３が入力され続けると３ＭＨ２の正弦波の位
相は遅れる。一方、アドレスカウンタに６５が入力され
続けると３ＭＨ２の正弦波の位相は進む。
Ｍクロックで動作し、この出力と６４が加算器９で加算
され、この結果を比較し２５６以上であれば、２５６を
加算器８で引く。このアドレスカウンタに６４が入力さ
れ続けると、このアドレスによって動作するＤ／Ａ変換
器５の出力は３ＭＨ２の正弦波となる。またアドレスカ
ウンタに６３が入力され続けると３ＭＨ２の正弦波の位
相は遅れる。一方、アドレスカウンタに６５が入力され
続けると３ＭＨ２の正弦波の位相は進む。
したがって、アドレスカウンタ１２へ入力する値によっ
て、正弦波の位相を制御することが出来る。
て、正弦波の位相を制御することが出来る。
位相比較器３により、この出力信号と入力信号との位相
を比較し、その大小により、制御パルス発生回路４は、
位相誤差がΔ（Δ＝２π／６４）以上となる場合をｍ回
連続して検出すると、位相遅れ信号６３を発生し、出力
位相をΔだけ遅延させる。逆の位相誤差の場合にも同様
にして、制御パルス発生回路４は位相進み信号６５を発
生し、アドレスカウンタ１２の位相制御を行い、Δの精
度で同期がとられます。
を比較し、その大小により、制御パルス発生回路４は、
位相誤差がΔ（Δ＝２π／６４）以上となる場合をｍ回
連続して検出すると、位相遅れ信号６３を発生し、出力
位相をΔだけ遅延させる。逆の位相誤差の場合にも同様
にして、制御パルス発生回路４は位相進み信号６５を発
生し、アドレスカウンタ１２の位相制御を行い、Δの精
度で同期がとられます。
このように、デジタル回路は１２ＭＨ２のクロックで動
作するので、高速の論理素子を用なくても位相遅延がや
く５，６度の位相器が構成出来、位相精度の高いデジタ
ルＰＬＬが構成出来る。
作するので、高速の論理素子を用なくても位相遅延がや
く５，６度の位相器が構成出来、位相精度の高いデジタ
ルＰＬＬが構成出来る。
この回路を従来の様に６４分周期を用いて構成した場合
、固定発振器は１９２ＭＨｚとなり、非常に高速となる
。
、固定発振器は１９２ＭＨｚとなり、非常に高速となる
。
発明の詳細
な説明したように、本発明によれば、高速論理素子を用
いなくても位相精度の高いデジタルＰＬＬが構成出来る
。
いなくても位相精度の高いデジタルＰＬＬが構成出来る
。
第１図は本発明の一実施例のデジタル位相同期回路のブ
ロック構成図、第２図は従来例の位相同期回路のブロッ
ク構成図、第３図は同実施例の要部構成図である。 ８・・・・位相比較器、５・・・・Ｄ／Ａ変換器、６・
・・・Ｉ’ｔＯＭ、１１・・・・Ｍを変化させる回路、
１２・・・・アドレスカウンタ。 代理人の氏名 弁理士 中量敏男 はか１名第 １ 図 ７ＪｆＪＺ図 第３図
ロック構成図、第２図は従来例の位相同期回路のブロッ
ク構成図、第３図は同実施例の要部構成図である。 ８・・・・位相比較器、５・・・・Ｄ／Ａ変換器、６・
・・・Ｉ’ｔＯＭ、１１・・・・Ｍを変化させる回路、
１２・・・・アドレスカウンタ。 代理人の氏名 弁理士 中量敏男 はか１名第 １ 図 ７ＪｆＪＺ図 第３図
Claims (1)
- 一周期の正弦波をＮ等分した値を記録したＲＯＭのアド
レスをＭ周期で前記ＲＯＭを読み出すアドレスカウンタ
ーにより構成されたデジタル位相器と、前記ＲＯＭの出
力をアナログ信号に変換するＤ／Ａ変換器と、前記アナ
ログ出力信号と入力信号との位相を比較する位相比較器
と、前記位相比較器からの出力により、前記ＲＯＭを読
み出すカウンターの周期ＭをＭ±ｄ（ｄ：正の整数）に
変化させる回路とで構成される事を特徴とするデジタル
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178065A JPS6333925A (ja) | 1986-07-29 | 1986-07-29 | デジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178065A JPS6333925A (ja) | 1986-07-29 | 1986-07-29 | デジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6333925A true JPS6333925A (ja) | 1988-02-13 |
Family
ID=16041997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178065A Pending JPS6333925A (ja) | 1986-07-29 | 1986-07-29 | デジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6333925A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996033557A1 (fr) * | 1995-04-21 | 1996-10-24 | Sony Corporation | Procede et circuit de synchronisation de phase |
| US7072264B2 (en) | 2002-01-10 | 2006-07-04 | Nec Corporation | VCO with phase modulated output |
| JP2007137486A (ja) * | 2005-11-21 | 2007-06-07 | Furukawa Mfg Co Ltd | しわ取り要素を備える包袋及びその製造装置 |
-
1986
- 1986-07-29 JP JP61178065A patent/JPS6333925A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996033557A1 (fr) * | 1995-04-21 | 1996-10-24 | Sony Corporation | Procede et circuit de synchronisation de phase |
| US5805231A (en) * | 1995-04-21 | 1998-09-08 | Sony Corporation | Phase synchronizing method and circuit |
| US7072264B2 (en) | 2002-01-10 | 2006-07-04 | Nec Corporation | VCO with phase modulated output |
| JP2007137486A (ja) * | 2005-11-21 | 2007-06-07 | Furukawa Mfg Co Ltd | しわ取り要素を備える包袋及びその製造装置 |
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