JP2541109B2 - Ｐｌｌ方式オフセット周波数合成回路 - Google Patents
Ｐｌｌ方式オフセット周波数合成回路Info
- Publication number
- JP2541109B2 JP2541109B2 JP5165226A JP16522693A JP2541109B2 JP 2541109 B2 JP2541109 B2 JP 2541109B2 JP 5165226 A JP5165226 A JP 5165226A JP 16522693 A JP16522693 A JP 16522693A JP 2541109 B2 JP2541109 B2 JP 2541109B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- digital value
- difference
- offset frequency
- converting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ方式オフセット周
波数合成回路に関し、特に入力信号の周波数に対して極
めて僅かなオフセット周波数を加算した周波数の信号を
生成するＰＬＬ方式のオフセット周波数合成回路に関す
るものである。
波数合成回路に関し、特に入力信号の周波数に対して極
めて僅かなオフセット周波数を加算した周波数の信号を
生成するＰＬＬ方式のオフセット周波数合成回路に関す
るものである。
【０００２】
【従来の技術】従来、入力信号の周波数に対してあるオ
フセット周波数を加算した周波数の信号を生成するオフ
セット周波数合成回路は、特開昭６２−３６９２１号公
報、特開平１−２６５６１７号公報及び特開平２−７３
７２２号公報に開示の如く、基本的には図２に示すよう
なＰＬＬ回路方式を採用したものである。
フセット周波数を加算した周波数の信号を生成するオフ
セット周波数合成回路は、特開昭６２−３６９２１号公
報、特開平１−２６５６１７号公報及び特開平２−７３
７２２号公報に開示の如く、基本的には図２に示すよう
なＰＬＬ回路方式を採用したものである。
【０００３】図２において、位相比較器２１は周波数ｆ
c の入力信号とミキサ２３からのミキサ出力周波数（ｆ
v −ｆo ）の信号との位相差を検出し、その位相差に応
じた制御信号を発生する。この制御信号は電圧制御発振
器２２の制御電圧となっており、その発振周波数はｆv
であり、この発振出力周波数ｆv とオフセット信号周波
数ｆo とがミキサ２３にて混合され、両周波数の差成分
である（ｆv −ｆo ）のみが選択的に抽出されて、先の
位相比較器２１の１入力となっている。
c の入力信号とミキサ２３からのミキサ出力周波数（ｆ
v −ｆo ）の信号との位相差を検出し、その位相差に応
じた制御信号を発生する。この制御信号は電圧制御発振
器２２の制御電圧となっており、その発振周波数はｆv
であり、この発振出力周波数ｆv とオフセット信号周波
数ｆo とがミキサ２３にて混合され、両周波数の差成分
である（ｆv −ｆo ）のみが選択的に抽出されて、先の
位相比較器２１の１入力となっている。
【０００４】この様に、ＰＬＬ回路構成とすることによ
って、電圧制御発振器２２の出力からｆv ＝ｆo ＋ｆc
の周波数信号を得ることができ、結果的に入力信号周波
数ｆc に対してオフセット周波数ｆo を合成した周波数
の信号が得られるものである。
って、電圧制御発振器２２の出力からｆv ＝ｆo ＋ｆc
の周波数信号を得ることができ、結果的に入力信号周波
数ｆc に対してオフセット周波数ｆo を合成した周波数
の信号が得られるものである。
【０００５】
【発明が解決しようとする課題】従来のこの種のＰＬＬ
方式のオフセット周波数合成回路においては、図２に示
す如くアナログ方式のミキサ２３を用いる必要があるた
めに、入力信号の周波数ｆc に対してオフセット周波数
ｆo が極めて小さい場合には、電圧制御発振器の発振周
波数と入力信号周波数とが極めて近いものとなって、ミ
キサ出力の正確な分離が困難であり、よって精度良い発
振出力を得られないという欠点がある。
方式のオフセット周波数合成回路においては、図２に示
す如くアナログ方式のミキサ２３を用いる必要があるた
めに、入力信号の周波数ｆc に対してオフセット周波数
ｆo が極めて小さい場合には、電圧制御発振器の発振周
波数と入力信号周波数とが極めて近いものとなって、ミ
キサ出力の正確な分離が困難であり、よって精度良い発
振出力を得られないという欠点がある。
【０００６】そこで、本発明はこの様な従来のものの欠
点を解決すべくなされものであって、その目的とすると
ころは、入力信号周波数に対して極めて僅かなオフセッ
ト周波数を加算した周波数を精度良く生成することが可
能なＰＬＬ方式のオフセット周波数合成回路を提供する
ことにある。
点を解決すべくなされものであって、その目的とすると
ころは、入力信号周波数に対して極めて僅かなオフセッ
ト周波数を加算した周波数を精度良く生成することが可
能なＰＬＬ方式のオフセット周波数合成回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明によるＰＬＬ方式
オフセット周波数合成回路は、電圧制御発振器と、この
発振器の発振周波数を第１のディジタル値に変換する第
１の変換手段と、この第１のディジタル値とオフセット
周波数に対応したディジタル値とを加算する加算手段
と、入力周波数を第２のディジタル値に変換する第２の
変換手段と、この第２のディジタル値と前記加算手段の
加算出力とを比較してその差に応じた差ディジタル値を
生成する手段と、この差ディジタル値に応じて前記電圧
制御発振器の制御電圧を生成する手段とを含むことを特
徴とする。
オフセット周波数合成回路は、電圧制御発振器と、この
発振器の発振周波数を第１のディジタル値に変換する第
１の変換手段と、この第１のディジタル値とオフセット
周波数に対応したディジタル値とを加算する加算手段
と、入力周波数を第２のディジタル値に変換する第２の
変換手段と、この第２のディジタル値と前記加算手段の
加算出力とを比較してその差に応じた差ディジタル値を
生成する手段と、この差ディジタル値に応じて前記電圧
制御発振器の制御電圧を生成する手段とを含むことを特
徴とする。
【０００８】
【実施例】次ぎに本発明について図面を用いて説明す
る。
る。
【０００９】図１は本発明の実施例を示すブロック図で
ある。周波数ｆc の入力信号はカウンタ１にてカウント
され、また、電圧制御発振器３の周波数ｆv の発振出力
はカウンタ２によりカウントされ、これ等カウント出力
は夫々ホールド回路４，５にてホールドされる。
ある。周波数ｆc の入力信号はカウンタ１にてカウント
され、また、電圧制御発振器３の周波数ｆv の発振出力
はカウンタ２によりカウントされ、これ等カウント出力
は夫々ホールド回路４，５にてホールドされる。
【００１０】このとき、周期カウンタ６からの周期パル
ス（ｆc やｆv よりも小さい周波数のパルス）のタイミ
ングにより、ホールド回路４，５は各カウンタ１，２の
そのときのカウント値を取込みホールドすると共に、両
カウンタ１，２はリセットされて再び入力周波数ｆc ，
ｆv のカウントを行う。
ス（ｆc やｆv よりも小さい周波数のパルス）のタイミ
ングにより、ホールド回路４，５は各カウンタ１，２の
そのときのカウント値を取込みホールドすると共に、両
カウンタ１，２はリセットされて再び入力周波数ｆc ，
ｆv のカウントを行う。
【００１１】ホールド回路４のホールド出力は比較器７
の一入力となっており、またその他入力には加算器８の
加算出力が印加されている。この加算器８はホールド回
路５のホールド値と外部からのオフセット値とを加算す
るものであり、このオフセット値はオフセット周波数ｆ
o に対応したディジタル値であるものとする。
の一入力となっており、またその他入力には加算器８の
加算出力が印加されている。この加算器８はホールド回
路５のホールド値と外部からのオフセット値とを加算す
るものであり、このオフセット値はオフセット周波数ｆ
o に対応したディジタル値であるものとする。
【００１２】比較器７は両入力の値を比較し、ホールド
回路４の値よりも加算器８の加算値が小さければ、カウ
ントダウン指示信号を生成し、大であればカウントアッ
プ指示信号を生成する。アップダウンカウンタ９は比較
器７からのアップ／ダウン指示に応じて周期カウンタ６
の周期パルスをアップ／ダウンカウントする。
回路４の値よりも加算器８の加算値が小さければ、カウ
ントダウン指示信号を生成し、大であればカウントアッ
プ指示信号を生成する。アップダウンカウンタ９は比較
器７からのアップ／ダウン指示に応じて周期カウンタ６
の周期パルスをアップ／ダウンカウントする。
【００１３】このカウンタ９の出力はＤ／Ａ（ディジタ
ル／アナログ）コンバータ１０にてアナログ変換され、
フィルタ１１を介して電圧制御発振器３の制御電圧とな
る。
ル／アナログ）コンバータ１０にてアナログ変換され、
フィルタ１１を介して電圧制御発振器３の制御電圧とな
る。
【００１４】この様にディジタル的にＰＬＬ回路を構成
することによって、入力信号周波数ｆc からオフセット
周波数ｆo だけずれた周波数ｆv が、電圧制御発振器３
から発振される様に制御されるのである。
することによって、入力信号周波数ｆc からオフセット
周波数ｆo だけずれた周波数ｆv が、電圧制御発振器３
から発振される様に制御されるのである。
【００１５】
【発明の効果】以上述べた如く、ディジタル的にＰＬＬ
を構成しているので、オフセット周波数が入力信号周波
数に対して極めて小さくても、これら周波数をディジタ
ル値として加算処理できることになって、精度良いオフ
セット周波数合成が可能となるという効果がある。
を構成しているので、オフセット周波数が入力信号周波
数に対して極めて小さくても、これら周波数をディジタ
ル値として加算処理できることになって、精度良いオフ
セット周波数合成が可能となるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】従来のＰＬＬ方式オフセット周波数合成回路の
ブロック図である。
ブロック図である。
１，２ カウンタ ３ 電圧制御発振器 ４，５ ホールド回路 ６ 周期カウンタ ７ 比較器 ８ 加算器 ９ アップダウンカウンタ １０ ディジタル／アナログコンバータ １１ フィルタ
Claims (3)
- 【請求項１】 電圧制御発振器と、この発振器の発振周
波数を第１のディジタル値に変換する第１の変換手段
と、この第１のディジタル値とオフセット周波数に対応
したディジタル値とを加算する加算手段と、入力周波数
を第２のディジタル値に変換する第２の変換手段と、こ
の第２のディジタル値と前記加算手段の加算出力とを比
較してその差に応じた差ディジタル値を生成する手段
と、この差ディジタル値に応じて前記電圧制御発振器の
制御電圧を生成する手段とを含むことを特徴とするＰＬ
Ｌ方式オフセット周波数合成回路。 - 【請求項２】 前記第１及び第２の変換手段は、前記入
力周波数及び前記発振周波数の各周期よりも大なる周期
の周期信号を生成する周期カウンタと、前記入力周波数
及び前記発振周波数を夫々カウントしかつ前記周期信号
によりリセットされる第１及び第２のカウンタとを有す
ることを特徴とする請求項１記載のＰＬＬ方式オフセッ
ト周波数合成回路。 - 【請求項３】 前記差ディジタル値を生成する手段は、
前記差に応じて前記周期信号をアップダウンカウントす
るアップダウンカウンタを有することを特徴とする請求
項２記載のＰＬＬ方式オフセット周波数合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165226A JP2541109B2 (ja) | 1993-06-10 | 1993-06-10 | Ｐｌｌ方式オフセット周波数合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165226A JP2541109B2 (ja) | 1993-06-10 | 1993-06-10 | Ｐｌｌ方式オフセット周波数合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350442A JPH06350442A (ja) | 1994-12-22 |
| JP2541109B2 true JP2541109B2 (ja) | 1996-10-09 |
Family
ID=15808260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165226A Expired - Fee Related JP2541109B2 (ja) | 1993-06-10 | 1993-06-10 | Ｐｌｌ方式オフセット周波数合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541109B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348358B1 (ko) * | 2000-08-21 | 2002-08-09 | 웰링크 주식회사 | 주파수 안정도가 양호한 디지털 ｐｌｌ 회로 |
-
1993
- 1993-06-10 JP JP5165226A patent/JP2541109B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06350442A (ja) | 1994-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0661851A (ja) | 周波数シンセサイザ | |
| JPH04363922A (ja) | サンプリング周波数変換装置 | |
| JPH04356804A (ja) | デジタル信号合成方法及び装置 | |
| JP2541109B2 (ja) | Ｐｌｌ方式オフセット周波数合成回路 | |
| FI86493B (fi) | Televisionsmottagare med ett av en mikroprocessor styrt manoeverdon och med en kopplingsnaetdel. | |
| JPH047134B2 (ja) | ||
| US6298106B1 (en) | Frequency synthesiser | |
| JP3506287B2 (ja) | 周波数シンセサイザ及び周波数シンセサイズ方法 | |
| JP2622284B2 (ja) | 周波数範囲検出装置 | |
| JP2855618B2 (ja) | 位相同期ループ回路 | |
| JP2912680B2 (ja) | デジタル位相同期装置 | |
| JPH0795051A (ja) | ディジタルｐｌｌ回路 | |
| JP2560885B2 (ja) | 周波数変換回路 | |
| JP2551560B2 (ja) | Ｐｌｌ発振器 | |
| SU1167736A1 (ru) | Преобразователь код-частота | |
| JPH0783258B2 (ja) | 位相同期回路 | |
| JP2641964B2 (ja) | 分周器 | |
| JPH03235527A (ja) | Ａ／ｄ変換器 | |
| JPS6128424Y2 (ja) | ||
| JPH08274628A (ja) | デジタルｐｌｌ | |
| JP3019434B2 (ja) | 周波数シンセサイザ | |
| JP2005244648A (ja) | デジタルｐｌｌ回路 | |
| JPS61102820A (ja) | 帰還形パルス幅変調方式ａ／ｄ変換器 | |
| JPS61288259A (ja) | マイクロコンピユ−タ | |
| JPS62171228A (ja) | デジタルｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |