JP2855618B2 - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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- JP2855618B2 JP2855618B2 JP63178771A JP17877188A JP2855618B2 JP 2855618 B2 JP2855618 B2 JP 2855618B2 JP 63178771 A JP63178771 A JP 63178771A JP 17877188 A JP17877188 A JP 17877188A JP 2855618 B2 JP2855618 B2 JP 2855618B2
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- Japan
- Prior art keywords
- output
- frequency
- phase
- signal
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 イ．「発明の目的」 〔産業上の利用分野〕 本発明は、主として周波数シンセサイザに使用する高
分解能PLL（phase locked loop）回路の、特性の改良に
関するものである。
分解能PLL（phase locked loop）回路の、特性の改良に
関するものである。
第３図に従来の位相同期ループ回路の例を示す。電圧
制御発振器（Voltage Controlled Oscillator:以下VCO
と呼ぶ）５の出力を分周器16で整数分周（整数Ｎ分の１
の周波数に分周すること）した信号を基準周波数信号Sr
1と位相検出部１において比較し、ループフィルタ（低
域フィルタ）４を介してその位相差に応じた制御電圧を
VCO5に帰還することにより、VCO5の出力周波数fo1を基
準周波数frに位相ロックする。その結果、分周比Ｎの場
合に出力周波数foとして fo＝Nfr …（１） の信号を出力するものである。
制御発振器（Voltage Controlled Oscillator:以下VCO
と呼ぶ）５の出力を分周器16で整数分周（整数Ｎ分の１
の周波数に分周すること）した信号を基準周波数信号Sr
1と位相検出部１において比較し、ループフィルタ（低
域フィルタ）４を介してその位相差に応じた制御電圧を
VCO5に帰還することにより、VCO5の出力周波数fo1を基
準周波数frに位相ロックする。その結果、分周比Ｎの場
合に出力周波数foとして fo＝Nfr …（１） の信号を出力するものである。
しかしながら、上記の方式では出力周波数foを基準周
波数frの整数倍以外の値とすることはできない。基準周
波数foを低くして分周回路16の分周比Ｎを大きくすれ
ば、分解能を向上できるが、位相ロックに必要な時間が
長くなり、応答速度が遅くなる。通常周波数切換に1/fr
の数10倍の時間がかかる。
波数frの整数倍以外の値とすることはできない。基準周
波数foを低くして分周回路16の分周比Ｎを大きくすれ
ば、分解能を向上できるが、位相ロックに必要な時間が
長くなり、応答速度が遅くなる。通常周波数切換に1/fr
の数10倍の時間がかかる。
本発明は、上記のような問題点を解決するためになさ
れたもので、位相同期ループ回路において周波数切換時
間を長くせずに周波数の高分解能化を実現することを目
的とする。
れたもので、位相同期ループ回路において周波数切換時
間を長くせずに周波数の高分解能化を実現することを目
的とする。
ロ．「発明の構成」 〔問題点を解決するための手段〕 本発明は電圧制御発振器の出力を分周回路で分周しこ
の分周器の出力と基準信号との位相差を位相検出部で検
出し位相検出部の出力に対応する信号を電圧制御発振器
の入力に帰還する位相同期ループ回路に係るもので、そ
の特徴とするところは周波数設定入力信号に対応する勾
配および周期の鋸歯状波を発生させる２組のD/A変換器
及び積分器と、切換スイッチと、この切換スイッチと前
記２組のD/A変換器及び積分器を制御すると共にA/D変換
器からの出力に基づきD/A変換器及び積分器の校正動作
を行うコントローラとから構成され、前記コントローラ
により前記切換スイッチを制御して前記２組のD/A変換
器及び積分器に前記鋸歯状波の発生と、前記校正動作と
を交互に行なわせる位相補正信号発生部と、この位相補
正信号発生部の前記鋸歯状波の出力と位相検出部の出力
とを加算し、その出力に対応する信号を電圧制御発振器
の入力に帰還させる加算手段とを備えた点にある。
の分周器の出力と基準信号との位相差を位相検出部で検
出し位相検出部の出力に対応する信号を電圧制御発振器
の入力に帰還する位相同期ループ回路に係るもので、そ
の特徴とするところは周波数設定入力信号に対応する勾
配および周期の鋸歯状波を発生させる２組のD/A変換器
及び積分器と、切換スイッチと、この切換スイッチと前
記２組のD/A変換器及び積分器を制御すると共にA/D変換
器からの出力に基づきD/A変換器及び積分器の校正動作
を行うコントローラとから構成され、前記コントローラ
により前記切換スイッチを制御して前記２組のD/A変換
器及び積分器に前記鋸歯状波の発生と、前記校正動作と
を交互に行なわせる位相補正信号発生部と、この位相補
正信号発生部の前記鋸歯状波の出力と位相検出部の出力
とを加算し、その出力に対応する信号を電圧制御発振器
の入力に帰還させる加算手段とを備えた点にある。
基準信号と分周回路出力の周波数の差は位相補正信号
発生部が出力する鋸歯状波によって相殺されるので、位
相補正信号発生部に入力する周波数設定入力信号により
周波数を連続的に変えることができる。
発生部が出力する鋸歯状波によって相殺されるので、位
相補正信号発生部に入力する周波数設定入力信号により
周波数を連続的に変えることができる。
以下、図面を用いて本発明を詳しく説明する。
第１図は、本発明に係る位相同期ループ回路の一実施
例を示した図である。第３図と同一の部分は同じ信号を
付してある。５はVCO、６はVCO5の出力周波数を整数分
周する分周回路、１は周波数frの基準信号Srと分周回路
６の出力の位相差を電圧出力する位相検出部、３は基準
信号Srを入力し上位の制御部分から与えられる周波数設
定入力信号Si（その表す周波数の数値はfi）に対応する
勾配および周期の鋸歯状波を出力する位相補正信号発生
部、２は位相検出部１の出力および位相補正信号発生部
３の出力を加算する加算器、４は加算器２の出力を積分
してVCOに出力する積分器からなるループフィルタ（低
域フィルタ）である。位相補正信号発生部３において、
31は基準周波数信号Srおよび後述のA/D変換器40の出力
を入力し周波数設定入力Siに対応してスイッチの制御や
データ出力の発生を行うマイクロプロセッサ等からなる
コントローラ、32,36はコントローラ31の出力データを
それぞれ入力してアナログ信号に変換するD/A変換器、3
3,37はそれぞれD/A変換器32,36の出力を積分する積分
器、34,38はコントローラ31の指令によりそれぞれ積分
器33,37の積分キャパシタＣをリセットするためのスイ
ッチ、35,37はコントローラ31の指令によりそれぞれ積
分器33,37の出力S1，S2を２方向に切換える切換スイッ
チ、40はそれぞれ切換スイッチ35,39の一方の出力を入
力してデジタル信号に変換しコントローラ31に出力する
A/D変換器である。切換スイッチ35,39の他方の出力は加
算器２の一方の入力となる。積分器33,37において、33
1,371は演算増幅器、R,Cは積分用抵抗およびキャパシタ
である。
例を示した図である。第３図と同一の部分は同じ信号を
付してある。５はVCO、６はVCO5の出力周波数を整数分
周する分周回路、１は周波数frの基準信号Srと分周回路
６の出力の位相差を電圧出力する位相検出部、３は基準
信号Srを入力し上位の制御部分から与えられる周波数設
定入力信号Si（その表す周波数の数値はfi）に対応する
勾配および周期の鋸歯状波を出力する位相補正信号発生
部、２は位相検出部１の出力および位相補正信号発生部
３の出力を加算する加算器、４は加算器２の出力を積分
してVCOに出力する積分器からなるループフィルタ（低
域フィルタ）である。位相補正信号発生部３において、
31は基準周波数信号Srおよび後述のA/D変換器40の出力
を入力し周波数設定入力Siに対応してスイッチの制御や
データ出力の発生を行うマイクロプロセッサ等からなる
コントローラ、32,36はコントローラ31の出力データを
それぞれ入力してアナログ信号に変換するD/A変換器、3
3,37はそれぞれD/A変換器32,36の出力を積分する積分
器、34,38はコントローラ31の指令によりそれぞれ積分
器33,37の積分キャパシタＣをリセットするためのスイ
ッチ、35,37はコントローラ31の指令によりそれぞれ積
分器33,37の出力S1，S2を２方向に切換える切換スイッ
チ、40はそれぞれ切換スイッチ35,39の一方の出力を入
力してデジタル信号に変換しコントローラ31に出力する
A/D変換器である。切換スイッチ35,39の他方の出力は加
算器２の一方の入力となる。積分器33,37において、33
1,371は演算増幅器、R,Cは積分用抵抗およびキャパシタ
である。
上記のような構成の位相同期ループ回路の動作を第２
図のタイムチャートを用いて次に説明する。
図のタイムチャートを用いて次に説明する。
出力周波数が基準周波数の整数倍 fo＝Nfr …（１） でなく、非整数倍 fo＝（Ｎ＋α）fr …（２） （但し０＜α＜１） であるとすると、位相検出部１の出力S3は第２図（Ａ）
に示すように徐々に変化する。すなわち、信号S3は位相
差が２πに達するまで、積分的に増加する鋸歯状波とな
る。従ってこの信号S3を相殺するような信号を生成して
加えれば、ループは安定に位相ロックする。第１図の回
路では信号S3を相殺する信号S4は、位相補正信号発生部
３でアナログ積分器を用いて下記のようにして発生され
る。
に示すように徐々に変化する。すなわち、信号S3は位相
差が２πに達するまで、積分的に増加する鋸歯状波とな
る。従ってこの信号S3を相殺するような信号を生成して
加えれば、ループは安定に位相ロックする。第１図の回
路では信号S3を相殺する信号S4は、位相補正信号発生部
３でアナログ積分器を用いて下記のようにして発生され
る。
位相補正信号発生部３において、初め切換スイッチ3
5,39を第１図のようにａ側にし、スイッチ34,38はオフ
としておく。この状態では積分器33側が位相補正モー
ド、積分器37側が校正モードとなる。基準周波数foの非
整数倍の周波数fiに対応する周波数設定入力Siがコント
ローラ31に入力すると、コントローラ31は基準周波数fr
との周波数のずれに対応するデジタル信号をD/A変換器3
2に出力する。積分器33はこのデジタル信号に対応するD
/A変換器32からのアナログ信号を積分して第２図（Ａ）
と逆極性のランプ波形を発生し加算器２の一方の入力と
なる（第２図（Ｃ）（Ｂ））。次に位相補正信号発生部
３は位相検出器１の入力である分周器６の出力frと基準
周波数frとの位相差が２πに達するタイミングを演算
し、そのタイミングt2でスイツチ34をオンとして積分器
33をリセットする。この間、D/A変換器36にはコントロ
ーラ31からデータ出力が与えられず、積分器37はD/A変
換器36および演算増幅器のオフセット電圧を積分する。
積分器33がリセットされる直前のタイミングt1における
積分器37の出力S2の値S20（t1）がA/D変換器40で変換さ
れ、校正値としてコントローラ31に入力される。その直
後に積分器37はリセットされ、コントローラ31はA/D変
換器40からの校正値に基づいて補正演算した値をD/A変
換器36に設定出力する。例えば、第２図中時刻t1におけ
る世紀分期37の出力S20（t1）はコントローラ31からD/A
変換器36のデータ出力がないので本来であれば“0"にな
るが、回路のオフセット電圧が積分されるので“0"には
ならない。
5,39を第１図のようにａ側にし、スイッチ34,38はオフ
としておく。この状態では積分器33側が位相補正モー
ド、積分器37側が校正モードとなる。基準周波数foの非
整数倍の周波数fiに対応する周波数設定入力Siがコント
ローラ31に入力すると、コントローラ31は基準周波数fr
との周波数のずれに対応するデジタル信号をD/A変換器3
2に出力する。積分器33はこのデジタル信号に対応するD
/A変換器32からのアナログ信号を積分して第２図（Ａ）
と逆極性のランプ波形を発生し加算器２の一方の入力と
なる（第２図（Ｃ）（Ｂ））。次に位相補正信号発生部
３は位相検出器１の入力である分周器６の出力frと基準
周波数frとの位相差が２πに達するタイミングを演算
し、そのタイミングt2でスイツチ34をオンとして積分器
33をリセットする。この間、D/A変換器36にはコントロ
ーラ31からデータ出力が与えられず、積分器37はD/A変
換器36および演算増幅器のオフセット電圧を積分する。
積分器33がリセットされる直前のタイミングt1における
積分器37の出力S2の値S20（t1）がA/D変換器40で変換さ
れ、校正値としてコントローラ31に入力される。その直
後に積分器37はリセットされ、コントローラ31はA/D変
換器40からの校正値に基づいて補正演算した値をD/A変
換器36に設定出力する。例えば、第２図中時刻t1におけ
る世紀分期37の出力S20（t1）はコントローラ31からD/A
変換器36のデータ出力がないので本来であれば“0"にな
るが、回路のオフセット電圧が積分されるので“0"には
ならない。
そこで、出力S20（t1）をA/D変換器40で取り込み、t0
からt1の間の時間で割り算して所定の係数をかけた値を
次回のD/A変換器36へのデータ出力に加算すればオフセ
ット電圧の補正が可能になる。次に切換スイッチ35,39
をｂ側に切換え（第２図（Ｅ））、積分器33側を校正モ
ード、積分器37側を位相補正モードとして同様に動作さ
せ積分器37でランプ波形を発生し、積分器33で校正値S
10（t3）を発生する。以下積分器33と37とで交互にラン
プ波形を発生して、加算器２に鋸歯状波信号S4（第２図
（Ｂ））を入力する。このような信号S4は加算器２で位
相検出器１の出力S3と加算され、加算器２の出力（また
はその積分値）が０となるようにループフィルタ４を介
してVCO5に帰還されるので、位相検出器１の出力S3に設
定周波数fiに対応する鋸歯状波（第２図（Ａ））が生じ
て平衡する。ここで、信号S4の鋸歯状波の勾配は、設定
入力周波数fiと基準周波数foのずれが大きい程、大きく
なる。例えば、位相検出器１の出力が入力信号（fr、f
n）の位相差が“0"の場合は“0"、位相差が“２π”の
場合“P"であるとすると、fnは分周器６でＮ分周された
ものでるので、出力周波数信号S0の周波数はＮ・fnであ
る。fr及びfnの１周期はそれぞれ1/fr、1/fnであるの
で、両者の大小関係を“fr＞fn"と仮定すればfrの１周
期における位相のずれは、 ｛（1/fn）−（1/fr）｝／（1/fr）回転 であり、すなわち、｛（fr−fn）/fn｝回転である。こ
れが１回転分ずれる、言い換えれば、位相が２πずれる
のは（1/fr）を乗じて、 fn/｛fr・（fr−fn）｝時間 となる。従って、鋸歯状波の勾配は“fn/｛fr・（fr−f
n）｝”の時間が経過した時点で"P"になるように設定す
れば良い。以上の結果VCO5からは（２）式で表されるよ
うな、基準周波数foの非整数倍の周波数信号が出力され
る。
からt1の間の時間で割り算して所定の係数をかけた値を
次回のD/A変換器36へのデータ出力に加算すればオフセ
ット電圧の補正が可能になる。次に切換スイッチ35,39
をｂ側に切換え（第２図（Ｅ））、積分器33側を校正モ
ード、積分器37側を位相補正モードとして同様に動作さ
せ積分器37でランプ波形を発生し、積分器33で校正値S
10（t3）を発生する。以下積分器33と37とで交互にラン
プ波形を発生して、加算器２に鋸歯状波信号S4（第２図
（Ｂ））を入力する。このような信号S4は加算器２で位
相検出器１の出力S3と加算され、加算器２の出力（また
はその積分値）が０となるようにループフィルタ４を介
してVCO5に帰還されるので、位相検出器１の出力S3に設
定周波数fiに対応する鋸歯状波（第２図（Ａ））が生じ
て平衡する。ここで、信号S4の鋸歯状波の勾配は、設定
入力周波数fiと基準周波数foのずれが大きい程、大きく
なる。例えば、位相検出器１の出力が入力信号（fr、f
n）の位相差が“0"の場合は“0"、位相差が“２π”の
場合“P"であるとすると、fnは分周器６でＮ分周された
ものでるので、出力周波数信号S0の周波数はＮ・fnであ
る。fr及びfnの１周期はそれぞれ1/fr、1/fnであるの
で、両者の大小関係を“fr＞fn"と仮定すればfrの１周
期における位相のずれは、 ｛（1/fn）−（1/fr）｝／（1/fr）回転 であり、すなわち、｛（fr−fn）/fn｝回転である。こ
れが１回転分ずれる、言い換えれば、位相が２πずれる
のは（1/fr）を乗じて、 fn/｛fr・（fr−fn）｝時間 となる。従って、鋸歯状波の勾配は“fn/｛fr・（fr−f
n）｝”の時間が経過した時点で"P"になるように設定す
れば良い。以上の結果VCO5からは（２）式で表されるよ
うな、基準周波数foの非整数倍の周波数信号が出力され
る。
このような構成の位相同期ループ回路によれば、基準
周波数frを下げることなしに、その非整数倍の周波数を
生成できる。すなわち周波数切換時間を長くせずに分解
能を向上できる。
周波数frを下げることなしに、その非整数倍の周波数を
生成できる。すなわち周波数切換時間を長くせずに分解
能を向上できる。
またアナログ積分器を用いて位相補正信号を発生して
いるので、構成・動作が簡単である。
いるので、構成・動作が簡単である。
また校正動作を並行させているので、A/D変換器や演
算増幅器のオフセット電圧やドリフト等の影響を受け
ず、特性の安定性が優れている。
算増幅器のオフセット電圧やドリフト等の影響を受け
ず、特性の安定性が優れている。
なお上記の実施例では各積分器が１ランプ波形毎に位
相補正モードと校正モードとを交互に繰返しているが、
複数ランプ波形毎に切換スイッチを切換えてもよい。
相補正モードと校正モードとを交互に繰返しているが、
複数ランプ波形毎に切換スイッチを切換えてもよい。
ハ．「本発明の効果」 以上述べたように、本発明によれば、周波数切換時間
を長くせずに周波数の高分解能化が可能な位相同期ルー
プ回路を簡単な構成で実現することができる。また、校
正動作を並行させているのでオフセット電圧やドリフト
等の影響を受けずに特性の安定性が優れている。
を長くせずに周波数の高分解能化が可能な位相同期ルー
プ回路を簡単な構成で実現することができる。また、校
正動作を並行させているのでオフセット電圧やドリフト
等の影響を受けずに特性の安定性が優れている。
第１図は本発明に係る位相同期ループ回路の一実施例を
示す構成ブロック図、第２図は第１図装置の動作を示す
タイムチャート、第３図は従来の位相同期ループ回路を
示す構成ブロック図である。 １…位相検出部、２…加算手段、３…位相補正信号発生
部、５…電圧制御発進器、６…分周回路、Sr…基準信
号、Si…周波数設定入力信号。
示す構成ブロック図、第２図は第１図装置の動作を示す
タイムチャート、第３図は従来の位相同期ループ回路を
示す構成ブロック図である。 １…位相検出部、２…加算手段、３…位相補正信号発生
部、５…電圧制御発進器、６…分周回路、Sr…基準信
号、Si…周波数設定入力信号。
Claims (1)
- 【請求項１】電圧制御発振器の出力を分周回路で分周し
この分周器の出力と基準信号との位相差を位相検出部で
検出し位相検出部の出力に対応する信号を電圧制御発振
器の入力に帰還する位相同期ループ回路において、 周波数設定入力信号に対応する勾配および周期の鋸歯状
波を発生させる２組のD/A変換器及び積分器と、切換ス
イッチと、この切換スイッチと前記２組のD/A変換器及
び積分器を制御すると共にA/D変換器からの出力に基づ
きD/A変換器及び積分器の校正動作を行うコントローラ
とから構成され、前記コントローラにより前記切換スイ
ッチを制御して前記２組のD/A変換器及び積分器に前記
鋸歯状波の発生と、前記校正動作とを交互に行なわせる
位相補正信号発生部と、 この位相補正信号発生部の前記鋸歯状波の出力と位相検
出部の出力とを加算し、その出力に対応する信号を電圧
制御発振器の入力に帰還させる加算手段と を備えたことを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178771A JP2855618B2 (ja) | 1988-07-18 | 1988-07-18 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178771A JP2855618B2 (ja) | 1988-07-18 | 1988-07-18 | 位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229029A JPH0229029A (ja) | 1990-01-31 |
| JP2855618B2 true JP2855618B2 (ja) | 1999-02-10 |
Family
ID=16054337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178771A Expired - Lifetime JP2855618B2 (ja) | 1988-07-18 | 1988-07-18 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855618B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03140231A (ja) * | 1989-10-26 | 1991-06-14 | Nissho Corp | バイアル用ゴム栓 |
| KR20020061805A (ko) * | 2001-01-18 | 2002-07-25 | 엘지이노텍 주식회사 | 전압제어발진기의 비선형성 보상을 위한 톱니파 발생회로 |
-
1988
- 1988-07-18 JP JP63178771A patent/JP2855618B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0229029A (ja) | 1990-01-31 |
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