JPH0797744B2 - 位相同期回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、位相同期回路（Phase Locked Loop）にか
かわり、特に、入力信号の周波数と，出力信号の周波数
が簡単な整数比となっていないときに好適な位相同期回
路に関するものである。

〔従来の技術〕

一般に位相同期回路（PLL）は、第８図に示すように、
位相比較器1,ローパスフィルタ2,電圧制御発振器3,分周
回路４によって構成されており、分周回路４の分周比を
Ｎとすると、入力周波数f_rに対して出力周波数f_oは f_o＝Ｎf_r となるように同期される。

〔発明が解決しようとする問題点〕

しかしながら、例えば再生ビデオ信号の時間軸のジッタ
を除去するTBC（Time Base error Corector）装置で
は、輝度信号と色信号のインタリーブを復元するため
に、入・出力周波数の比が簡単な整数とならない位相同
期回路が要求される。

すなわち、PAL方式の色副搬送波周波数f_scは に設定され、オフセット周波数1/2f_Vが付加されている
ので、水平走査周波数f_Hを基準信号として色副搬送周波
数f_scを形成する場合は、第８図に示したような位相同
期回路でPAL方式の色副搬送波信号を形成することはで
きない。

この発明は、かかる問題点にかんがみてなされたもの
で、入力・出力周波数が簡単な整数比とならない場合、
例えば、f_r＝Ｎf_o＋Δｆとなっている場合も入力信号に
同期して出力信号が得られる位相同期回路を提供するも
のである。

〔問題点を解決するための手段〕

この発明は、基準信号となる入力周波数f_rに対して整数
比の関係で位相同期される電圧制御発振器を備えてたPL
L回路に対して、時間の経過とともにほぼ直線的に位相
シフト量が変化するような位相変調器を制御ループ内に
挿入し、小さな周波数偏差が入力周波数と出力周波数の
オフセット周波数として付加されるように構成する。

〔作用〕

直線的に位相シフト量が変化する位相比較器と,PLLルー
プ内の分周回路に対する分周比を、オフセット周波数に
関数する周期で制御しているので、入力周波数，または
入力周波数の整数倍となる周波数に対して小さなオフセ
ット周波数が付加されるような出力周波数をPLL回路に
よって発生することができる。

〔実施例〕

第１図はこの発明の一実施例を示す位相同期回路（以
下、PLL回路という）のブロック図を示したもので、第
８図と同様に、１は位相比較器、２はローパスフィル
タ、３は電圧制御発振器、４は分周回路である。

５は外部から入力されている信号によって位相変調が行
われる位相変調器を示し、例えば、傾斜波が入力されて
いると位相シフト量が時間とともに、直線的に増加する
ように構成されている。

したがって、第２図の波形図に示すように入力周波数f_r
に対して分周回路４の分周周波数f_o/Nがf_r＜f_o/Nとなっ
ていても、分周回路４の出力が位相変調器５に供給され
ている鋸歯状の変調波MWによって１周期毎に位相量がφ
_１，φ_２，φ_３と増大するように、位相シフトされてい
ると、結局、入力周波数f_rと位相シフトされた分周周波
数（f_o/N）′の位相は一致し、f_r＝f_o/N＋Δｆの関係で
同期関係が維持される。すなわち、Δｆなるオフセット
周波数を付加することができる。

この場合、変調波MWは直線的に時間の経過とともに位相
量を増大させる必要があり、現実的でないが、第２図に
示したように、入力周波数f_rのｍクロック後の信号と、
分周周波数f_o/Nのｍ＋１クロック後の信号が同一位相
（図の場合はｍ＝５を示す）とすることができれば、位
相変調器５をこの時点でリセットすることができる。

しかし、入力周波数f_rと分周周波数f_o/Nが僅かな差周波
数（Δｆ）となっているときは、f_rとf_o/Nの位相が一致
する周期、つまり、ｍクロック分の周期が長くなるが、
この場合はｍクロック後に変調波MWをリセットし、この
時点で分周回路４の計数値をｎクロック分変更して位相
を合わせるようにしてもよい。

この点をさらに一般的に説明する。

上記のようなPLL回路では、電圧制御発振器３の出力周
波数f_oがＴ時間後にうける位相変化量φ（Ｔ）は となる。

上記第（１）式の２πＮ・f_rＴの項は分周回路４によっ
て与えられる位相変化量であり、２πΔｆ・Ｔは位相変
調器５によって与えられる位相変化量である。

今、m,nがともに整数であり、 とすると、ｍはＴ時間後に出力される出力周波数f_oのク
ロック数、つまり、分周回路４によってカウントされる
電圧制御発振器３のクロック数を示しており、ｎは同様
にＴ時間後に位相変調器５によって与えられた位相量を
電圧制御発振器３のクロック数に換算したものである。

したがって、上記第（２）式を適用したときは、第１図
の回路では位相変調器５をｍクロック毎にリセットした
とき、入力周波数f_rと分周周波数f_o/Nの位相差はｎクロ
ック分あることを示しているから、このとき分周回路４
においてｎクロック分だけカウントしないようにリセッ
ト信号を加えることによって、次のクロックから初期位
相状態に戻すことができ、入力周波数f_rに対してf_o＝Ｎ
f_r＋Δｆのようにオフセット周波数（Δｆ）が付加され
た出力周波数f_oがPLL回路より形成できる。

なお、前記第（２）式から となるから、n,mを与えると、f_o＝Ｎ・f_r＋Δｆにおけ
るオフセット周波数Δｆが算出でき、逆にオフセット周
波数Δｆを与えたときは第（４）式から整数m,nを定め
て必要な分周比Ｎを定めることができる。

第３図はかかる一般式からf_o＝Ｎ・f_r＋Δｆとなる出力
周波数を発生する具体的なブロック図を示したもので、
１〜５は第１図と同一部分を示している。

６は電圧制御発振器３の出力周波数f_oをｍ個カウントし
たとき、単安定マルチバイブレータからなるパルス発生
器８を駆動するカウンタで、その出力パルスにより、鋸
歯状波を発生している変調信号発生器７をリセットとす
るとともにアンドゲート９を閉じ、分周回路４の分周比
を実質的にｎクロック分増加させるものである。

上述したように、PLL回路を構成すると、第４図に示す
ように電圧制御発振器６の出力周波数f_oのクロックを計
数しているカウンタ６の計数値が設定値ｍになると、変
調信号発生器７の変調波（鋸歯状波）MWをリセットする
とともに、パルス発生器８を駆動してゲートパルスＩを
出力し、分周回路４の入力クロックパルスをｎ個分阻止
する。そのため、分周回路４はこの期間のみ実質的にＮ
＋ｎ個係数することになる。

また、分周回路４の出力f_o/Nのクロックは位相変調器５
に供給されている変調波MWのレベルに応じてφ_１＜φ_２
＜φ_３＜……となるように直接的にシフトされ、入力周
波数f_rと同期した出力（f_o/N）′を形成する。

したがって、このPLL回路によると、入力周波数f_rと分
周周波数f_o/Nの差Δｔが整数ｍ・ｎによって任意に与え
ることができ、Δｔがきわめて小さい値のときでも同期
するPLL回路が形成できる。

なお、第３図において、カウンタ６の出力によって直
接、分周回路４を制御し、その分周比が1/N＋ｎとなる
ように制御してもよい。

第５図は前述したPAL方式の色副搬送波f_scを、この発明
のPLL回路によって構成する場合の実施例を示したもの
で、11は位相検出器、12はローパスフィルタ、13は電圧
制御発振器、14は1135および1137を分周回比として切り
換わることができる分周回路、15は位相シフタ、16は垂
直同期信号分離回路、17は変調波信号発生器である。

PAL方式の色副搬送波f_scは前述したように ４f_sc＝1135f_H＋２f_V となっている。

この式から、 となるが、水平走査周波数f_Hに対して４f_sc/1135は２f_V
/1135の周波数偏差（Δｆ）がある。

これは、１フィールドで2/1135・２πの位相差になる。
すなわち、４f_scからみると２クロック分の位相差にな
る。

したがって、前述したようにｎ＝２クロック分を１フィ
ールド毎に分周回路14において吸収し、かつ、前記した
ｍクロック分の周期を示す１フィールド毎に変調信号発
生器17をリセットすればよい。

第６図は１水平同期信号Ｈ毎に出力される位相シフタ15
からの信号ｆ（Ｈ）での位相量を示したもので、ｆ
（Ｈ）312、つまり、１フィールドの終りで付与される
最大の位相量はφ₃₁₂で示されている。

この最大の位相シフト時間は2/4f_sc≒113μｓであり、
色副搬送波４f_scからみると２クロック分に相当する。

第７図はPAL方式の色副搬送波を出力する際に好適なこ
の発明の位相同期回路の実施例を示すブロック図で、第
５図と同様に、11は位相比較器、12はローパスフィル
タ、13は電圧制御発振器、14は分周比が1/1135,および1
/1137に切り換わる分周回路、15は位相シフタである。

16は垂直同期信号Ｖの時点で前述した最大位相変位量
（φ）が設定できるような電流（電圧）値を供給する信
号源で、その出力値は鋸歯状波発生器17に供給されるよ
うに構成されている。18は差分積分回路、19はラッチ回
路である。

この実施例の場合も、前述した第５図と同様に１フィー
ルド毎に出力される垂直同期信号Ｖによって分周回路14
の分周比が1135から1137に２クロック分変更され、か
つ、位相シフタ15の位相量を設定する鋸歯状波発生器17
がリセットされる。

位相量をきめる鋸歯状波の傾斜は、垂直同期信号Ｖが入
力されたときの最大位相量を位相シフタ15の出力と電圧
制御発振器13の出力を比較することによって信号源16に
より補正しているので、特に温度変動によって位相量が
変化することをなくすことができる。

また、位相シフタ15には4/1135f_scより高い周波数の例
えば、1/8f_scなるクロックが入力され、その位相量によ
って分周回路14の出力をラッチ回路19でラッチし、位相
シフトを行うようにしている。

そのため、位相シフタ15のシフト量とクロック周期のデ
ューティは高くなり、差分積分回路18を含むループゲイ
ンが高くなるので、位相量のリニアリティが向上すると
いう効果がある。

以上の各実施例では分周したのち位相を変調する回路構
成とされているが、位相変調したのち分周するようPLL
回路を構成してもよい。また、基準信号となる入力周波
数f_rに対して位相変調するようにしてもよい。

〔発明の効果〕

以上説明したように、この発明の位相同期回路は、PLL
回路内に直線的に位相が変化するような位相回路を挿入
し、この位相回路をオフセット周波数に関連する周期で
リセットするとともに、そのリセット時点で初期の位相
関係が得られるように分周回路の分周比を制御している
ので、入力周波数に対して僅かなオフセット周波数を有
するような出力周波数を容易に形成することができると
いう効果がある。

【図面の簡単な説明】

第１図はこの発明の位相同期回路の原理を示すブロック
図、第２図は第１図の動作波形図、第３図はこの発明の
位相同期回路のさらに具体的な回路図、第４図は第３図
の主要な部分の波形図、第５図はPAL方式の色副搬送波
発生用の位相同期回路のブロック図、第６図は第５図を
説明するための波形図、第７図は位相回路を改良したこ
の発明のさらに他の実施例を示すブロック図、第８図は
一般的なPLL回路のブロック図である。 図中、1,11は位相比較器、2,12はローパスフィルタ、3,
13は電圧制御発振器、4,14は分周回路、5,15は位相変調
器を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基準の周波数f_rとされている基準信号が一
   方の入力信号とされている位相比較手段と、 前記位相比較手段より出力される誤差信号によって発振
   周波数が可変され出力周波数f_oを出力する可変周波数発
   振器と、 前記可変周波数発振器の出力を所定の分周比で分周する
   分周手段と、 前記分周手段の出力に対し初期値から時間と共に出力信
   号の位相シフト量が増加するように制御し、その出力信
   号を前記位相比較手段の他方の入力信号して供給する位
   相変調手段と、 前記位相変調手段の位相シフト量を前記出力周波数f_oに
   同期して所定の周期毎にリセットし、初期値に戻すよう
   に制御する制御手段とを設け、 前記基準の周波数f_rと、前記出力周波数r_oをＮ分周した
   周波数にオフセット周波数Δｆを加算した周波数が等し
   くなるように前記分周比、及び位相シフト量が設定され
   ていることを特徴とする位相同期回路。