JPH02148987A - 映像同期信号に同期した同期パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、アナログ映像信号をディジタル信号に変換し
各種の信号処理をして再びアナログ映像信号にして画面
表示を行うビデオディジタイズシステムにおける各種サ
ンプリング周波数の同期パルス発生回路に関するもので
ある。

（従来技術とその問題点） アナログ映像信号をディジタル信号に変換し、ディジタ
ル信号処理により例えば走査周波数を変えて再びアナロ
グ信号に変換し、画面サイズの異なった映像を表示する
装置において、ディジタル信号処理を行うためにサンプ
リング周波数の異なる各種の同期パルスが必要になる。

第３図は、ＰＬＬ　（位相同期ループ）を用いた周波数
シンセサイザによる各種サンプリング周波数用の同期パ
ルス発生回路の従来の構成例を示すブロック図である。

図において、１は２人力位相あるいは周波数差を検出す
る位相比較器（ＰＣ）、２は位相差を積分して直流を得
るためのローパスフィルタ（ＬＰＦ）、３は直流電圧あ
るいは電流で発振周波数を変えることのできる電圧制御
発振器（ＶＣＯ）　、４は位相比較器１に基準信号Ｆｖ
を与えるプログラマブルディバイダである。これは任意
進デイバイブとも呼ばれ内蔵のプログラムを変えること
によりそれに従って分周比を任意に設定することができ
、Ｋは分周比で任意進である。

５．６．７はすべて分周比２の分周器で、ｎ個（ｎ　：
１．２．３・・・で任意）縦続接続され出力周波数Ｆ。

を順次２分周して各種サンプリング周波数用の同期パル
ス出力が取り出せるようになっている。

いま、映像同期信号の繰り返し周波数Ｆ１を基準周波数
とすると、ループが完全にロックした時の出力周波数Ｆ
０は、 Ｆ、＝に−Ｆ。

となる。また、分周器５〜７のｎ個の出力周波数はそれ
ぞれ ＫＦ、　　　　ＫＦ、　　　　　にＦ１２４２” となり、周波数ステップを Ｐ ｈ に設定することができる。

しかし、この回路では分周された出力パルスの位相が出
力周波数Ｆ０の位相に対して不安定であるという欠点が
ある。すなわち、分周器５，６゜７が映像同期信号Ｆ、
に同期していないため、それぞれの分周器の出力すなわ
ち、’Ａ＋　＋／４．・・・１／２”に分周後の出力は
電源投入時に位相がずれることがある。その様子を表し
たのが第４図のａ、ｂ、ｃの各点におけるタイミングチ
ャートである。

即ち、第３図のＶＣＯ３の出力の波形■と分周器５のＡ
分周後（ｂ点）の出力波形■、■に注目すると、電源投
入によって、波形■に対して波形■、■のように位相が
１８０°異なる波形が生ずる場合があり、さらに、２分
周を行う分周器６の出力（Ｃ点）は、波形■のときに波
形■と■、波形■のときに波形■と■というようにそれ
ぞれのときに１８０°位相がずれた波形が生ずる場合が
ある。

結局、Ｃ点では位相差が０°、９０°、１８０°、２７
０゜の４種類の波形のいずれかが発生することになる。

従って、最後の分周器７の出力には２″（但しｎ；１．
２．・・・）種類の波形のいずれかが発生し、電源を投
入する度に常に位相ずれのない出力波形を得ることは難
しく不安定であるという欠点がある。

また、従来の同期パルス発生回路の他の一例として、第
６図にそのブロック図に示す回路もある。

この回路は、分周器５〜７と分周比に’＝２″／にのプ
ログラマブルデバイダ６４を位相比較器１へのフィード
バックルーズに挿入した回路である。この回路では、入
力の同期映像信号の周波数Ｆ、に同期したサンプリング
クロックが得られるが、プログラマブルディバイダ６４
の分周比に″を任意に変えて、入力の映像同期信号の周
波数Ｆ、に対する出力周波数Ｆ０を変える場合の周波数
可変ステップ幅が大きく、分周器５〜７の数が増えると
そのステップ幅が更に大きくなるという欠点がある。

（発明の目的） 本発明の目的は、上述のような問題点を解決し、電源投
入時に分周された各パルス出力の位相が常に安定で、し
かも周波数間隔を細かく設定できるサンプリングクロッ
ク用の同期パルス発生回路を提供することにある。

（発明の構成および作用） 本発明による同期パルス発生回路は、電圧制御発振器の
出力をプログラマブルディバイダにより任意の分周比で
分周して帰還した基準信号と人力の映像同期信号との位
相差を検出し、その検出出力により前記電圧制御発振器
を該検出出力が零になるように制御する位相同期ループ
（ＰＬＬ）を用いた同期パルス発生器において、 前記電圧制御発振器の出力に順次縦続接続され前記映像
同期信号によってリセットされる複数の１／２分周器の
各出力に該映像同期信号に同期したサンプリング用同期
パルスを得るように構成されたことを特徴とするもので
ある。

以下図面により本発明の詳細な説明する９第１図は、本
発明の一実施例の回路構成を示すブロック図である。図
において、回路を構成する各部の名称及び番号は、第３
図と同じであるので説明を省略する。本発明は、入力映
像同期信号を分周比２の分周器５，６．７に与えて分周
器５〜７を映像同期信号Ｆ１でリセットすることに大き
な特徴を有するものである。

第２図は、第１図の回路のプログラマブルディバイダ４
の分周比Ｋを例えば１２として動作させた時の各部の波
形を示すタイミングチャートである。

図において、波形■は映像同期信号で、第５図に示す映
像信号全体から映像同期信号のみ取り出したものである
。波形■はＶＣＯ３の出力Ａ点の波形、波形■は分周器
５で２分周された後８点の波形である。また、第５図は
映像信号全体のタイムチャートである。

分周器５〜７を映像同期信号Ｆ、でリセットして分周後
の出力信号を強制的にＬＯＷレベルにしているため、リ
セット解除後は入力信号の立ち上がりに対応して、常に
一定の位相で確実に立ち上がる。このとき分周器の出力
は、映像同期信号Ｆ。

でリセットされるため、映像同期信号Ｆ、が発生してし
ばらくは分周出力すなわちサンプリングクロックは発生
しない。例えば波形■に示すように２パルスの間隔を生
ずる。しかし、第５図に示したように映像同期信号発生
後はバックポーチがあり、しばらくはビデオデータは発
生しないため、映像同期信号発生後しばらくの間（バッ
クポーチの間）サンプリングクロックがなくても問題は
生じない。

次に、Ａ点における出力周波数Ｆ、の可変ステップ幅に
ついて、本発明の回路が第６図に示した従来の回路の場
合より優れていることを比較して説明する。

第１図のＡ点における出力周波数Ｆ０は前述のように次
式で表さられる。

Ｆ、＝に−Ｆ。

一方、第６図Ａ′点における出力周波数Ｆ０は次式のよ
うになる。

Ｆ　ｏ　　＝　Ｋ　’・２″　Ｆ。

以上の２弐から、第６図のプログラマブルデバイダ６４
の分周比に゛を第１図のプログラマブルデバイダ４の分
周比にで表すと次式のようになる。

Ｋ’＝− Ｌ１ プログラマブルディバイダ４および６４の分周比は共に
任意進（１，２，３・・・）であるため、プログラマブ
ルディバイダ４および６４の分周比を１変化させるとＡ
点における出力周波数Ｆ０はＦ、たけ変化するのに対し
て、第６図のＡ゛点における出力周波数Ｆ０は２″Ｆ、
も変化してしまう。言い替えれば、本発明の回路のプロ
グラマブルディバイダ４の分周比１目盛に対して従来の
回路では１目盛は２７倍になることがわかる。

そのため、第６図の従来の回路では分周器の数ｎが増え
るとさらに出力周波数Ｆ０の可変ステップ幅が大きくな
るのに比べて、本発明の回路では分周器の数が増えても
一定の可変ステップ幅でＦｏを設定できるという効果が
ある。

具体例として、入力周波数Ｆｒ　＝１ｋＨｚ　、分周器
の数ｎ＝２個とすると、プログラマブルディバイダ４及
び６４の分周比Ｋ及びに゛の値は任意進（１，２，３・
・・）であるから、 ■　本発明の回路（第１図）では、出力周波数Ｆ０は、
前述の弐Ｆ　ｏ＝Ｋ　’　Ｆ　ｒから、Ｋ＝１の場合：
　Ｆ　ｏ＝　１　ｘ１０００＝１０００　（ｌｌｚ）Ｋ
＝２の場合：　Ｆ　０＝　２　Ｘ　１０００＝２０００
０１ｚ）Ｋ＝３の場合：　Ｆ　ｏ＝　３　Ｘ１０００＝
３０００　（ｆｉｚ）となり、１０００１１ｚのステッ
プ幅で設定できる。

方、 ■　従来回路（第６図）では、 Ｆｏ＝に’ｘ２”ｘＦ、＝に’ｘ４ｘＦ、から、Ｋ’＝
１の場合：　Ｆ　ｏ＝　Ｉ　Ｘ　４　Ｘ１００Ｑ＝４０
００　（Ｈｚ）Ｋ’＝２の場合：　Ｆ　ｏ　＝　２　Ｘ
　４　Ｘ　１０’００＝８０００　（ｌｌｚ）Ｋ゛＝３
の場合：　Ｆ　ｏ　＝　３　Ｘ　４　Ｘ　１０００＝　
１２０００（ｆｉｚ）となり、４０００Ｈｚのステップ
幅でしか設定できない。

以上の例では、この程度の差ではあるが、分周比２の分
周器の数が多くなれば、さらにステップ幅が大きくなり
、本発明の回路が有利となることは明らかである。

（発明の効果） 以上詳細に説明したように、本発明を実施することによ
り、分周器の数に影響されない周波数可変ステップ幅で
出力周波数を設定することができ、さらに、電源ＯＮの
とき各分周器の出力サンプリングクロックの位相ずれが
なく、常に映像同期信号に同期したサンプリングクロッ
クを確実につくることができるという利点がある。

本発明の回路によって、安定なサンプリングクロックを
供給することは、ディジタル処理を行う装置全体の安定
動作を確保することであり、実用上の効果は極めて大き
い。

は従来の他の一例を示す回路のブロック図である。

１・・・位相比較器（ＰＣ）、２・・・ローパスフィル
タ（ＬＰＦ）、３・・・電圧制御発振器（ＶＣＯ）、４
．６４・・・プログラマブルディバイダ、５〜７・・・
分周比２の分周器。

Claims (1)

【特許請求の範囲】
1. 電圧制御発振器の出力をプログラマブルディバイダによ
   り任意の分周比で分周して帰還した基準信号と入力の映
   像同期信号との位相差を検出し、その検出出力により前
   記電圧制御発振器を該検出出力が零になるように制御す
   る位相同期ループ（ＰＬＬ）を用いた同期パルス発生器
   において、前記電圧制御発振器の出力に順次縦続接続さ
   れ前記映像同期信号によってリセットされる複数の１／
   ２分周器の各出力に該映像同期信号に同期したサンプリ
   ング用同期パルスを得るように構成されたことを特徴と
   する映像同期信号に同期した同期パルス発生回路。