JP2755324B2 - ブランキング回路 - Google Patents
ブランキング回路Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビ受像機等に用いられる水平及び／又は
垂直ブランキング回路に関するものである。 本発明は、水平帰線期間および垂直帰線期間にそれぞ
れ得られる第１および第２のパルスを第１および第２の
PLL回路にそれぞれ供給し、これら第１および第２のPLL
回路の出力パルスを第１および第２のカウンタ回路によ
りそれぞれ計数し、これら第１および第２のカウンタ回
路の出力パルスを第１および第２の論理回路によりそれ
ぞれ演算して所定のパルス幅をそれぞれ有する水平およ
び垂直ブランキングパルスを形成すると共に、この垂直
ブランキングパルスを垂直ブランキングパルス出力回路
により上記水平ブランギングパルスと同期させることに
よって、水平または垂直ブランキング期間の過不足また
はタイミングのずれによる画面の欠落、帰線の未消去部
分およびＶジッタの発生をきわめて効果的に防止するよ
うにしたものである。 〔従来の技術〕 従来より水平走査周波数が夫々異なる種々の入力信号
に自動的に追従するようにしたテレビ受像機が知られて
いる。このようなテレビ受像機においては、入力信号の
水平走査周波数に応じて水平ブランギング期間及び垂直
ブランキング期間の長さを変えられるように成されてい
る。 このために従来では、偏向回路から得られる水平ブラ
ンキングパルス及び垂直ブランキングパルスのパルス幅
を変えるようにしている。上記パルス幅を変えるために
上記水平及び垂直ブランキングパルスのスライスレベル
をCRの時定数を用いて変化させたり、あるいは、水平及
び垂直ブランキングパルスにより時定数可変型モノマル
チをトリガし、このモノマルチより所望のパルス幅を有
するブランキングパルスを得るようにしている。 〔発明が解決しようとする問題点〕 上述した従来のブランキングパルスのパルス幅を制御
する回路は、CRの時定数を用いているために、温度ドリ
フトによりパルス幅が変動したり、また調整工数が多く
なる等の問題があった。上記パルス幅が変動してパルス
幅が大きくなれば、オーバブランキングとなって画面に
おいて画の一部が欠けることになる。またパルス幅が小
さくなれば、画面に帰線の一部が現われることになる。
インタレースを行う画面の場合は、上記水平ブランキン
グパルスのパルス幅が変動すると、奇数フィールドの最
後の走査線の終点と偶数フィールドの１番目の走査線の
始点とが移動するいわゆるＶジッタが発生する。 入力信号の水平周波数が例えば15.75〜30kHzの間で変
化する場合は、全ての周波数に対して適切なブランキン
グパルスを設定することは非常に困難であった。 〔問題点を解決するための手段〕 本発明によるブランキング回路は、水平偏向パルスを
入力し、この水平偏向パルスのパルス幅の中心を基準と
したパルスを生成するパルス生成回路と、このパルス生
成回路の出力信号を入力し、上記パルス生成回路から出
力されるパルスの周期を所定数に分割したパルスを出力
する第１のPLL回路と、この第１のPLL回路から出力され
るパルスを計数し、第１のキャリーパルスを上記第１の
PLL回路に供給する第１のカウンタ回路と、この第１の
カウンタ回路において第１の所定パルス数を計数する時
点から第２の所定パルス数を計数する時点までのパルス
幅を有する水平ブランキングパルスを形成する第１の論
理回路と、垂直偏向パルスを入力し、この垂直偏向パル
スの周期を所定数に分割したパルスを出力する第２のPL
L回路と、この第２のPLL回路から出力されるパルスを計
数し、第２のキャリーパルスを上記第２のPLL回路に供
給する第２のカウンタ回路と、この第２のカウンタ回路
において第３の所定パルス数を計数する時点から第４の
所定パルス数を計数する時点までのパルス幅を有する垂
直ブランキングパルスを形成する第２の論理回路と、上
記垂直ブランキングパルスを上記水平ブランキングパル
スと同期させて出力する垂直ブランキングパルス出力回
路とを備えている。 なお、本発明によるブランキング回路において、上記
垂直ブランキングパルスを上記水平ブランキングパルス
と同期させて出力する上記垂直ブランキングパルス出力
回路の動作をより安定化させるために、上記垂直偏向パ
ルスをＤ型フリップフロップにより上記水平ブランキン
グパルスと同期させてから上記第２のPLL回路に入力す
るようにしてもよい。 〔作用〕 本発明によれば、水平偏向パルスのパルス幅の中心を
基準としたパルス生成回路の出力パルスの周期を所定数
に分割したパルスを第１のPLL回路から出力し、この第
１のPLL回路の出力パルスを第１のカウンタ回路により
計数すると共にこの第１のカウンタ回路からの第１のキ
ャリーパルスを上記第１のPLL回路に供給し、さらに、
上記第１のカウンタ回路において第１の所定パルス数を
計数する時点から第２の所定パルス数を計数する時点ま
でのパルス幅を有する水平ブランキングパルスを第１の
論理回路により形成することができる。 また、垂直偏向パルスの周期を所定数に分割したパル
スを第２のPLL回路から出力し、この第２のPLL回路の出
力パルスを第２のカウンタ回路により計数すると共にこ
の第２のカウンタ回路からの第２のキャリーパルスを上
記第２のPLL回路に供給し、さらに、上記第２のカウン
タ回路において第３の所定パルス数を計数する時点から
第４の所定パルス数を計数する時点までのパルス幅を有
する垂直ブランキングパルスを第２の論理回路により形
成し、この垂直ブランキングパルスを垂直ブランキング
パルス出力回路により上記水平ブランキングパルスと同
期させて出力することができる。 このため、水平走査周波数が夫々異なる種々の入力信
号に対して水平ブランキングパルスおよび垂直ブランキ
ングパルスのパルス幅およびパルスタイミングのいずれ
をも常に適切に定めることができる。 〔実施例〕 第１図及び第２図において、水平及び垂直偏向回路１
からは、水平偏向パルスHP1及び垂直偏向パルスVP（第
２図においてはVPは省略）が得られる。上記パルスHP1
は微分回路２で微分されることにより、微分パルスHP2
となり、この微分パルスHP2がトランジスタ３により適
当なレベルV1でスライスされることにより、このトラン
ジスタ３のコレクタよりパルスHP3が得られる。このパ
ルスHP3は上記パルスHP1のパルス幅の中心を示すものと
なる。 上記パルスHP3はPLL回路４を構成する位相比較回路５
に加えられる。このPLL回路４は上記位相比較回路５、
ローパスフィルタ６及びVCO（電圧制御発振器）７によ
り構成されている。位相比較回路５の比較出力はローパ
スフィルタ６を通じてVCO7の発振周波数を制御する。こ
のVCO7からは上記パルスHP3の周期を64分割するパルスP
Hが得られる。このパルスPHは64進カウンタ８に供給さ
れてカウントされる。このカウンタ８から得られるキャ
リーパルスCAHが位相比較回路５に加えられて上記パル
スHP3と位相比較されている。従って、VCO7の出力パル
スPHは上記パルスHP3と同期されている。 カウンタ８からは、０番目〜63番目のパルスを夫々カ
ウントする毎にパルスPH0〜PH63が出力される。本実施
例においては、62番目のパルスPHをカウントしたときに
得られるパルスPH62と２番目のパルスPHをカウントした
ときに得られるパルスPH2を用い、上記パルスPH62の立
上りで論理回路としてのフリップフロップ９をセット
し、上記パルスPH2の立上りでフリップフロップ９をリ
セットするようにしている。 従って、このフリップフロップ９により、上記パルス
PH62の立上りのタイミングで立上り、上記パルスPH2の
立上りのタイミングで立下る所望のパルス幅THを有する
水平ブランキングパルスHBLKを得ることができる。この
パルスHBLKはミキサ18に加えられると共にＤ型フリップ
フロップ10、11にクロックパルスとして供給される。 一方、上記垂直偏向パルスVPは上記フリップフロップ
11により上記パルスHBLKと同期がとられた後、PLL回路1
2を構成する位相比較回路13に加えられる。このPLL回路
12は上記位相比較回路13、ローパスフィルタ14及びVCO1
5により構成されている。位相比較回路13の比較出力は
ローパスフィルタ14を通じてVCO15の発振周波数を制御
する。このVCO15からは上記パルスVPの周期を2048分割
するパルスPVが得られる。このパルスPVは2048進カウン
タ16に供給されてカウントされる。このカウンタ16から
得られるキャリーパルスCAVが位相比較回路13に加えら
れて上記パルスVPと位相比較されている。従って、VCO1
5の出力パルスPVは上記パルスVPと同期されている。 カウンタ16からは、０番目〜2048番目のパルスPVを夫
々カウントする毎にパルスPV0〜PV2048が出力され、こ
れらのうちの適当な２つのパルスPvm、Pvnを選択し、一
方のパルスPvmの立上りで論理回路としてのフリップフ
ロップ17をセットし、他方のパルスPvnの立上りでフリ
ップフロップ17をリセットするようにしている。 従って、このフリップフロップ17より、所望のパルス
幅を有する垂直ブランキングパルスVBLKを得ることがで
きる。このパルスVBLKはフリップフロップ10でパルスHB
LKと同期がとられた後、ミキサ18に加えられて上記パル
スHBLKと合成されて出力される。 以上によれば、カウンタ８、16から出力されるパルス
PH0〜PH63、PV0〜PV2048から夫々任意に２つずつ選択
し、この選択されたパルスでフリップフロップ９、17を
セット及びリセットすることにより、夫々所望のパルス
幅を有する水平ブランキングパルスHBLKと垂直ブランキ
ングパルスVBLKとを得ることができる。 尚、本実施例においては、フリップフロップ９、17を
論理回路として用いているが、上記パルスPH0〜PH63、P
V0〜PV2048を分解能とする種々のパルス幅を有するパル
スHBLK及びVBLKを作成するためにフリップフロップ９、
17以外の論理回路を用いることができるのは勿論であ
る。 〔発明の効果〕 本発明によれば、水平偏向パルスのパルス幅の中心を
基準としたパルス生成回路の出力パルスの周期を所定数
に分割したパルスを第１のPLL回路から出力し、この第
１のPLL回路の出力パルスを第１のカウンタ回路により
計数すると共にこの第１のカウンタ回路からの第１のキ
ャリーパルスを上記第１のPLL回路に供給し、さらに、
上記第１のカウンタ回路において第１の所定パルス数を
計数する時点から第２の所定パルス数を計数する時点ま
でのパルス幅を有する水平ブランキングパルスを第１の
論理回路により形成することができる。 また、垂直偏向パルスの周期を所定数に分割したパル
スを第２のPLL回路から出力し、この第２のPLL回路の出
力パルスを第２のカウンタ回路により計数すると共にこ
の第２のカウンタ回路からの第２のキャリーパルスを上
記第２のPLL回路に供給し、さらに、上記第２のカウン
タ回路において第３の所定パルス数を計数する時点から
第４の所定パルス数を計数する時点までのパルス幅を有
する垂直ブランキングパルスを第２の論理回路により形
成し、この垂直ブランキングパルスを垂直ブランキング
パルス出力回路により上記水平ブランキングパルスと同
期させて出力することができる。 従って、水平走査周波数が夫々異なる種々の入力信号
に対して水平ブランキングパルスおよび垂直ブランキン
グパルスのパルス幅およびパルスタイミングのいずれを
も常に適切に定めることができるから、水平ブランキン
グ期間および垂直ブランキング期間のいずれについて
も、オーバーブランキングによる画面の欠落、過少ブラ
ンキングによる帰線の未消去部分の発生およびパルスタ
イミングのずれによるＶジッタの発生をいずれもきわめ
て効果的に防止することができ、また、その調整も容易
である。
垂直ブランキング回路に関するものである。 本発明は、水平帰線期間および垂直帰線期間にそれぞ
れ得られる第１および第２のパルスを第１および第２の
PLL回路にそれぞれ供給し、これら第１および第２のPLL
回路の出力パルスを第１および第２のカウンタ回路によ
りそれぞれ計数し、これら第１および第２のカウンタ回
路の出力パルスを第１および第２の論理回路によりそれ
ぞれ演算して所定のパルス幅をそれぞれ有する水平およ
び垂直ブランキングパルスを形成すると共に、この垂直
ブランキングパルスを垂直ブランキングパルス出力回路
により上記水平ブランギングパルスと同期させることに
よって、水平または垂直ブランキング期間の過不足また
はタイミングのずれによる画面の欠落、帰線の未消去部
分およびＶジッタの発生をきわめて効果的に防止するよ
うにしたものである。 〔従来の技術〕 従来より水平走査周波数が夫々異なる種々の入力信号
に自動的に追従するようにしたテレビ受像機が知られて
いる。このようなテレビ受像機においては、入力信号の
水平走査周波数に応じて水平ブランギング期間及び垂直
ブランキング期間の長さを変えられるように成されてい
る。 このために従来では、偏向回路から得られる水平ブラ
ンキングパルス及び垂直ブランキングパルスのパルス幅
を変えるようにしている。上記パルス幅を変えるために
上記水平及び垂直ブランキングパルスのスライスレベル
をCRの時定数を用いて変化させたり、あるいは、水平及
び垂直ブランキングパルスにより時定数可変型モノマル
チをトリガし、このモノマルチより所望のパルス幅を有
するブランキングパルスを得るようにしている。 〔発明が解決しようとする問題点〕 上述した従来のブランキングパルスのパルス幅を制御
する回路は、CRの時定数を用いているために、温度ドリ
フトによりパルス幅が変動したり、また調整工数が多く
なる等の問題があった。上記パルス幅が変動してパルス
幅が大きくなれば、オーバブランキングとなって画面に
おいて画の一部が欠けることになる。またパルス幅が小
さくなれば、画面に帰線の一部が現われることになる。
インタレースを行う画面の場合は、上記水平ブランキン
グパルスのパルス幅が変動すると、奇数フィールドの最
後の走査線の終点と偶数フィールドの１番目の走査線の
始点とが移動するいわゆるＶジッタが発生する。 入力信号の水平周波数が例えば15.75〜30kHzの間で変
化する場合は、全ての周波数に対して適切なブランキン
グパルスを設定することは非常に困難であった。 〔問題点を解決するための手段〕 本発明によるブランキング回路は、水平偏向パルスを
入力し、この水平偏向パルスのパルス幅の中心を基準と
したパルスを生成するパルス生成回路と、このパルス生
成回路の出力信号を入力し、上記パルス生成回路から出
力されるパルスの周期を所定数に分割したパルスを出力
する第１のPLL回路と、この第１のPLL回路から出力され
るパルスを計数し、第１のキャリーパルスを上記第１の
PLL回路に供給する第１のカウンタ回路と、この第１の
カウンタ回路において第１の所定パルス数を計数する時
点から第２の所定パルス数を計数する時点までのパルス
幅を有する水平ブランキングパルスを形成する第１の論
理回路と、垂直偏向パルスを入力し、この垂直偏向パル
スの周期を所定数に分割したパルスを出力する第２のPL
L回路と、この第２のPLL回路から出力されるパルスを計
数し、第２のキャリーパルスを上記第２のPLL回路に供
給する第２のカウンタ回路と、この第２のカウンタ回路
において第３の所定パルス数を計数する時点から第４の
所定パルス数を計数する時点までのパルス幅を有する垂
直ブランキングパルスを形成する第２の論理回路と、上
記垂直ブランキングパルスを上記水平ブランキングパル
スと同期させて出力する垂直ブランキングパルス出力回
路とを備えている。 なお、本発明によるブランキング回路において、上記
垂直ブランキングパルスを上記水平ブランキングパルス
と同期させて出力する上記垂直ブランキングパルス出力
回路の動作をより安定化させるために、上記垂直偏向パ
ルスをＤ型フリップフロップにより上記水平ブランキン
グパルスと同期させてから上記第２のPLL回路に入力す
るようにしてもよい。 〔作用〕 本発明によれば、水平偏向パルスのパルス幅の中心を
基準としたパルス生成回路の出力パルスの周期を所定数
に分割したパルスを第１のPLL回路から出力し、この第
１のPLL回路の出力パルスを第１のカウンタ回路により
計数すると共にこの第１のカウンタ回路からの第１のキ
ャリーパルスを上記第１のPLL回路に供給し、さらに、
上記第１のカウンタ回路において第１の所定パルス数を
計数する時点から第２の所定パルス数を計数する時点ま
でのパルス幅を有する水平ブランキングパルスを第１の
論理回路により形成することができる。 また、垂直偏向パルスの周期を所定数に分割したパル
スを第２のPLL回路から出力し、この第２のPLL回路の出
力パルスを第２のカウンタ回路により計数すると共にこ
の第２のカウンタ回路からの第２のキャリーパルスを上
記第２のPLL回路に供給し、さらに、上記第２のカウン
タ回路において第３の所定パルス数を計数する時点から
第４の所定パルス数を計数する時点までのパルス幅を有
する垂直ブランキングパルスを第２の論理回路により形
成し、この垂直ブランキングパルスを垂直ブランキング
パルス出力回路により上記水平ブランキングパルスと同
期させて出力することができる。 このため、水平走査周波数が夫々異なる種々の入力信
号に対して水平ブランキングパルスおよび垂直ブランキ
ングパルスのパルス幅およびパルスタイミングのいずれ
をも常に適切に定めることができる。 〔実施例〕 第１図及び第２図において、水平及び垂直偏向回路１
からは、水平偏向パルスHP1及び垂直偏向パルスVP（第
２図においてはVPは省略）が得られる。上記パルスHP1
は微分回路２で微分されることにより、微分パルスHP2
となり、この微分パルスHP2がトランジスタ３により適
当なレベルV1でスライスされることにより、このトラン
ジスタ３のコレクタよりパルスHP3が得られる。このパ
ルスHP3は上記パルスHP1のパルス幅の中心を示すものと
なる。 上記パルスHP3はPLL回路４を構成する位相比較回路５
に加えられる。このPLL回路４は上記位相比較回路５、
ローパスフィルタ６及びVCO（電圧制御発振器）７によ
り構成されている。位相比較回路５の比較出力はローパ
スフィルタ６を通じてVCO7の発振周波数を制御する。こ
のVCO7からは上記パルスHP3の周期を64分割するパルスP
Hが得られる。このパルスPHは64進カウンタ８に供給さ
れてカウントされる。このカウンタ８から得られるキャ
リーパルスCAHが位相比較回路５に加えられて上記パル
スHP3と位相比較されている。従って、VCO7の出力パル
スPHは上記パルスHP3と同期されている。 カウンタ８からは、０番目〜63番目のパルスを夫々カ
ウントする毎にパルスPH0〜PH63が出力される。本実施
例においては、62番目のパルスPHをカウントしたときに
得られるパルスPH62と２番目のパルスPHをカウントした
ときに得られるパルスPH2を用い、上記パルスPH62の立
上りで論理回路としてのフリップフロップ９をセット
し、上記パルスPH2の立上りでフリップフロップ９をリ
セットするようにしている。 従って、このフリップフロップ９により、上記パルス
PH62の立上りのタイミングで立上り、上記パルスPH2の
立上りのタイミングで立下る所望のパルス幅THを有する
水平ブランキングパルスHBLKを得ることができる。この
パルスHBLKはミキサ18に加えられると共にＤ型フリップ
フロップ10、11にクロックパルスとして供給される。 一方、上記垂直偏向パルスVPは上記フリップフロップ
11により上記パルスHBLKと同期がとられた後、PLL回路1
2を構成する位相比較回路13に加えられる。このPLL回路
12は上記位相比較回路13、ローパスフィルタ14及びVCO1
5により構成されている。位相比較回路13の比較出力は
ローパスフィルタ14を通じてVCO15の発振周波数を制御
する。このVCO15からは上記パルスVPの周期を2048分割
するパルスPVが得られる。このパルスPVは2048進カウン
タ16に供給されてカウントされる。このカウンタ16から
得られるキャリーパルスCAVが位相比較回路13に加えら
れて上記パルスVPと位相比較されている。従って、VCO1
5の出力パルスPVは上記パルスVPと同期されている。 カウンタ16からは、０番目〜2048番目のパルスPVを夫
々カウントする毎にパルスPV0〜PV2048が出力され、こ
れらのうちの適当な２つのパルスPvm、Pvnを選択し、一
方のパルスPvmの立上りで論理回路としてのフリップフ
ロップ17をセットし、他方のパルスPvnの立上りでフリ
ップフロップ17をリセットするようにしている。 従って、このフリップフロップ17より、所望のパルス
幅を有する垂直ブランキングパルスVBLKを得ることがで
きる。このパルスVBLKはフリップフロップ10でパルスHB
LKと同期がとられた後、ミキサ18に加えられて上記パル
スHBLKと合成されて出力される。 以上によれば、カウンタ８、16から出力されるパルス
PH0〜PH63、PV0〜PV2048から夫々任意に２つずつ選択
し、この選択されたパルスでフリップフロップ９、17を
セット及びリセットすることにより、夫々所望のパルス
幅を有する水平ブランキングパルスHBLKと垂直ブランキ
ングパルスVBLKとを得ることができる。 尚、本実施例においては、フリップフロップ９、17を
論理回路として用いているが、上記パルスPH0〜PH63、P
V0〜PV2048を分解能とする種々のパルス幅を有するパル
スHBLK及びVBLKを作成するためにフリップフロップ９、
17以外の論理回路を用いることができるのは勿論であ
る。 〔発明の効果〕 本発明によれば、水平偏向パルスのパルス幅の中心を
基準としたパルス生成回路の出力パルスの周期を所定数
に分割したパルスを第１のPLL回路から出力し、この第
１のPLL回路の出力パルスを第１のカウンタ回路により
計数すると共にこの第１のカウンタ回路からの第１のキ
ャリーパルスを上記第１のPLL回路に供給し、さらに、
上記第１のカウンタ回路において第１の所定パルス数を
計数する時点から第２の所定パルス数を計数する時点ま
でのパルス幅を有する水平ブランキングパルスを第１の
論理回路により形成することができる。 また、垂直偏向パルスの周期を所定数に分割したパル
スを第２のPLL回路から出力し、この第２のPLL回路の出
力パルスを第２のカウンタ回路により計数すると共にこ
の第２のカウンタ回路からの第２のキャリーパルスを上
記第２のPLL回路に供給し、さらに、上記第２のカウン
タ回路において第３の所定パルス数を計数する時点から
第４の所定パルス数を計数する時点までのパルス幅を有
する垂直ブランキングパルスを第２の論理回路により形
成し、この垂直ブランキングパルスを垂直ブランキング
パルス出力回路により上記水平ブランキングパルスと同
期させて出力することができる。 従って、水平走査周波数が夫々異なる種々の入力信号
に対して水平ブランキングパルスおよび垂直ブランキン
グパルスのパルス幅およびパルスタイミングのいずれを
も常に適切に定めることができるから、水平ブランキン
グ期間および垂直ブランキング期間のいずれについて
も、オーバーブランキングによる画面の欠落、過少ブラ
ンキングによる帰線の未消去部分の発生およびパルスタ
イミングのずれによるＶジッタの発生をいずれもきわめ
て効果的に防止することができ、また、その調整も容易
である。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図、第２図は第
１図の動作を示すタイミングチャートである。 なお図面に用いた符号において、 １……水平及び垂直偏向回路 ２……微分回路（パルス生成回路） ３……トランジスタ（パルス生成回路） 4,12……PLL回路 8,16……カウンタ 9,17……フリップフロップ（論理回路） 10……フリップフロップ（垂直ブランキングパルス出力
回路） である。
１図の動作を示すタイミングチャートである。 なお図面に用いた符号において、 １……水平及び垂直偏向回路 ２……微分回路（パルス生成回路） ３……トランジスタ（パルス生成回路） 4,12……PLL回路 8,16……カウンタ 9,17……フリップフロップ（論理回路） 10……フリップフロップ（垂直ブランキングパルス出力
回路） である。
フロントページの続き
(56)参考文献 特開 昭63−173467（ＪＰ，Ａ)
特開 昭61−195081（ＪＰ，Ａ)
特開 昭58−212264（ＪＰ，Ａ)
特開 昭61−283278（ＪＰ，Ａ)
実開 昭61−57747（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．水平偏向パルスを入力し、この水平偏向パルスのパ
ルス幅の中心を基準としたパルスを生成するパルス生成
回路と、 このパルス生成回路の出力信号を入力し、上記パルス生
成回路から出力されるパルスの周期を所定数に分割した
パルスを出力する第１のPLL回路と、 この第１のPLL回路から出力されるパルスを計数し、第
１のキャリーパルスを上記第１のPLL回路に供給する第
１のカウンタ回路と、 この第１のカウンタ回路において第１の所定パルス数を
計数する時点から第２の所定パルス数を計数する時点ま
でのパルス幅を有する水平ブランキングパルスを形成す
る第１の論理回路と、 垂直偏向パルスを入力し、この垂直偏向パルスの周期を
所定数に分割したパルスを出力する第２のPLL回路と、 この第２のPLL回路から出力されるパルスを計数し、第
２のキャリーパルスを上記第２のPLL回路に供給する第
２のカウンタ回路と、 この第２のカウンタ回路において第３の所定パルス数を
計数する時点から第４の所定パルス数を計数する時点ま
でのパルス幅を有する垂直ブランキングパルスを形成す
る第２の論理回路と、 上記垂直ブランキングパルスを上記水平ブランキングパ
ルスと同期させて出力する垂直ブランキングパルス出力
回路とを備えたブランキング回路。 ２．上記垂直偏向パルスをＤ型フリップフロップにより
上記水平ブランキングパルスと同期させてから上記第２
のPLL回路に入力するように構成した第１項に記載のブ
ランキング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052672A JP2755324B2 (ja) | 1987-03-07 | 1987-03-07 | ブランキング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052672A JP2755324B2 (ja) | 1987-03-07 | 1987-03-07 | ブランキング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63219273A JPS63219273A (ja) | 1988-09-12 |
| JP2755324B2 true JP2755324B2 (ja) | 1998-05-20 |
Family
ID=12921362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62052672A Expired - Fee Related JP2755324B2 (ja) | 1987-03-07 | 1987-03-07 | ブランキング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755324B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (4)
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|---|---|---|---|---|
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-
1987
- 1987-03-07 JP JP62052672A patent/JP2755324B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63219273A (ja) | 1988-09-12 |
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