JPS63219273A - ブランキング回路 - Google Patents
ブランキング回路Info
- Publication number
- JPS63219273A JPS63219273A JP5267287A JP5267287A JPS63219273A JP S63219273 A JPS63219273 A JP S63219273A JP 5267287 A JP5267287 A JP 5267287A JP 5267287 A JP5267287 A JP 5267287A JP S63219273 A JPS63219273 A JP S63219273A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- pulses
- horizontal
- blanking
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 abstract description 3
- 230000000630 rising effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビ受像機等に用いられる水平及び／又は垂
直ブランキング回路に関するものである。
直ブランキング回路に関するものである。
本発明は、ＰＬＬ回路に水平帰線期間又は垂直帰線期間
に得られるパルスを供給し、このＰＬＬ回路の出力パル
スをカウンタでカウントし、このカウンタ出力を演算し
て所望のパルス幅を有する水平及び／又は垂直ブランキ
ングパルスを形成することにより、ブランキング期間の
過不足により生じる画面の欠落や帰線の未消去部分等を
なくすようにしたものである。
に得られるパルスを供給し、このＰＬＬ回路の出力パル
スをカウンタでカウントし、このカウンタ出力を演算し
て所望のパルス幅を有する水平及び／又は垂直ブランキ
ングパルスを形成することにより、ブランキング期間の
過不足により生じる画面の欠落や帰線の未消去部分等を
なくすようにしたものである。
従来より水平走査周波数が夫々異なる種々の入力信号に
自動的に追従するようにしたテレビ受像機が知られてい
る。このようなテレビ受像機においては、入力信号の水
平走査周波数に応じて水平ブランキング期間及び垂直ブ
ランキング期間の長さを変えられるように成されている
。
自動的に追従するようにしたテレビ受像機が知られてい
る。このようなテレビ受像機においては、入力信号の水
平走査周波数に応じて水平ブランキング期間及び垂直ブ
ランキング期間の長さを変えられるように成されている
。
このために従来では、偏向回路から得られる水平ブラン
キングパルス及び垂直ブランキングパルスのパルス幅を
変えるようにしている。上記パルス幅を変えるために上
記水平及び垂直プランキングパルスのスライスレベルを
ＣＲの時定数ヲ用いて変化させたり、あるいは、水平及
び垂直ブランキングパルスにより時定数可変型モノマル
チをトリガし、このモノマルチより所望のパルス幅を有
するブランキングパルスを得るようにしている。
キングパルス及び垂直ブランキングパルスのパルス幅を
変えるようにしている。上記パルス幅を変えるために上
記水平及び垂直プランキングパルスのスライスレベルを
ＣＲの時定数ヲ用いて変化させたり、あるいは、水平及
び垂直ブランキングパルスにより時定数可変型モノマル
チをトリガし、このモノマルチより所望のパルス幅を有
するブランキングパルスを得るようにしている。
上述した従来のブランキングパルスのパルス幅を制御す
る回路は、ＣＲの時定数を用いているために、温度ドリ
フトによりパルス幅が変動したり、また調整工数が多く
なる等の問題があった。上記パルス幅が変動してパルス
幅が大きくなれば、オーバブランキングとなって画面に
おいて画の一部が欠けることになる。またパルス幅が小
さくなれば、画面に帰線の一部が現われることになる。
る回路は、ＣＲの時定数を用いているために、温度ドリ
フトによりパルス幅が変動したり、また調整工数が多く
なる等の問題があった。上記パルス幅が変動してパルス
幅が大きくなれば、オーバブランキングとなって画面に
おいて画の一部が欠けることになる。またパルス幅が小
さくなれば、画面に帰線の一部が現われることになる。
インクレースを行う画面の場合は、上記水平ブランキン
グパルスのパルス幅が変動すると、奇数フィールドの最
後の走査線の終点と偶数フィールドの１番目の走査線の
始点とが移動するいわゆる■ジッタが発生する。
グパルスのパルス幅が変動すると、奇数フィールドの最
後の走査線の終点と偶数フィールドの１番目の走査線の
始点とが移動するいわゆる■ジッタが発生する。
入力信号の水平周波数が例えば１５．７５〜３０ｋＨｚ
の間で変化する場合は、全ての周波数に対して適切なブ
ランキングパルスを設定することは非常に困難であった
。
の間で変化する場合は、全ての周波数に対して適切なブ
ランキングパルスを設定することは非常に困難であった
。
本発明においては、水平帰線期間又は垂直帰線期間に得
られるパルスが供給されるＰＬＬ回路と、上記ＰＬＬ回
路の出力パルスが供給されるカウンタと、上記カウンタ
出力を演算して所望のパルス幅を有するブランキングパ
ルスを形成する論理回路とを設けている。
られるパルスが供給されるＰＬＬ回路と、上記ＰＬＬ回
路の出力パルスが供給されるカウンタと、上記カウンタ
出力を演算して所望のパルス幅を有するブランキングパ
ルスを形成する論理回路とを設けている。
ＰＬＬ回路からブランキングパルスの周期を複数に分割
するパルスを得、このパルスのパルス幅を１個又は複数
個連続させることにより、所望のパルス幅を有する水平
及び／又は垂直ブランキングパルスを得ることができる
。
するパルスを得、このパルスのパルス幅を１個又は複数
個連続させることにより、所望のパルス幅を有する水平
及び／又は垂直ブランキングパルスを得ることができる
。
第１図及び第２図において、水平及び垂直偏向回路１か
らは、水平偏向パルスＨＰ、及び垂直偏向パルスＶＰ（
第２図においてはＶＰは省略）が得られる。上記パルス
ＨＰ、は微分回路２で微分されることにより、微分パル
スＨＰ、となり、この微分パルスＨＰ２がトランジスタ
３により適当なレベル■１でスライスされることにより
、このトランジスタ３のコレクタよりパルスＨＰ３が得
られる。このパルスＨＰ、は上記パルスＨＰ、のパルス
幅の中心を示すものとなる。
らは、水平偏向パルスＨＰ、及び垂直偏向パルスＶＰ（
第２図においてはＶＰは省略）が得られる。上記パルス
ＨＰ、は微分回路２で微分されることにより、微分パル
スＨＰ、となり、この微分パルスＨＰ２がトランジスタ
３により適当なレベル■１でスライスされることにより
、このトランジスタ３のコレクタよりパルスＨＰ３が得
られる。このパルスＨＰ、は上記パルスＨＰ、のパルス
幅の中心を示すものとなる。
上記パルスＨＰ３はＰＬＬ回路４を構成する位相比較回
路５に加えられる。このＰＬＬ回路４は上記位相比較回
路５、ローパスフィルタ６及び■Ｃｏ（電圧制御発振器
）７により構成されている。
路５に加えられる。このＰＬＬ回路４は上記位相比較回
路５、ローパスフィルタ６及び■Ｃｏ（電圧制御発振器
）７により構成されている。
位相比較回路５の比較出力はローパスフィルタ６を通じ
てＶＣＯ７の発振周波数を制御する。このＶＣＯ７から
は上記パルスＨＰ３の周期を６４分割するパルスＰＨが
得られる。このパルスＰＨは６４進カウンタ８に供給さ
れてカウントされる。
てＶＣＯ７の発振周波数を制御する。このＶＣＯ７から
は上記パルスＨＰ３の周期を６４分割するパルスＰＨが
得られる。このパルスＰＨは６４進カウンタ８に供給さ
れてカウントされる。
このカウンタ８から得られるキャリーパルスＣＡ□が位
相比較回路５に加えられて上記パルスＨＰ３と位相比較
されている。従って、ＶＣＯ７の出力パルスＰＭは上記
パルスＨＰ３と同期されている。
相比較回路５に加えられて上記パルスＨＰ３と位相比較
されている。従って、ＶＣＯ７の出力パルスＰＭは上記
パルスＨＰ３と同期されている。
カウンタ８からは、０番目〜６３番目のパルスを夫々カ
ウントする毎にパルスＰＨＯ〜Ｐ□６３が出力される。
ウントする毎にパルスＰＨＯ〜Ｐ□６３が出力される。
本実施例においては、６２番目のパルスＰ、をカウント
したときに得られるパルスＰＨ６゜と２番目のパルスＰ
、をカウントしたときに得られるパルスＰＨ２を用い、
上記パルスＰｌ＋６□の立上りで論理回路としてのフリ
ップフロップ９をセントし、上記パルスＰＭ２の立上り
でフリップフロップ９をリセットするようにしている。
したときに得られるパルスＰＨ６゜と２番目のパルスＰ
、をカウントしたときに得られるパルスＰＨ２を用い、
上記パルスＰｌ＋６□の立上りで論理回路としてのフリ
ップフロップ９をセントし、上記パルスＰＭ２の立上り
でフリップフロップ９をリセットするようにしている。
従って、このフリップフロップ９により、上記パルスＰ
。６□の立上りのタイミングで立上り、上記パルスＰＭ
２の立上りのタイミングで立下る所望のパルス幅Ｔ、を
有する水平ブランキングパルスＨＢＬＫを得ることがで
きる。このパルスＨＢＬＫはミキサ１８に加えられると
共にＤ型フリソプフロップ１０．１１にクロックパルス
として供給される。
。６□の立上りのタイミングで立上り、上記パルスＰＭ
２の立上りのタイミングで立下る所望のパルス幅Ｔ、を
有する水平ブランキングパルスＨＢＬＫを得ることがで
きる。このパルスＨＢＬＫはミキサ１８に加えられると
共にＤ型フリソプフロップ１０．１１にクロックパルス
として供給される。
一方、上記垂直偏向パルスＶＰは上記フリップフロップ
１１により上記パルスＨＢＬＫと同期がとられた後、Ｐ
Ｌ Ｌ回路１２を構成する位相比較回路１３に加えら
れる。このＰＬＬ回路１２は上記位相比較回路１３、ロ
ーパスフィルタ１４及びＶＣＯ１５により構成されてい
る。位相比較回路１３の比較出力はローパスフィルタ１
４を通じてＶＣＯ１５の発振周波数を制御する。このＶ
ＣＯ】５からは上記パルスＶＰの周期を２０４８分割す
るパルスＰｖが得られる。このパルスＰｖは２０４８進
カウンタ１６に供給されてカウントされる。このカウン
タ１６から得られるキャリーパルスＣＡ ｖが位相比較
回路１３に加えられて上記パルス■Ｐと位相比較されて
いる。従って、ＶＣＯ１５の出力パルスＰｖは上記パル
ス■Ｐと同期されている。
１１により上記パルスＨＢＬＫと同期がとられた後、Ｐ
Ｌ Ｌ回路１２を構成する位相比較回路１３に加えら
れる。このＰＬＬ回路１２は上記位相比較回路１３、ロ
ーパスフィルタ１４及びＶＣＯ１５により構成されてい
る。位相比較回路１３の比較出力はローパスフィルタ１
４を通じてＶＣＯ１５の発振周波数を制御する。このＶ
ＣＯ】５からは上記パルスＶＰの周期を２０４８分割す
るパルスＰｖが得られる。このパルスＰｖは２０４８進
カウンタ１６に供給されてカウントされる。このカウン
タ１６から得られるキャリーパルスＣＡ ｖが位相比較
回路１３に加えられて上記パルス■Ｐと位相比較されて
いる。従って、ＶＣＯ１５の出力パルスＰｖは上記パル
ス■Ｐと同期されている。
カウンタ１６からは、０番目〜２０４８番目のパルスＰ
ｖを夫々カウントする毎にパルスＰＶＯ〜Ｐｖ□０４Ｂ
が出力され、これらのうちの適当な２つのパルスＰｖ□
、Ｐｖアを選択し、一方のパルスｐ ｖｍの立上りで論
理 回路としてのフリップフロップ１７をセットし、他
方のパルスＰｖ、の立上りでフリップフロップ１７をリ
セットするようにしている。
ｖを夫々カウントする毎にパルスＰＶＯ〜Ｐｖ□０４Ｂ
が出力され、これらのうちの適当な２つのパルスＰｖ□
、Ｐｖアを選択し、一方のパルスｐ ｖｍの立上りで論
理 回路としてのフリップフロップ１７をセットし、他
方のパルスＰｖ、の立上りでフリップフロップ１７をリ
セットするようにしている。
従って、このフリップフロップ１７より、所望のパルス
幅を有する垂直ブランキングパルスＶＢＬＫを得ること
ができる。このパルスＶＢＬＫはフリップフロップ１０
でパルスＨＢ Ｌ Ｋと同期がとられた後、ミキサ１８
に加えられて上記パルスＨＢＬＫと合成されて出力され
る。
幅を有する垂直ブランキングパルスＶＢＬＫを得ること
ができる。このパルスＶＢＬＫはフリップフロップ１０
でパルスＨＢ Ｌ Ｋと同期がとられた後、ミキサ１８
に加えられて上記パルスＨＢＬＫと合成されて出力され
る。
以上によれば、カウンタ８．１６から出力されるパルス
Ｐｏｏ〜Ｐ ）＋６３ 、Ｐ ｖｏ−Ｐ Ｖ２Ｏ４Ｂか
ら夫々任意に２つずつ選択し、この選択されたパルスで
フリップフロップ９．１７をセット及びリセットするこ
とにより、夫々所望のパルス幅を有する水平ブランキン
グパルスＨＢＬＫと垂直ブランキングパルスＶＢＬＫと
を得ることができる。
Ｐｏｏ〜Ｐ ）＋６３ 、Ｐ ｖｏ−Ｐ Ｖ２Ｏ４Ｂか
ら夫々任意に２つずつ選択し、この選択されたパルスで
フリップフロップ９．１７をセット及びリセットするこ
とにより、夫々所望のパルス幅を有する水平ブランキン
グパルスＨＢＬＫと垂直ブランキングパルスＶＢＬＫと
を得ることができる。
尚、本実施例においては、フリップフロップ９．１７を
論理回路として用いているが、上記パルスＰ ＨＯ〜Ｐ
）＋６３ 、Ｐ ｖｏ” Ｐ Ｖ２Ｏ４Ｂを分解能と
する種々のパルス幅を有するパルスＨＢＬＫ及びＶＢＬ
Ｋを作成するためにフリップフロップ９．１７以外の論
理回路を用いることができるのは勿論である。
論理回路として用いているが、上記パルスＰ ＨＯ〜Ｐ
）＋６３ 、Ｐ ｖｏ” Ｐ Ｖ２Ｏ４Ｂを分解能と
する種々のパルス幅を有するパルスＨＢＬＫ及びＶＢＬ
Ｋを作成するためにフリップフロップ９．１７以外の論
理回路を用いることができるのは勿論である。
本発明によれば、全ての水平走査周波数に対して水平及
び垂直ブランキングパルスのパルス幅を適切に定めるこ
とができる。従って、オーバブランキングによる画面の
欠落、帰線の未消去部分及びＶジッタ等をなくすことが
できる。また調整も容易に行うことができる。
び垂直ブランキングパルスのパルス幅を適切に定めるこ
とができる。従って、オーバブランキングによる画面の
欠落、帰線の未消去部分及びＶジッタ等をなくすことが
できる。また調整も容易に行うことができる。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の動作を示すタイミングチャートである。 なお図面に用いた符号において、 １−・−・・−・−一−−−−−−−−偏向回路４．１
２− ・−ＰＬＬ回路 ８ 、 １８−−−−一力つンタ ９．１７− ・−フリップフロップ である。
１図の動作を示すタイミングチャートである。 なお図面に用いた符号において、 １−・−・・−・−一−−−−−−−−偏向回路４．１
２− ・−ＰＬＬ回路 ８ 、 １８−−−−一力つンタ ９．１７− ・−フリップフロップ である。
Claims (1)
- 【特許請求の範囲】 水平帰線期間又は垂直帰線期間に得られるパルスが供給
されるＰＬＬ回路と、 上記ＰＬＬ回路の出力パルスが供給されるカウンタと、 上記カウンタ出力を演算して所望のパルス幅を有するブ
ランキングパルスを形成する論理回路とを設けて成るブ
ランキング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052672A JP2755324B2 (ja) | 1987-03-07 | 1987-03-07 | ブランキング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62052672A JP2755324B2 (ja) | 1987-03-07 | 1987-03-07 | ブランキング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63219273A true JPS63219273A (ja) | 1988-09-12 |
| JP2755324B2 JP2755324B2 (ja) | 1998-05-20 |
Family
ID=12921362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62052672A Expired - Fee Related JP2755324B2 (ja) | 1987-03-07 | 1987-03-07 | ブランキング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755324B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169581B1 (en) * | 1994-04-01 | 2001-01-02 | Honeywell Inc. | Phase-locked sync stripper |
| US6433829B1 (en) * | 1998-05-26 | 2002-08-13 | Sony Corporation | Signal processing apparatus for setting up vertical blanking signal of television set |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212264A (ja) * | 1982-06-03 | 1983-12-09 | Hitachi Denshi Ltd | 制御信号発生器 |
| JPS5953022A (ja) * | 1982-09-20 | 1984-03-27 | 株式会社東芝 | 保護継電方式 |
| JPS6157747U (ja) * | 1984-09-19 | 1986-04-18 | ||
| JPS63173467A (ja) * | 1987-01-12 | 1988-07-18 | Mitsubishi Electric Corp | 水平同期信号ブランキングパルス発生器 |
-
1987
- 1987-03-07 JP JP62052672A patent/JP2755324B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212264A (ja) * | 1982-06-03 | 1983-12-09 | Hitachi Denshi Ltd | 制御信号発生器 |
| JPS5953022A (ja) * | 1982-09-20 | 1984-03-27 | 株式会社東芝 | 保護継電方式 |
| JPS6157747U (ja) * | 1984-09-19 | 1986-04-18 | ||
| JPS63173467A (ja) * | 1987-01-12 | 1988-07-18 | Mitsubishi Electric Corp | 水平同期信号ブランキングパルス発生器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169581B1 (en) * | 1994-04-01 | 2001-01-02 | Honeywell Inc. | Phase-locked sync stripper |
| US6433829B1 (en) * | 1998-05-26 | 2002-08-13 | Sony Corporation | Signal processing apparatus for setting up vertical blanking signal of television set |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755324B2 (ja) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |