JPH10268842A

JPH10268842A - マトリクス型表示装置の駆動回路

Info

Publication number: JPH10268842A
Application number: JP9074161A
Authority: JP
Inventors: Isao Nishino; 功西野; Kazuhiro Kamimura; 和広上村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-26
Filing date: 1997-03-26
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】マトリクス型表示装置における表示輝度ムラ
を補正する。【解決手段】水平補正信号発生回路１６０が一水平駆
動期間内で波形の変化する水平補正信号を発生し、ＸＣ
ＬＫ位相変調回路１７０が水平補正信号に基づき、水平
方向に画素ＴＦＴ１１Ａ〜ｍｎＤを順次選択するための
水平シフトレジスタ３０の転送クロックの位相を変調す
る。水平シフトレジスタ３０の各段ＤＦＦ３０１〜３０
ｎは、位相変調転送クロックＸＣＬＫ−１に基づいて順
次水平駆動の開始タイミングを示す水平スタートパルス
ＸＳＴＰをシフトして順次出力し、これがアンド回路３
１１〜３１ｎを介してＦＥＴスイッチ０１Ａ〜０ｎＤに
供給される。よって、最終的には画素ＴＦＴ１Ａ〜ｍｎ
Ｄにサンプル用コンデンサ０１Ｅ〜０ｎｈから供給され
る表示画像データの電圧レベルが上記転送クロックＸＣ
ＬＫ−１に応じて制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示装置や
その他、マトリクス状に配置された画素を選択して表示
を行う表示装置、いわゆるマトリクス型表示装置に利用
される駆動回路に関するものである。

【０００２】

【従来の技術】図１８は、従来のマトリクス表示装置と
して液晶表示装置の駆動回路の構成について以下に説明
する。

【０００３】図示する液晶表示装置は、一方の基板上に
マトリクス状に配置された各液晶表示画素に対応して、
それぞれ画素スイッチ素子１１Ａ〜ｍｎＤが形成された
いわゆるアクティブマトリクス型の液晶表示装置であ
る。図１８に示す例では、画素スイッチ素子として画素
ＴＦＴ（薄膜トランジスタ）が用いられている。各画素
ＴＦＴ１１Ａ〜ｍｎＤのゲートは、行方向（水平駆動方
向）に設けられたゲートラインに接続されている。各画
素ＴＦＴのソース（又はドレイン）は、それぞれ列方向
（垂直駆動方向）に設けられたデータラインに接続さ
れ、更に画素ＴＦＴのドレイン（又はソース）には液晶
を駆動するための画素電極がそれぞれ接続されている。
そして、液晶表示装置では、各画素ＴＦＴを順次オンさ
せ、データラインを介して画素電極に表示画像信号に応
じた電圧を印加することにより、この画素電極と液晶層
を挟んで対向配置される基板上の共通電極（図示しな
い）との間に表示画像に応じた電位差を与え、画素部の
液晶を駆動して所望の表示を行っている。

【０００４】このようなアクティブマトリクス型の液晶
表示装置を駆動する駆動回路は、概略すると、各画素Ｔ
ＦＴを垂直方向に選択していく回路と、これと合わせて
水平方向に選択していくための回路（ここでは、表示画
像信号を供給するための回路）とを備える。

【０００５】以下、表示装置の駆動回路の具体的な構成
について説明する。

【０００６】各画素ＴＦＴ１１Ａ、１１Ｂ、１１Ｃ、１
１Ｄ、１ｎＡ〜１ｎＤ、…、ｍｎＡ〜ｍｎＤには、各画
素毎の液晶等価容量１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈ、
１ｎＥ〜１ｎＨ、…、ｍｎＥ〜ｍｎＨが接続されてい
る。上記画素ＴＦＴを水平方向に選択して表示画像デー
タを供給するための回路構成は次の通りである。まず、
図１８において、ＸＣＬＫ発生回路１０には、表示画像
の１画素の周期のドットクロックＣＬＫが入力されてお
り、その１／４の周波数のクロックＸＣＬＫを発生す
る。

【０００７】ＸＳＴＰ発生回路２０は、水平駆動の開始
タイミングを示す水平スタートパルスＸＳＴＰを発生す
る回路であり、図１９に示すようにＤフリップフロップ
２０Ａ、２０Ｂ、アンド回路２０Ｃによって構成されて
いる。また、このＸＳＴＰ発生回路２０には、表示画像
の一水平駆動周期の水平駆動パルスＨＤが入力されてい
る。

【０００８】水平シフトレジスタ３０は、ｎ個のＤフリ
ップフロップ（以下、ＤＦＦ）３０１〜３０ｎ（ｎは整
数）で構成され、クロックＸＣＬＫを転送クロックとし
て、上記水平スタートパルスＸＳＴＰを順次シフトし、
これを各ＤＦＦ３０１〜３０ｎのＱ出力端子から出力す
る。また、出力側にはアンド回路３１１、３１２、・・
・、３１ｎが設けられ、それぞれ対応するＤＦＦ３０１
〜３０ｎの出力と、クロックＸＣＬＫとの論理積をとっ
て出力する。

【０００９】各データラインに表示画像信号を供給する
共通データライン（図では４本）と、垂直方向に並ぶ画
素ＴＦＴが接続されているデータラインとの間にはＦＥ
Ｔスイッチ０１Ａ〜０ｎＡ、０１Ｂ〜０ｎＢ、０１Ｃ〜
０ｎＣ、０１Ｄ〜０ｎＤが設けられている。複数個（図
では４個）毎にＦＥＴスイッチ０１Ａ〜０１Ｄ、０２Ａ
〜０２Ｄ、・・・０ｎＡ〜０ｎＤはまとめられ、そのゲー
トがそれぞれ対応する一つのアンド回路３１１、３１２
〜３１ｎに接続されている。また、各ＦＥＴスイッチ０
１Ａ〜０ｎＡ、０１Ｂ〜０ｎＢ、０１Ｃ〜０ｎＣ、０１
Ｄ〜０ｎＤのソース（又はドレイン）には、それぞれ対
応してサンプル用コンデンサ０１Ｅ〜０１Ｈ、…、０ｎ
Ｅ〜０ｎＨが接続されている。このため、アンド回路３
１１〜３１ｎの出力により、複数個のＦＥＴスイッチが
同時に選択され、選択されたＦＥＴスイッチに接続され
た上記サンプル用コンデンサは、ＦＥＴスイッチを介し
てＤ／Ａコンバータ１１０Ａ〜１１０Ｄの出力を取り込
んでこれを１水平駆動期間サンプルホールドする。

【００１０】反転駆動回路４０は、図２０に示すよう
に、反転回路４０Ａ、レベルシフト回路４０Ｂ及び４０
Ｃ、スイッチ４０Ｄを備え、入力される６ビットのディ
ジタル画像信号Ｒに基づいて、出力が、液晶に応じたレ
ベルで１水平駆動及び１垂直駆動ごとに、上下（又は正
負）に反転する信号を作成して、これを表示画像信号と
して出力する。また、２分周回路５０は水平駆動パルス
ＨＤを２分周し、２分周回路６０は垂直駆動パルス（以
下、ＶＤ）を二分周し、更に２分周回路８０は、ドット
クロックＣＬＫを２分周する。エクスクルーシブＯＲ７
０には、２分周回路５０の出力と、２分周回路６０の出
力とが供給され、排他的論理和をとって出力する。エク
スクルーシブＯＲ９０は、エクスクルーシブＯＲ７０の
出力と、２分周回路８０の出力との排他的論理和をと
り、反転駆動回路４０の反転タイミングとなるスイッチ
信号ＳＷを発生する。

【００１１】サンプリングパルス発生回路１００は、図
２１に示すように、ＤＦＦ１００Ａ及び１００Ｂ、アン
ド回路１００Ｃ、オア回路１００Ｄ、ＤＦＦ１００Ｅ、
１００Ｆ、１００Ｇ及び１００Ｈを備えている。ＤＦＦ
１００Ａ、Ｂ、Ｅ〜ＨのＣＫ端子にはそれぞれドットク
ロックＣＬＫが供給され、クリア端子（以下ＣＬＲ端
子）には水平駆動パルスＨＤが供給されており、ＤＦＦ
１００Ｅ〜１００Ｈの各Ｑ出力端子より、反転駆動回路
４０から供給される表示画像信号をサンプルホールド回
路１１０Ａ〜１１０Ｄがサンプルホールドするためのサ
ンプルリングパルスＳＰＬ−１〜ＳＰＬ−４を出力す
る。

【００１２】また、サンプルホールド回路１１０Ａ、１
１０Ｂ、１１０Ｃ、１１０Ｄは、それぞれ、図２２に示
すように６つのＤＦＦ１１００、１１０１、１１０２、
１１０３、１１０４及び１１０５を備え、各ＣＫ端子
に、サンプリングパルスＳＰＬ−１〜４のいずれかが供
給され、Ｄ端子に入力される反転駆動回路４０からの６
ビットデジタル表示画像信号をサンプルホールドして、
これを対応するラッチ回路１２０Ａ〜１２０Ｄに出力す
る。

【００１３】ラッチ回路１２０Ａ、１２０Ｂ、１２０
Ｃ、１２０Ｄは、図２３に示すように６つのＤＦＦ１２
００、１２０１、１２０２、１２０３、１２０４、１２
０５を備え、各ＣＫ端子にはサンプリングパルスの１つ
（ここでは、ＳＰＬ−１）が供給されている。サンプル
ホールド回路１１０Ａ〜１１０Ｄ回路でそれぞれサンプ
ルホールドされた信号をこのサンプリングパルスＳＰＬ
−１に応じて同一タイミングの信号に揃え、対応するデ
ジタルアナログ（以下Ｄ／Ａ）コンバータ１３０Ａ、１
３０Ｂ、１３０Ｃ及び１３０Ｄにそれぞれ出力する。

【００１４】Ｄ／Ａコンバータ１３０Ａ、１３０Ｂ、１
３０Ｃ、１３０Ｄが、対応するラッチ回路１２０Ａ、１
２０Ｂ、１２０Ｃ、１２０Ｄから供給されるデジタルの
ラッチデータをアナログ信号に変換してこれを対応する
４本の共通データラインにそれぞれ出力する。各共通デ
ータラインには、上述のＦＥＴスイッチ０１Ａ〜０ｎ
Ａ、０１Ｂ〜０ｎＢ、０１Ｃ〜０ｎＣ、０１Ｄ〜０ｎＤ
のソース・ドレインを介してデータラインが接続され、
更にこのデータラインには画素ＴＦＴのソース（又はド
レイン）が接続されている。よって、水平シフトレジス
タ３０によって選択されたデータラインには、上記Ｄ／
Ａコンバータ１３０Ａ〜１３０Ｄからのアナログ表示画
像データが供給されることとなる。

【００１５】図１８において、各画素ＴＦＴを垂直方向
に選択するための回路として、ＹＳＴＰ発生回路及び上
述の垂直シフトレジスタ１５０及びアンド回路１５１１
〜１５１ｍを備えている。ＹＳＴＰ発生回路１４０は、
図２４に示すように、ＤＦＦ１４０Ａ、１４０Ｂ、アン
ド回路１４０Ｃを備え、表示画像の垂直周期を示す垂直
駆動パルスＶＤがＤＦＦ１４０Ａ及び１４０ＢのＣＬＲ
端子に供給され、水平駆動パルスＨＤが各ＣＫ端子に供
給されている。そして、ＹＳＴＰ発生回路１４０は、こ
れら垂直駆動パルスＶＤ及び水平駆動パルスＨＤに基づ
いて、液晶表示パネルの垂直駆動の開始タイミングを示
す垂直スタートパルスＹＳＴＰを発生する。

【００１６】垂直シフトレジスタ１５０は、ｍ個のＤＦ
Ｆ１５０１〜１５０ｍ（ｍは整数）で構成されており、
各ＤＦＦ１５０１〜１５０ｍのＣＫ端子に供給される水
平駆動パルスＨＤに従って上記ＹＳＴＰ発生回路１４０
から出力される垂直スタートパルスＹＳＴＰを順次シフ
トして、各Ｑ出力端子から順次出力する。

【００１７】ＤＦＦ１５０１〜１５０ｍの各Ｑ出力端子
には、対応するアンド回路１５１１〜１５１ｍの一方の
入力に供給されており、各アンド回路１５１１〜１５１
ｍは、垂直シフトレジスタ１５０からの出力と、他方の
入力に供給される水平駆動パルスＨＤとの論理積をと
り、これを走査信号として各ゲートラインに出力する。

【００１８】次に動作について説明する。通常の場合、
液晶の駆動は、液晶の応答がおそいためゲートラインご
とに線順次で行われる。このため液晶表示装置の駆動回
路は、入力されてくる画像信号Ｒをサンプルホールド
し、最終的に線順次の信号として、各画素にこれを供給
する必要がある。図１８に示す従来の液晶表示装置の駆
動回路は、水平画素数４×ｎ個、垂直画素数ｍ個の画素
数を備える液晶パネルを対象としており、まず、第１段
階にて、入力画像信号Ｒをｎ個（相）のデータとしてサ
ンプルホールドし、そののち、第２段階で１水平駆動期
間長のデータにサンプルホールドしている。

【００１９】以下、図２５及び図２６に示すタイミング
チャートに従って具体的に説明する。なお、駆動回路に
供給されるディジタルの入力表示画像信号のビット数
は、ここでは６ビットである。

【００２０】まず、４分周器であるＸＣＬＫ発生回路１
０は、水平駆動パルスＨＤ（２５−ｂ）をリセット信号
とし、ドットクロックＣＬＫ（２５−ａ）を４分周し
て、１／４の周波数のクロックＸＣＬＫ（２５−ｐ）を
発生する。

【００２１】得られたクロックＸＣＬＫは、水平シフト
レジスタ３０に転送クロックとして供給される。なお、
水平シフトレジスタ３０の段数は、図１８の場合、水平
画素数が４ｎなのでｎ段のＤＦＦ３０１〜３０ｎによっ
て構成されている。

【００２２】また、上記ＸＣＬＫは、図１９のＸＳＴＰ
発生回路２０のＣＫ端子にも供給され、ＸＳＴＰ発生回
路２０は、これに基づいて水平駆動のスタートタイミン
グを示す水平スタートパルスＸＳＴＰを発生する。ＸＳ
ＴＰ発生回路２０では、図１９に示されるように、ＤＦ
Ｆ２０ＡのＤ端子が「Ｈ」になっている。そこで、アン
ド回路２０Ｃが、上記ＤＦＦ２０Ａの出力と、次段ＤＦ
Ｆ２０Ｂの反転出力端子とのＡＮＤをとることにより、
ＤＦＦ２０ＡのＣＬＲ端子へ入力される水平駆動パルス
ＨＤが「Ｈ」となった次のクロック、即ち、ＸＣＬＫの
先の立ち上がりから次の立ち上がりまでのＸＣＬＫの１
周期分の長さの期間「Ｈ」となる水平スタートパルスＸ
ＳＴＰ（２５−ｑ）を発生する。従って、水平スタート
パルスＸＳＴＰの一周期の長さは、ＣＬＫの４周期分す
なわち４画素分の長さとなる。

【００２３】ＸＳＴＰ発生回路２０からの水平スタート
パルスＸＳＴＰは、水平シフトレジスタ３０のＤＦＦ３
０１のＤ端子に供給され、この水平スタートパルスＸＳ
ＴＰは、ＸＣＬＫに応じて順次次段のＤＦＦへとシフト
される。

【００２４】図２１のサンプリングパルス発生回路１０
０にはドットクロックＣＬＫがクロックとして供給され
ている。ここで、サンプリングパルス発生回路１００の
ＤＦＦ１００ＡのＤ端子はＨに設定されているため、Ｄ
ＦＦ１００Ａの出力Ｑは常時「Ｈ」である。よって、ア
ンド回路１００Ｃは、このＤＦＦ１００Ａの出力Ｑと、
次段ＤＦＦ１００Ｂの反転出力とのＡＮＤをとる。そし
て、アンド回路１００Ｃは、ＤＦＦ１００Ａ、１００
Ｂ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈのクリア
入力ＣＬＲである水平駆動パルスＨＤが「Ｈ」となった
次のドットクロックＣＬＫの立ち上がりから、各ＤＦＦ
ＣＬＫの１周期の長さのパルスであるＳＰＬ−０（２５
−ｃ）を発生する。このパルスＳＰＬ−０は、オア回路
１００Ｄを通り、ＤＦＦ１００ＥのＤ端子に供給され
る。ＤＦＦ１００Ｅ〜１００Ｈは、４段のシフトレジス
タを形成しており、ＳＰＬ−０は、クロックＣＬＫによ
り順々にシフトされ、サンプリングパルスＳＰＬ−１、
ＳＰＬ−２、ＳＰＬ−３、ＳＰＬ−４が、各ＤＦＦ１０
０Ｅ〜１００ＨのＱ出力端子から順次出力される（２５
−ｄ）〜（２５−ｇ）。

【００２５】反転駆動回路４０は、６ビットのディジタ
ル画像信号を１水平駆動毎、１垂直駆動毎、そして１画
素毎に反転し、液晶に応じた基準レベルで上下に反転す
る信号を出力する。図２０に示す反転回路４０Ａは、６
ビットの入力信号（図２６ではアナログ信号波形（ａ）
で表示）を２進数「１１１１１１」から減算し、これに
より図２６（ｂ）に示すように入力信号に対して極性が
反転する。反転回路４０Ａの出力は、レベルシフト回路
４０Ｂに供給される。また、レベルシフト回路４０Ｃに
は、入力画像信号Ｒが直接供給される。そして、これら
レベルシフト回路４０Ｂ、４０Ｃは、図２６（ｃ）に波
形Ｃ１、Ｃ２として示されるように、入力される信号に
対して固定のＤＣ電位をそれぞれ付加し、スイッチ４０
Ｄに出力する。スイッチ４０Ｄは、エクスクルーシブＯ
Ｒ回路９０からのスイッチ信号ＳＷにより切り換え制御
されており、いずれかのレベルシフト回路４０Ｂ、４０
Ｃからの出力が選択的にサンプルホールド回路１１０Ａ
〜１１０Ｄに供給される。

【００２６】また、２分周回路５０は、水平駆動パルス
ＨＤを２分周し、２分周回路６０は垂直駆動信号ＶＤを
２分周し、得られた各２分周信号は、それぞれエクスク
ルーシブＯＲ回路７０の入力に供給され、排他的論理和
が求められる。更に、エクスクルシーブＯＲ回路９０
は、２分周回路８０からのＣＬＫの２分周信号と、上記
エクスルーシブＯＲ回路７０の出力との排他的論理和を
求める。そして、このエクスクルーシブＯＲ回路９０か
らの出力がスイッチ信号ＳＷ（図２６（ｄ））として、
上記反転駆動回路４０に供給される。なお、このスイッ
チ信号ＳＷは、１画素、１水平駆動ごとに反転し、さら
に同一水平駆動線では１垂直駆動ごとにも反転する信号
である。このようなスイッチ信号ＳＷを前述の反転駆動
回路４０のスイッチ４０Ｄに供給して制御するこによ
り、スイッチ４０Ｄからの出力は、図２６（ｅ）に示す
ような互いに極性が反対の２つの波形のように、１画
素、１水平駆動ごとに極性が反転し、さらに同一水平駆
動線では１垂直駆動ごとにも極性が反転する信号とな
る。

【００２７】図２６（ｅ）に示される反転駆動回路４０
からの出力は、次に、サンプルホールド回路１１０Ａ〜
１１０Ｄにそれぞれ供給される。図２２に示すように各
サンプルホールド回路１１０Ａ〜１１０Ｄの６ビットの
ＤＦＦ１１０１〜１１０５は、サンプリングパルス発生
回路１００からそれぞれ供給されるＳＰＬ−１〜ＳＰＬ
−４の立ちタイミングで、それぞれ反転駆動回路４０か
らの出力をサンプルホールドする。これにより、６ビッ
トの入力表示画像データは、１画素のデータが４画素分
の長さの４個（相）のデータに変換されることとなる。

【００２８】サンプルホールド回路１１０Ａ〜１１０Ｄ
から出力される４個のデータは、それぞれラッチ回路１
２０Ａ〜１２０Ｄに供給される。ラッチ回路１２０Ａ〜
１２０Ｄでは、それぞれ、図２３に示すラッチ１２００
〜１２０５が、ＳＰＬ−１の立ち上がりタイミングでサ
ンプルホールド回路１１０Ａ〜１１０Ｄからの４個のデ
ータをラッチ／保持する。このようにして、図２５の
（２５−ｌ）、（２５−ｍ）、（２５−ｎ）、（２５−
ｏ）に示すように、４個のデータは同一タイミングで変
化するよう揃えられ、Ｄ／Ａコンバータ１３０Ａ〜１３
０Ｄに供給されて、アナログ信号となる。

【００２９】水平シフトレジスタ３０のＤＦＦ３０１〜
３０ｎの出力は、ドットクロックＣＬＫの４周期分、つ
まり４画素期間ごとに「Ｈ」のＸＳＴＰを出力し、次段
のＤＦＦに転送される。ＤＦＦ３０１の出力（２５−
ｒ）は、アンド回路３１１の一方の入力に供給される。
アンド回路３１１の他方の入力にはＸＣＬＫが供給され
ているので、アンド回路３１１は、水平シフトレジスタ
３０のＤＦＦ３０１の出力とＸＣＬＫ（２５−ｒ）の論
理積をとって出力する。この出力は、ＦＥＴスイッチ０
１Ａ、０１Ｂ、０１Ｃ、０１Ｄのゲートに共通に供給さ
れる。

【００３０】従って、アンド回路３１１からの出力が
「Ｈ」となって、ＦＥＴスイッチ０１Ａ、０１Ｂ、０１
Ｃ、０１Ｄのゲートが「Ｈ」となると、そのＦＥＴスイ
ッチはオンし、ＦＥＴスイッチ０１Ａ〜０１Ｄのドレイ
ンに接続されたＤ／Ａコンバータ１３０Ａ〜１３０Ｄの
出力（２５−ｌ）、（２５−ｍ）、（２５−ｎ）、（２
５−ｏ）が、それぞれサンプル用コンデンサ０１Ｅ、０
１Ｆ、０１Ｇ、０１Ｈに充電される。また、各サンプル
用コンデンサ０１Ｅ〜０１Ｈは、アンド回路３１１の出
力が「Ｌ」となって、ＦＥＴスイッチ０１Ａ〜０１Ｄが
オフとなると、次にオンするまでその電圧を保持する。
水平シフトレジスタ３０の各出力は１水平駆動期間に１
回「Ｈ」となるからサンプル用コンデンサ０１Ｅ、０１
Ｆ、０１Ｇ、０１Ｈの電圧は１水平駆動周期の時間保持
されることとなる。なお、水平シフトレジスタ３０の他
のＤＦＦ３０２〜３０ｎの出力についても、対応するア
ンド回路３１２〜３１ｎによって対応するＦＥＴスイッ
チ０２Ａ〜０２Ｄ・・・０ｎＡ〜０ｎＤが上記と同様に動
作し、サンプル用コンデンサ０２Ｅ〜０２Ｄ・・・０ｎＥ
〜０ｎＤがそれぞれＤ／Ａコンバータ１３０Ａ〜１３０
Ｄの出力信号を一水平駆動期間保持する。

【００３１】ＹＳＴＰ発生回路１４０に垂直駆動パルス
ＶＤが入力されると、ＹＳＴＰ発生回路１４０は、この
垂直駆動パルスＶＤに応じて、ＸＳＴＰ発生回路２０と
同様の動作で垂直スタートパルスＹＳＴＰを発生する。
垂直スタートパルスＹＳＴＰは垂直シフトレジスタ１５
０に入力される。垂直シフトレジスタ１５０は、水平駆
動パルスＨＤを転送クロックとしており、各段ＤＦＦ１
５０１〜１５０ｍにおいて、水平駆動パルスＨＤが立ち
上がる度に、垂直スタートパルスＹＳＴＰがシフトさ
れ、対応するアンド回路１５１１〜１５１ｍに出力され
る。

【００３２】各アンド回路１５１１〜１５１ｍの出力は
対応するゲートラインにそれぞれ接続されており、同一
水平駆動線上（ゲートライン）の画素ＴＦＴのゲート
（例えば、１１Ａ〜１１Ｄ・・・１ｎＡ〜１ｎＤ）が一水
平駆動期間毎に選択され、選択された画素ＴＦＴのゲー
トが「Ｈ」となって画素ＴＦＴがオンする。そして、サ
ンプル用コンデンサ０１Ｅ〜０ｎＨが保持しデータライ
ンに供給されるアナログ表示データが、オンした画素Ｔ
ＦＴを介して画素電極に供給され、液晶の画素ごとの等
価容量１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈ〜１ｎＥ、１ｎ
Ｆ、１ｎＧ、１ｎＨに表示データに応じた電圧が書き込
まれ、その電圧に応じて液晶分子が駆動され、光透過量
が制御されて所望の画像が表示される。

【００３３】

【発明が解決しようとする課題】従来のマトリクス型表
示装置は、以上のような駆動回路によって動作する。

【００３４】しかし、液晶表示装置においては、液晶表
示パネルの後方に光源が配置されており、この光源から
出射される光の透過量を画素毎に制御して表示を行って
いるため、表示画面内に均一に光源からの光を供給でき
ない場合には、各画素へ均一な電圧レベルの表示画像信
号を供給しても、液晶表示画面上で透過光量に差が発生
して輝度ムラが現れてしまう。例えば、液晶表示画面が
大型化した場合には、画面内で均一に光源からの出射光
を供給することが難しくなり、また、投射型液晶表示装
置などでは、高輝度の光源を用い、拡大して透過画面を
表示するので、このような光源の輝度ムラが目立つこと
があった。

【００３５】また、Ｄ／Ａコンバータ１１０Ａ〜１１０
Ｄなどのデータ出力部や、サンプル用コンデンサなどの
データ保持部から、各画素ＴＦＴまでの配線長が、画素
位置によって異なるため、Ｄ／Ａコンバータやサンプル
用コンデンサから離れた位置にある画素ＴＦＴまでの配
線は、近い位置にある画素ＴＦＴまでの配線に比較し
て、その抵抗、容量及びインダクタンス分が大きくな
る。このため、特に、配線として抵抗の高い材料を用い
た場合には、Ｄ／Ａコンバータ等からの距離に依存し
て、各画素に供給される表示画像信号の電圧レベルが変
化することとなり、液晶表示画面上で輝度にムラを生ず
ることとなってしまう。表示画面が大型化すればするほ
ど、配線長の差が大きくなることから、輝度ムラが問題
となる可能性がある。

【００３６】上記のような理由によって発生する輝度ム
ラを駆動回路の駆動方法によって補正する場合には、通
常、表示画像信号そのものの振幅を補正波形に基づき変
化させる。このため、表示画像信号に適した、振幅変調
しても黒の基準レベルが各画素で変化しないような高精
度の振幅変調回路が必要であった。

【００３７】ディジタル回路を利用して、このような振
幅変調回路を実現することが考えられるが、この場合、
入力信号のビット数（分解能）より出力側のビット数を
大きくしなければならない。従って、ディジタル回路の
規模が大きくなってしまい、Ｄ／Ａコンバータの分解能
も高くなければならず、高価なものが必要であった。従
って、簡単な構成で安価な回路によって、各画素への印
加電圧を制御できる駆動回路が求められている。

【００３８】本発明は、このように簡単かつ安価な回路
構成で各画素への印加電圧を制御可能であって、表示装
置において均質な画像表示を可能とするための駆動回路
を提供することを目的とする。

【００３９】

【課題を解決するための手段】この発明は、複数の画素
がマトリクス状に配置された表示装置の駆動回路であっ
て、転送クロックに応じて水平方向又は垂直方向に並ぶ
前記各画素を選択するためのシフトレジスタと、一画面
の一水平駆動期間又は一垂直駆動期間中で波形の変化す
る補正信号を発生する補正信号作成手段と、前記補正信
号に基づいて、前記シフトレジスタの前記転送クロック
の位相を変調するクロック位相変調手段と、を備えるこ
とを特徴とするものである。

【００４０】また、この発明は、複数の画素がマトリク
ス状に配置された表示装置の駆動回路であって転送クロ
ックに応じて水平方向に並ぶ前記各画素を順次選択する
ためのシフトレジスタと、前記一水平駆動期間内で電圧
レベルの変化する水平補正信号を発生する補正信号作成
手段と、前記水平補正信号に基づいて、前記シフトレジ
スタの前記転送クロックの位相を変調させるクロック位
相変調手段と、を備えることを特徴とするものである。

【００４１】更に、この発明は、複数の画素がマトリク
ス状に配置された表示装置の駆動回路であって、転送ク
ロックに応じて垂直方向に並ぶ前記各画素を順次選択す
るためのシフトレジスタと、前記一垂直駆動期間内で電
圧レベルの変化する垂直補正信号を発生する補正信号作
成手段と、前記垂直水平補正信号に基づいて、前記シフ
トレジスタの転送クロックの位相を変調するクロック位
相変調手段と、を備えることを特徴とするものである。

【００４２】また、この発明は、前記補正信号作成手段
は、水平駆動信号又は垂直駆動信号に応じて電圧レベル
の変化するノコギリ波を作成して、これを前記水平又は
垂直補正信号として前記クロック位相変調手段に供給
し、前記クロック位相変調手段は、前記水平又は垂直補
正信号の電圧レベルに応じて前記転送クロックを位相変
調し、前記シフトレジスタに供給することを特徴とする
ものである。

【００４３】更に、前記シフトレジスタは、転送クロッ
クとして複数相のクロックを用い、前記複数相のクロッ
クのいずれかを前記クロック位相変調手段から出力され
る位相変調転送クロックとすることを特徴とするもので
ある。

【００４４】また、前記シフトレジスタは、転送クロッ
クとして２相の転送クロックを用い、前記２相の転送ク
ロックの一方を前記クロック位相変調手段からの非反転
位相変調転送クロックとし、前記２相のクロックの他方
を前記クロック位相変調手段からの反転位相変調転送ク
ロックとすることを特徴とするものである。

【００４５】この発明は、更に、前記クロック位相変調
手段に、前記水平又は垂直駆動期間中に電圧レベルの変
化する前記補正信号又は一定電圧のいずれを供給するか
を切り替える切り替え手段を備えることを特徴とするも
のである。

【００４６】また、更に、前記補正信号作成手段が作成
する前記補正信号の振幅を切り替える切り替え手段を備
えることを特徴とするものである。

【００４７】更に、表示画像のドットクロックの周波数
の高低を判別する周波数弁別手段を備え、前記切り替え
手段は、前記周波数弁別手段からの判別出力に基づき、
前記クロック位相変調手段に前記補正信号又は一定電圧
のいずれを供給するかを切り替えることを特徴とするも
のである。

【００４８】また、この発明では、更に、表示画像のド
ットクロックの周波数の高低を判別する周波数弁別手段
を備え、前記切り替え手段は、前記周波数弁別手段から
の判別出力に基づいて前記補正信号の振幅を切り替える
ことを特徴とするものである。

【００４９】前記切り替え手段は、表示画像の水平同期
信号の周波数が高い場合に、前記クロック位相変調手段
に前記補正信号を供給するか又は前記補正信号の振幅が
大きくなるように切り替え動作し、前記水平同期信号の
周波数が低い場合には、前記クロック位相変調手段に前
記一定電圧を供給するか又は前記補正信号の振幅が小さ
くなるように切り替え動作することを特徴とするもので
ある。

【００５０】また、この発明では、前記マトリクス型表
示装置が、前記マトリクス状に配置された前記画素の各
列間に配置され、列方向に並ぶ各画素に対して表示画像
信号を供給するための複数のデータラインを有し、前記
データラインに対して、所定の表示画像信号供給部から
出力される前記表示画像信号を選択的に供給するための
複数のスイッチ手段を備え、前記転送クロックに従って
前記シフトレジスタから出力される信号に応じて前記ス
イッチ手段を順次動作させることにより、前記各データ
ラインに供給される表示画像信号の電圧レベルを制御す
ることを特徴とするものである。

【００５１】更に、この発明では、前記マトリクス型表
示装置が、前記マトリクス状に配置された前記画素の各
行間に配置され、行方向に並ぶ各画素を選択して表示画
像信号を書き込むための走査信号がそれぞれ印加される
複数の走査ラインを有し、前記転送クロックに従って前
記シフトレジスタから出力される信号に応じた信号を、
前記走査信号として前記各走査ラインに順次印加するこ
とにより、各走査ラインに接続された各画素への表示画
像信号の書き込み期間を制御することを特徴とするもの
である。

【００５２】

【発明の実施の形態】以下、本発明に係るマトリクス型
表示装置の駆動回路として、液晶表示装置の駆動回路を
例に挙げ、その構成について図面を用いて説明する。

【００５３】実施の形態１．図１は、本実施の形態１に
係る液晶表示装置の駆動回路を示している。

【００５４】本実施形態１においては、水平方向に並ぶ
画素ＴＦＴ１１Ａ〜ｍｎＤを順次選択して表示画像信号
（以下、表示画像データという）を順次供給するための
水平シフトレジスタ３０からの選択信号の出力タイミン
グを、表示画面上の位置に応じて制御するための構成を
備えている。具体的には、一水平駆動期間内で電圧レベ
ルの変化する水平補正信号を発生する水平補正信号作成
手段として、水平補正信号発生回路１６０を有する。更
に、上記水平補正信号に基づいて水平シフトレジスタ３
０の転送クロックの位相を変調するクロック位相変調手
段として、ＸＣＬＫ位相変調回路１７０を備え、位相の
変調された転送クロックＸＣＬＫ−１を水平シフトレジ
スタ３０に供給している。

【００５５】水平シフトレジスタ３０の各段ＤＦＦ３０
１〜３０ｎは、上記位相変調された転送クロックＸＣＬ
Ｋ−１に基づいて順次水平スタートパルスＸＳＴＰをシ
フトし、これを順次出力することにより、画素ＴＦＴ１
Ａ〜ｍｎＤに供給される表示画像信号の電圧レベルが転
送クロックＸＣＬＫ−１に応じて制御されることとな
る。

【００５６】以下、本実施の形態１の具体的な構成につ
いて説明する。

【００５７】まず、ＸＣＬＫ発生回路１０は、表示画像
の１画素の周期のドットクロックＣＬＫが入力されてお
り、その１／４の周波数の水平転送クロックＸＣＬＫを
発生する。ＸＳＴＰ発生回路２０は、図１９に示すよう
にＤフリップフロップ２０Ａ、２０Ｂ、アンド回路２０
Ｃによって構成され、表示画像の一水平駆動周期の水平
駆動パルスＨＤが入力され、この水平駆動パルスＨＤに
基づいて水平駆動の開始タイミングを示すスタートパル
スＸＳＴＰを発生する。また、上記水平シフトレジスタ
３０は、ｎ個のＤＦＦ３０１〜３０ｎ（ｎは整数）によ
って構成され、ＣＬＫ端子に供給される転送クロックＸ
ＣＬＫ−１に基づいて、Ｄ端子に供給される水平スター
トパルスＸＳＴＰを順次シフトし、各ＤＦＦ３０１〜３
０ｎのＱ出力端子から出力する。アンド回路３１１、３
１２、・・・、３１ｎは、それぞれ対応するＤＦＦ３０１
〜３０ｎと、ＸＣＬＫとの論理積をとって出力する。

【００５８】垂直方向に並んだ画素ＴＦＴが接続された
データラインと、このデータラインに表示画像信号を供
給する共通データライン（図では４本）との間にはスイ
ッチ手段としてＦＥＴスイッチ０１Ａ〜０ｎＡ、０１Ｂ
〜０ｎＢ、０１Ｃ〜０ｎＣ、０１Ｄ〜０ｎＤが設けられ
ている。そして、複数個（図では４個）毎にＦＥＴスイ
ッチ０１Ａ〜０１Ｄ、０２Ａ〜０２Ｄ、・・・０ｎＡ〜０
ｎＤのゲートがまとめられ、それぞれ対応する一つのア
ンド回路３１１、３１２〜３１ｎに接続されている。ま
た、各ＦＥＴスイッチ０１Ａ〜０ｎＡ、０１Ｂ〜０ｎ
Ｂ、０１Ｃ〜０ｎＣ、０１Ｄ〜０ｎＤのソース（又はド
レイン）には、それぞれ対応してサンプル用コンデンサ
０１Ｅ〜０１Ｈ、…、０ｎＥ〜０ｎＨが接続されてい
る。このため、アンド回路３１１〜３１ｎの出力によ
り、複数個のＦＥＴスイッチが同時に選択され、選択さ
れたＦＥＴスイッチに接続された上記サンプル用コンデ
ンサは、ＦＥＴスイッチを介して表示画像信号供給部で
あるＤ／Ａコンバータ１１０Ａ〜１１０Ｄの出力を取り
込んでこれを１水平駆動期間サンプルホールドする。

【００５９】水平補正信号発生回路１６０は、図２
（ａ）又は（ｂ）に示すような構成を有している。図２
（ａ）の場合には、電源ＶＣＣに、分割抵抗１６０Ａ、
１６０Ｂが接続され、この分割抵抗１６０Ａと１６０Ｂ
の間には、ＰＮＰトランジスタ１６０Ｄのベースが接続
され、トランジスタ１６０Ｄのエミッタは抵抗１６０Ｃ
を介して電源ＶＣＣに接続され、トランジスタ１６０Ｄ
のコレクタには、コンデンサ１６０Ｅが接続されてい
る。そして、トランジスタ１６０Ｄは、そのベースに印
加される分割電圧に応じて動作し、これにより電源ＶＣ
Ｃからの電荷が、抵抗１６０Ｃ及びエミッタ・コレクタ
を介してコンデンサ１６０Ｅに充電される。コンデンサ
１６０Ｅとトランジスタ１６０Ｄのコレクタとの間には
ＮＰＮトランジスタ１６０Ｆのベースが接続されてい
る。

【００６０】また、インバータ１６０Ｊ及び抵抗１６０
Ｈを介して水平駆動パルスＨＤがＮＰＮトランジスタ１
６０Ｉのベースに印加されており、このトランジスタ１
６０Ｉのコレクタが、コンデンサ１６０Ｅとトランジス
タ１６０Ｆのベースとの間に接続されている。トランジ
スタ１６０Ｉは水平駆動パルスＨＤに応じて動作し、こ
のため水平動作パルスＨＤの周期である一水平駆動期間
毎に、コンデンサ１６０Ｅが放電し、コンデンサ１６０
Ｅの両端電圧が周期的に制御される。

【００６１】トランジスタＦは、コンデンサ１６０Ｅの
充電電圧に応じてが動作し、これにより、トランジスタ
１６０Ｆのエミッタと抵抗１６０Ｇとの間に接続された
ＯＵＴ端子から、後述する非反転の水平補正信号（４−
ｃ）が出力される。

【００６２】一方、図２（ｂ）の構成は、図２（ａ）の
構成と基本的に同一であるが、水平補正信号の極性を反
転して出力するための反転アンプ１６１がＯＵＴ端子の
前段に設けられている点で異なっている。このため、図
２（ｂ）の構成では、ＯＵＴ端子から反転された水平補
正信号（４−ｄ）が出力される。

【００６３】以上のように、図２（ａ）、（ｂ）のいず
れの水平補正信号発生回路１６０においても、水平駆動
期間毎に周期的にその電圧レベルの変化する水平補正信
号が出力される。

【００６４】ＸＣＬＫ位相変調回路１７０は、図３に示
すような構成を有している。

【００６５】図３において、ＸＣＬＫ位相変調回路１７
０は、積分器を構成する抵抗１７０Ａ及びコンデンサ１
７０Ｂと、コンパレータ１７０Ｄ及び抵抗１７０Ｃを備
えている。コンパレータ１７０Ｄの非反転（＋）入力端
子には、ＸＣＬＫ発生回路１０から供給されるクロック
ＸＣＬＫを積分して得られたノコギリ波が供給され、反
転（−）入力端子には水平補正信号発生回路１６０から
の水平補正信号（４−ｃ）又は（４−ｄ）が抵抗１７０
Ｃを介して供給されている。

【００６６】コンパレータ１７０Ｄは、２つの入力端子
に供給される信号を比較することにより、水平補正信号
（４−ｃ）又は（４−ｄ）のレベルに応じてクロックＸ
ＣＬＫを位相変調した位相変調転送クロックＸＣＬＫ−
１を出力する。コンパレータ１７０Ｄで得られた位相変
調転送クロックＸＣＬＫ−１は、水平シフトレジスタ３
０の各段ＤＦＦ３０１〜３０ｎのＣＫ端子に転送クロッ
クとして供給される。

【００６７】６ビットのディジタル画像信号Ｒが供給さ
れる反転駆動回路４０は、図２０に示すように、反転回
路４０Ａ、レベルシフト回路４０Ｂ及び４０Ｃ、スイッ
チ４０Ｄを備え、表示画像信号に基づいて、出力の極性
が、１水平駆動及び１垂直駆動ごとに、液晶に応じたレ
ベルで上下（又は正負）に反転する信号を作成して、こ
れを表示画像信号として出力する。また、２分周回路５
０は水平駆動パルスＨＤを２分周し、２分周回路６０は
垂直駆動パルス（以下、ＶＤ）を二分周し、更に２分周
回路８０は、ＣＬＫを２分周する。エクスクルーシブＯ
Ｒ回路７０には、２分周回路５０の出力と、２分周回路
６０の出力とが供給され、排他的論理和をとって出力す
る。エクスクルーシブＯＲ回路９０は、エクスクルーシ
ブＯＲ回路７０の出力と、ＣＬＫの排他的論理和をと
り、反転駆動回路４０の反転タイミングとなるスイッチ
信号を発生する。

【００６８】サンプリングパルス発生回路１００は、図
２１に示すようＤＦＦ１００Ａ及び１００Ｂ、アンド回
路１００Ｃ、オア回路１００と、ＤＦＦ１００Ｅ〜１０
０Ｈを備えている。ＤＦＦ１００Ａ、Ｂ、Ｅ〜ＨのＣＫ
端子にはそれぞれＣＬＫが供給され、クリア端子ＣＬＫ
には水平駆動パルスＨＤが供給されており、ＤＦＦ１０
０Ｅ〜１００Ｈの各Ｑ出力端子より、サンプルホールド
回路１１０Ａ〜１１０Ｄが反転駆動回路４０から供給さ
れる表示画像信号をサンプルホールドするためのサンプ
ルタイミングパルスＳＰＬ−１〜ＳＰＬ−４を出力す
る。

【００６９】また、上記サンプルホールド回路１１０Ａ
〜１１０Ｄは、それぞれ、図２２に示すように６つのＤ
ＦＦ１１００、１１０１〜１１０５を備え、各ＣＫ端子
に、サンプリングパルスＳＰＬ−１〜４のいずれかが供
給され、入力される反転駆動回路４０からの６ビットデ
ジタル表示画像信号をサンプルホールドして、これを対
応するラッチ回路１２０Ａ〜１２０Ｄに出力する。

【００７０】ラッチ回路１２０Ａ〜１２０Ｄは、図２３
に示すように６つのＤＦＦ１２００、１２０１〜１２０
５を備え、各ＣＫ端子にはサンプリングパルスの１つ
（ここでは、ＳＰＬ−１）が供給されている。そして、
サンプルホールド回路１１０Ａ〜１１０Ｄ回路でそれぞ
れサンプルホールドされた信号をこのサンプリングパル
スＳＰＬ−１に応じて同一タイミングの信号に揃え、対
応するＤ／Ａコンバータ１３０Ａ〜１３０Ｄにそれぞれ
出力する。そして、Ｄ／Ａコンバータ１３０Ａ〜１３０
Ｄが、対応するラッチ回路１２０Ａ〜１２０Ｄから供給
されるデジタルのラッチデータをアナログ信号に変換し
てこれを対応する４本の共通データラインにそれぞれ出
力する。

【００７１】各共通データラインには、上述のＦＥＴス
イッチ０１Ａ〜０ｎＡ、０１Ｂ〜０ｎＢ、０１Ｃ〜０ｎ
Ｃ、０１Ｄ〜０ｎＤのソース・ドレインを介してサンプ
ル用コンデンサとデータラインとが接続されている。各
データラインには、垂直方向に並ぶ複数の画素ＴＦＴの
ソース（又はドレイン）が接続されている。よって、水
平シフトレジスタ３０の出力によってＦＥＴスイッチが
動作すると、これにより対応するデータラインに、上記
Ｄ／Ａコンバータ１３０Ａ〜１３０Ｄからのアナログ表
示画像データが供給され、サンプル用コンデンサ０１Ｅ
〜０ｎＨに保持されることとなる。

【００７２】液晶表示パネルの垂直駆動の開始タイミン
グを示す垂直スタートパルスＹＳＴＰを発生するための
ＹＳＴＰ発生回路１４０は、図２４に示すように、ＤＦ
Ｆ１４０Ａ、１４０Ｂ、アンド回路１４０Ｃを備える。
そして、表示画像の垂直周期を示す垂直駆動パルスＶＤ
がＤＦＦ１４０Ａ及び１４０ＢのＣＬＲ端子に供給さ
れ、水平駆動パルスＨＤが各ＣＫ端子に供給されてい
る。ＹＳＴＰ発生回路１４０は、これら垂直駆動パルス
ＶＤ及び水平駆動パルスＨＤに基づいて、垂直スタート
パルスＹＳＴＰを発生する。

【００７３】また、垂直シフトレジスタ１５０は、ｍ個
のＤＦＦ（ｍは整数）で構成されており、各ＤＦＦのＣ
Ｋ端子に供給される水平駆動パルスＨＤに従って上記Ｙ
ＳＴＰ発生回路１４０から出力される垂直スタートパル
スＹＳＴＰを順次シフトして、各Ｑ出力端子から順次出
力する。

【００７４】ＤＦＦの各Ｑ出力端子には、対応するアン
ド回路１５１１〜１５１ｍの一方の入力に供給されてお
り、各アンド回路１５１１〜１５１ｍは、その他方の入
力に供給される水平駆動パルスＨＤと垂直シフトレジス
タ１５０からの出力との論理積をとる。同一水平方向に
配置された各ゲートラインには、画素ＴＦＴ（例えば、
１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ〜１ｎＡ、１ｎＢ、１
ｎＣ、１ｎＤ）のゲートがそれぞれ接続されており、こ
の走査ライン（以下、ゲートラインと言う）にアンド回
路１５１１〜１５１ｍからの出力が各画素ＴＦＴに表示
画像信号を書き込むための走査信号としてそれぞれ供給
される。

【００７５】次に、本実施の形態１の特徴的な動作につ
いて更に図１〜図６を用いて説明する。

【００７６】図２（ａ）及び（ｂ）に示す水平補正信号
発生回路１６０の抵抗１６０Ａ〜１６０Ｃ、トランジス
タ１６０Ｄ、コンデンサ１６０Ｅは、トランジスタ１６
０Ｄのコレクタ電流が一定値となるように動作する定電
流回路を構成する。即ち、電源電圧ＶＣＣを抵抗１６０
Ａ、１６０Ｂで分割した電圧にトランジスタ１６０Ｄの
ベース・エミッタ間の電圧を加算した電圧、すなわちト
ランジスタ１６０Ｄのエミッタ電圧は定電圧となる。よ
って、抵抗１６０Ｃにかかる電圧が定電圧となる。この
ため、抵抗１６０Ｃを流れる電流、即ちトランジスタ１
６０Ｄのエミッタ電流が定電流となり、またコレクタ電
流も定電流となる。このトランジスタ１６０Ｄのコレク
タ電流はコンデンサ１６０Ｅを充電する。従って、トラ
ンジスタ１６０Ｄのコレクタ側に接続されたコンデンサ
１６０Ｅには定電流充電がされることとなり、コンデン
サ１６０Ｅにかかる電圧は直線状に上昇する。

【００７７】インバータ１６０Ｊには、図４の（４−
ａ）に示すような一水平駆動周期毎の水平駆動パルスＨ
Ｄが印加される。インバータ１６０Ｊで極性が反転して
得られた反転信号（４−ｂ）は、コンデンサ１６０Ｅと
並列に接続されたトランジスタ１６０Ｉのベースに印加
される。このため、トランジスタ１６０Ｉは、水平駆動
パルスＨＤの「Ｌ」レベルの期間オン状態となる。トラ
ンジスタ１６０Ｉがオンするとコンデンサ１６０Ｅに充
電された電荷が急速に放電される。

【００７８】また、トランジスタ１６０Ｉがオフする
と、コンデンサ１６０Ｅは、定電流によって充電される
ため、コンデンサ１６０Ｅの電圧は、トランジスタ１６
０Ｉのオン期間の終了時点から直線的に上昇する。よっ
て、コンデンサ１６０Ｅにかかる電圧は、水平駆動パル
スＨＤの周期に等しい一水平駆動期間周期で変化するノ
コギリ波となる。このようにして得られたノコギリ波
は、トランジスタ１６０Ｆ、抵抗１６０Ｇによるエミッ
タフォロアを介してＯＵＴ端子から図４（４−ｃ）に示
すような水平補正信号として出力され、ＸＣＬＫ位相変
調回路１７０に供給される。また、図２（ｂ）に示すよ
うにＯＵＴ端子の前段に反転アンプ１６１が設けられて
いる場合には、図４の波形（４−ｃ）がこの反転アンプ
１６１によって反転し、図４の（４−ｄ）のような水平
補正信号が出力されることとなる。

【００７９】次に、図２（ａ）に示すように、水平補正
信号発生回路１６０から図４（４−ｃ）の水平補正信号
がＸＣＬＫ位相変調回路１７０の抵抗１７０Ｃに供給さ
れる場合の本実施の形態１の回路動作について、図５に
従って説明する。

【００８０】ＸＣＬＫ発生回路１０からのクロックＸＣ
ＬＫ（図５（５−ａ））がＸＣＬＫ位相変調回路１７０
の抵抗１７０Ａに供給されると、このクロックＸＣＬＫ
（５−ａ）は、抵抗１７０Ａ及びコンデンサＢによって
積分され、図５（５−ｂ）のようなクロックＸＣＬＫと
同一周期の積分波形となる。この積分波形は、コンパレ
ータ１７０Ｄの非反転（＋）入力端子に供給され、コン
パレータ１７０Ｄの反転（−）入力端子に供給される水
平補正信号発生回路１６０からの水平補正信号であるノ
コギリ波（４−ｃ）と比較される。

【００８１】比較の結果、コンパレータ１７０Ｄは、積
分波形の電圧レベルがノコギリ波の電圧レベルよりも高
い期間「Ｈ」となる図５（５−ｃ）に示すような波形を
位相変調転送クロックＸＣＬＫ−１として出力する。図
５から明らかなように、この転送クロックＸＣＬＫ−１
（５−ｃ）は、入力されるクロックＸＣＬＫに対し、水
平補正信号の電圧レベルに応じてその立ち上がり、立ち
下がり位相が変化しており、位相変調された信号となっ
ている。

【００８２】ＸＣＬＫ位相変調回路１７０からの位相変
調転送クロックＸＣＬＫ−１は、転送クロックとして水
平シフトレジスタ３０に供給される。水平シフトレジス
タ３０の各段のＤＦＦ３０１〜３０ｎは、このクロック
ＸＣＬＫ−１の立ち上がりにより、ＸＳＴＰ発生回路２
０から供給される水平スタートパルスＸＳＴＰを順次シ
フトし、また、各段ＤＦＦ３０１〜３０ｎは、図５の
（５−ｄ）、（５−ｅ）、（５−ｆ）、（５−ｇ）、
（５−ｈ）に示すようなタイミングで順次スタートパル
スＸＳＴＰを出力する。

【００８３】水平シフトレジスタ３０の各段ＤＦＦ３０
１〜３０ｎの出力は、対応するアンド回路３１１、３１
２、…、３１ｎで、クロックＸＣＬＫとの論理積がとら
れ、各アンド回路３１１〜３１ｎから図５の（５−
ｉ）、（５−ｊ）、（５−ｋ）、（５−ｌ）、（５−
ｍ）に示すようなパルスが順次出力される。なお、図５
には、全てのＤＦＦ３０１〜３０ｎ及びアンド回路３１
１〜３１ｎからの出力波形は示していないが、各回路か
らは、一水平駆動期間に一回、図５に示すようなパルス
を発生する。

【００８４】上記アンド回路３１１〜３１ｎから出力さ
れる（５−ｊ）〜（５−ｍ）のごときパルスは、水平補
正信号発生回路１６０から出力されるノコギリ波形の水
平補正信号のレベルが上昇するにつれ、これに応じて
「Ｈ」の期間が短くなっている。アンド回路３１１〜３
１ｎからの出力パルスが「Ｈ」の期間には、対応するＦ
ＥＴスイッチ０１Ａ〜０１Ｄ、…、０ｎＡ〜０ｎＤのゲ
ートに「Ｈ」が供給される。よって、アンド回路３１１
〜３１ｎの出力パルスが「Ｈ」の期間に、ＦＥＴスイッ
チはオンする。

【００８５】図５の（５−ｎ）に示すようなＤ／Ａコン
バータ１３０Ａ〜１３０Ｄからの出力データは、本実施
の形態１の場合、４相、つまり水平方向の４画素分のデ
ータであり、これらは４本の共通データラインのうちの
対応する１本にそれぞれ同一のタイミングで出力され
る。上記アンド回路３１１〜３１ｎからの出力パルスに
よって、ＦＥＴスイッチがオンすると、対応するサンプ
ル用コンデンサ０１Ｅ〜０１Ｈ、…、０ｎＥ〜０ｎＨ
は、図５の（５−ｎ）に斜線で示す期間に、Ｄ／Ａコン
バータ１３０Ａ〜１３０Ｄの出力でそれぞれ充電される
こととなる。

【００８６】ＸＣＬＫ位相変調回路１７０から出力され
る位相変調転送クロックＸＣＬＫ−１の「Ｈ」レベル期
間は、図５（５−ｃ）に示すように、一水平駆動期間に
おいてだんだん短くなる。対応してアンド回路３１１〜
３１ｎの「Ｈ」の出力期間も、図１中右に進むほど短く
なり、これによりサンプル用コンデンサ０１Ｅ〜０１
Ｈ、・・・、０ｎＥ〜０ｎＨへのアナログ表示画像データ
の書き込み期間も順次短くなる。このため、サンプル用
コンデンサ０１Ｅ〜０１Ｈ、…、０ｎＥ〜０ｎＨに印加
される電圧は、書き込み時間が短くなるにつれ、つまり
図１においてはＤ／Ａコンバータ１３０Ａ〜１３０Ｄか
ら水平方向に離れるにつれて、低くなる。

【００８７】従って、入力される画像信号では、その輝
度が画面上で一様である場合にも、水平補正信号発生回
路１６０で発生した水平補正信号（ノコギリ波）のレベ
ルに対応して、液晶表示容量１１Ｅ、１１Ｆ、１１Ｇ、
１１Ｈ〜１ｎＥ、１ｎＦ、１ｎＧ、１ｎＨに書き込まれ
る電圧も水平方向で変化することとなる。

【００８８】ところで、図２４に示すような構成のＹＳ
ＴＰ発生回路１４０は、入力される垂直駆動パルスＶＤ
に基づき、ＸＳＴＰ発生回路２０と同様の動作で、垂直
スタートパルスＹＳＴＰを発生する。この垂直スタート
パルスＹＳＴＰは垂直シフトレジスタ１５０に入力され
る。垂直シフトレジスタ１５０は、本実施の形態１にお
いては、水平駆動パルスＨＤをその転送クロックとして
おり、１水平駆動期間ごとに垂直スタートパルスＹＳＴ
Ｐがシフトして各段ＤＦＦ１５０１〜１５０ｍがこれを
出力する。アンド回路１５１１〜１５１ｍは、この各段
ＤＦＦ１５０１〜１５０ｍから順次出力される垂直スタ
ートパルスＹＳＴＰと水平駆動パルスＨＤとの論理積を
とり、その論理積結果を対応するゲートラインに順次走
査信号として出力する。

【００８９】水平方向に並ぶ画素ＴＦＴは、水平方向に
延びたゲートラインにそのゲートが接続され、各画素Ｔ
ＦＴは、対応するゲートラインが選択され、ゲートに
「Ｈ」が供給される期間オンする。そして、オンした画
素ＴＦＴは、データラインを介して、サンプル用コンデ
ンサ０１Ｅ〜０ｎＨに保持されている表示画像信号を取
り込む。なお、この表示画像信号は、その電圧レベル
が、水平補正信号のレベルによって制御されており、サ
ンプル用コンデンサ０１Ｅ〜０ｎＨに一水平駆動期間中
保持される。

【００９０】サンプル用コンデンサ０１Ｅ、０１Ｆ、０
１Ｇ、０１Ｈ〜０ｎＥ〜０ｎＨの保持電圧が、画素ＴＦ
Ｔ１１Ａ〜１１Ｄ、・・・、１ｎＡ〜１ｎＤを介して各液
晶表示容量１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈ、・・・、１
ｎＥ、１ｎＦ、１ｎＧ、１ｎＨに書き込まれ、書き込ま
れた電圧に応じて液晶の光透過量が変わり画像が表示さ
れる。

【００９１】以上のように、図２（ａ）の水平補正信号
発生回路１６０と、この水平信号発生回路１６０からの
水平補正信号（４−ｃ）を入力とするＸＣＬＫ位相変調
回路１７０とによって、液晶パネルの水平方向でその表
示輝度を調整することができる。このような構成は、例
えば、図１において、装置の光源の出射光量が表示パネ
ルの右側で多く、左側で少なくなっているような場合に
適用可能である。

【００９２】液晶表示装置では、その装置の厚さをでき
るだけ薄くするために、従来からパネルの側方に光源を
配置するサイドライト型の構成が多く用いられている。
このような配置では、光源の設置されているパネル側方
領域では表示輝度が高くなり、その設置領域から遠ざか
るにつれて表示輝度が低くなることがある。

【００９３】従って、例えば、光源が、図１の右側に設
置されている場合などにおいて、上述のような構成によ
って簡単にかつ確実に水平方向で各画素の透過光量を左
側より右側で少なくでき、光源の光量のバラツキをキャ
ンセルして、液晶表示画面上において均一な輝度で表示
を行うことが可能となる。

【００９４】次に、図２（ｂ）に示すように、水平補正
信号発生回路１６０から極性の反転したノコギリ波を水
平補正信号（４−ｄ）として出力し、これをＸＣＬＫ位
相変調回路１７０の抵抗１７０Ｃに供給する場合の動作
について図６に従って説明する。

【００９５】水平補正信号発生回路１６０からのノコギ
リ波（４−ｃ）を反転アンプ１６１によって反転するこ
とによりＸＣＬＫ位相変調回路１７０のコンパレータ１
７０Ｄの反転（−）入力端子には、抵抗１７０Ｃを介
し、図４の（４−ｄ）に示すように、水平駆動パルスＨ
Ｄの立ち上がりから直線的に電圧レベルの低下するノコ
ギリ波形が供給されることとなる。一方、コンパレータ
１７０Ｄの非反転（＋）入力端子には、ＸＣＬＫ発生回
路１０からのクロックＸＣＬＫ（６−ａ）の積分波形が
供給される（６−ｂ）。

【００９６】コンパレータ１７０Ｄは、波形（６−ｂ）
のように、ＸＣＬＫの積分波形と、ノコギリ波の水平補
正信号（４−ｄ）とを比較する。比較の結果、コンパレ
ータ１７０Ｄは、積分波形の電圧レベルが水平補正信号
（４−ｄ）の電圧レベルよりも高い期間「Ｈ」となる
（６−ｃ）に示す位相の位相変調転送クロックＸＣＬＫ
−１を出力する。この転送クロックＸＣＬＫ−１（６−
ｃ）は、入力されるクロックＸＣＬＫに対し、水平補正
信号の電圧レベルの低下に応じてその立ち上がり、立ち
下がり位相が変化しており、図５の（５−ｃ）とは反対
に、一水平駆動期間内で「Ｈ」レベル期間がだんだんと
長くなるパルス信号となっている。

【００９７】水平シフトレジスタ３０の各段のＤＦＦ３
０１〜３０ｎは、上記転送クロックＸＣＬＫ−１（６−
ｃ）の立ち上がりにより、ＸＳＴＰ発生回路２０から供
給される水平スタートパルスＸＳＴＰを順次シフトし、
また、（６−ｄ）、（６−ｅ）、（６−ｆ）、（６−
ｇ）、（６−ｈ）に示すようなタイミングで順次スター
トパルスＸＳＴＰを出力する。アンド回路３１１〜３１
ｎは、上記スタートパルスＸＳＴＰと、クロックＸＣＬ
Ｋとの論理積をとる。これにより、アンド回路３１１〜
３１ｎは、（６−ｉ）、（６−ｊ）、（６−ｋ）、（６
−ｌ）、（６−ｍ）に示すようなパルスを順次出力す
る。

【００９８】図６から明らかなように、上記アンド回路
３１１〜３１ｎから出力される（６−ｊ）〜（６−ｍ）
のような出力パルスは、水平補正信号発生回路１６０か
ら出力される反転水平補正信号（４−ｄ）の電圧レベル
が降下するにつれ、「Ｈ」レベル期間が長くなってい
る。このため、選択するＦＥＴスイッチが図１の右側に
いくにつれ、アンド回路３１１〜３１ｎからの出力パル
スのＨレベル期間が長くなり、対応するサンプル用コン
デンサ０１Ｅ〜０１Ｈ、…、０ｎＥ〜０ｎＨへの充電期
間が長くなる（図６の（６−ｎ）の斜線期間）。サンプ
ル用コンデンサ０１Ｅ〜０１Ｈ、…、０ｎＥ〜０ｎＨに
印加される電圧は、書き込み時間が長くなるにつれ高く
なるので、極性が反転された水平補正信号（４−ｄ）に
基づいて転送クロックＸＣＬＫ−１を作成することによ
り、Ｄ／Ａコンバータ１３０Ａ〜１３０Ｄから水平方向
に離れるにつれて書き込み電圧が高くなることとなる。

【００９９】液晶表示装置のパネルの大型化によって、
配線抵抗、配線容量等の観点から配線長が無視できなく
なる傾向にある。図１に示す構成の場合では、Ｄ／Ａコ
ンバータ１３０Ａ〜１３０Ｄから遠ざかるにつれて、各
共通データラインの配線抵抗等が増加することとなる。
従来のように同一レベルの表示画像データを出力した場
合には、サンプリング用コンデンサ０１Ａ〜０ｎＤに書
き込まれる電圧は、図中右側にいくにつれて低下し、表
示輝度にムラが発生してしまう。

【０１００】本実施の形態１では、上述のように水平補
正信号（６−ｃ）に基づいて水平シフトレジスタ３０の
転送クロックの位相変調を行い、Ｄ／Ａコンバータ１３
０Ａ〜１３０Ｄからの配線長の増大によるサンプリング
用コンデンサ０１Ｅ〜０ｎＨへの書き込み電圧の低下を
キャンセルすることができる。よって、水平方向で表示
輝度のムラが発生せず、画面上均一な輝度で表示するこ
とが可能となる。

【０１０１】実施の形態２．上記実施の形態１では、補
正信号として水平駆動パルスに基づいて作成した水平補
正信号（ノコギリ波）を用いた例を示しているが、本実
施の形態２では、垂直駆動パルスに基づいて垂直補正信
号を作成し、垂直方向での表示輝度ムラの発生を防止し
ている。図７は、実施の形態２の構成を示している。な
お、以下の説明において既に説明した図面と同一の部分
には同一の符号を付して説明を省略する。

【０１０２】本実施の形態２では、垂直シフトレジスタ
１５０の転送クロックを位相変調するための構成として
垂直補正信号発生回路１８０と、ＹＣＬＫ位相変調回路
１９０とが設けられている。

【０１０３】垂直補正信号発生回路１８０は、水平補正
信号発生回路１６０と同一の構成を備えており、図２
（ａ）又は（ｂ）において、水平駆動パルスＨＤの代わ
りに垂直駆動パルスＶＤが入力されている。そして、図
４の（４−ｃ）又は（４−ｄ）のようなノコギリ波を発
生し、垂直周期毎の垂直補正信号としてこれを出力す
る。ただしコンデンサの容量若しくは定電流回路の電流
値は、所望の波形となるよう選ぶ必要がある。

【０１０４】ＹＣＬＫ位相変調回路１９０は、図３に示
すＸＣＬＫ位相変調回路１７０と同一の構成を備え、ク
ロックＸＣＬＫの代わりにクロックＹＣＬＫが入力され
ている。また、水平補正信号の代わりに垂直補正信号発
生回路１８０からの垂直補正信号が供給されている。Ｙ
ＣＬＫ位相変調回路１９０では、図３のコンパレータ１
７０Ｄの非反転（＋）入力端子に、例えば図５及び図６
のクロックＹＣＬＫを積分した波形が供給され（（５−
ｃ）、（６−ｃ））、他方の反転（−）入力端子に垂直
補正信号発生回路１８０からの垂直補正信号（図４の
（４−ｃ）又は（４−ｄ）に相当）が供給される。な
お、図５及び図６において、ＸＣＬＫとＹＣＬＫとは同
一の波形として記載しているがその周波数自体は異なっ
ている。また、実施の形態１の水平方向の基準のクロッ
クＸＣＬＫと比較すると、垂直方向では基準となるクロ
ックＹＣＬＫ（水平駆動パルスＨＤ）の周波数が低いこ
とから、本実施の形態２のＹＣＬＫ位相変調回路１９０
では、図３の抵抗１７０Ａ、コンデンサ１７０Ｂの値を
ＸＣＬＫ位相変調回路１７０より大きく設定する。

【０１０５】ＹＣＬＫ位相変調回路１９０は、ＸＣＬＫ
位相変調回路１７０と同様に動作して、クロックＹＣＬ
Ｋに対し、立ち上がり、立ち下がり位相が垂直補正信号
のレベルに応じて変化する転送クロックＹＣＬＫ−１
（図５（５−ｃ）又は図６（６−ｃ）に相当）を発生す
る。

【０１０６】転送クロックＹＣＬＫ−１は、垂直シフト
レジスタ１５０に転送クロックとして供給されるため、
垂直シフトレジスタ１５０はこの垂直スタートパルスＹ
ＳＴＰを転送クロックＹＣＬＫ−１に基づいてシフトす
る。また、垂直シフトレジスタ１５０の各段ＤＦＦ１５
０１〜１５０ｍから、水平シフトレジスタ３０と同様に
順次垂直スタートパルスＹＳＴＰを出力する。ＤＦＦ１
５０１〜１５０ｍからの出力波形は、図５の（５−ｄ）
〜（５−ｈ）又は図６の（６−ｄ）〜（６−ｈ）が相当
する。

【０１０７】アンド回路１５１１、１５１２、…、１５
１ｍの一方の入力には、上記ＤＦＦ１５０１〜１５０ｍ
からの出力が供給され、もう一方の入力には、クロック
ＹＣＬＫとして、水平駆動パルスＨＤが入力される。各
アンド回路１５１１〜１５１ｍは、上記各ＤＦＦ１５０
１〜１５０ｍの出力と、クロックＹＣＬＫとの論理積を
とって、これを走査信号として対応するゲートラインに
出力する。走査信号の出力波形は、各ゲートライン毎に
図５の（５−ｉ）〜（５−ｍ）又は図６の（６−ｉ）〜
（６−ｍ）のようになる。

【０１０８】図２（ａ）のような構成の垂直補正信号発
生回路１８０を用い、出力される垂直補正信号（４−
ｃ）をＹＣＬＫ位相変調回路１９０のコンパレータ１７
０Ｄの反転（−）入力端子に供給した場合には、図５の
ように動作する。つまり、一垂直期間の後ろ、即ち選択
されるゲートラインが図７の下方に進むにつれて、アン
ド回路１５１１〜１５１ｍから出力される走査信号の
「Ｈ」レベル期間が短くなる。このため、図７で下方に
位置するゲートラインほど走査期間が短くなり、これに
応じてゲートラインに各ゲートの接続された画素ＴＦＴ
１１Ａ〜ｍｎＤのオン期間が短くなる。従って、画面上
の下方にいくにつれて各画素の液晶容量１１Ｅ〜１１
Ｈ、・・・、ｍｎＥ〜ｍｎＨに書き込まれる電圧レベルが
低くなり、表示輝度が低くなる。この構成は、上述のよ
うに、光源を例えば画面の下方の側方に配置した場合
に、光源から供給される光量のばらつきをキャンセルす
ることが可能となる。

【０１０９】また、図２（ｂ）に示すような構成の垂直
補正信号発生回路１８０を用い、極性反転した垂直補正
信号（４−ｄ）を作成し、これをＹＣＬＫ位相変調回路
１９０のコンパレータ１７０Ｄの反転（−）入力端子に
供給した場合には、図６のように動作する。つまり、一
垂直期間の後ろ（選択されるゲートラインが図７の下
方）に進むにつれて、アンド回路１５１１〜１５１ｍか
ら出力される走査信号の「Ｈ」レベル期間が長くなる。
このように、選択するゲートラインが図７の下方に進む
につれて、その「Ｈ」レベルの走査期間を長くすれば、
ゲートラインに接続された各画素ＴＦＴ１１Ａ〜ｍｎＤ
のオン期間を長くすることができる。

【０１１０】ここで、図７において下方に位置するゲー
トラインに接続された画素ＴＦＴは、上方の画素ＴＦＴ
に比較すると、サンプル用コンデンサ０１Ｅ〜０ｎＨか
らのデータラインの配線長が長い。よって、このような
場合に、配線長の長い位置の画素に適正な表示画像デー
タの書き込みが難しくなる場合には、上記構成とするこ
とにより、サンプル用コンデンサ０１Ｅ〜０ｎＨから離
れた位置にある画素の液晶容量１１Ｅ〜１１Ｈ、・・・、
ｍｎＥ〜ｍｎＨに書き込まれる電圧レベルが低くならな
いように制御でき、画面上における表示輝度を均一とす
ることができる。

【０１１１】なお、本実施の形態２と上述の実施の形態
１とを組み合わせた構成、つまり水平方向と垂直方向の
両方向において、各シフトレジスタ３０及び１５０の転
送クロックを位相変調する構成も適用可能である。この
場合には、水平補正信号発生回路１６０及びＸＣＬＫ位
相変調回路１７０と、垂直補正信号発生回路１８０及び
ＹＣＬＫ位相変調回路１９０との両方を設け、転送クロ
ックの位相変調を行う。

【０１１２】例えば、図１及び図２のような回路レイア
ウトの場合に、配線長による表示輝度のバラツキをより
完全にキャンセルするには、水平補正信号及び垂直補正
信号として、図４の（４−ｄ）のようなノコギリ波形を
利用して、クロックＸＣＬＫ及びＹＣＬＫをそれぞれ位
相変調する。また、例えば、光源が図１の右側と、下側
の両方に設けられている場合には、水平補正信号及び垂
直補正信号として図４の（４−ｃ）のようなノコギリ波
形を利用することにより、光源からの光量の偏りによる
輝度ムラをより確実にキャンセルすることができる。

【０１１３】実施の形態３．図８は実施の形態３に係る
駆動回路の概略構成を示している。また、図９は、本実
施の形態３のＸＣＬＫ位相変調回路１７２の構成を示
し、図１０は実施の形態３に係るタイミングチャートを
示している。

【０１１４】本実施の形態３では、表示装置のパネル上
において、Ｄ／Ａコンバータが複数の組に分けられてお
り、これに合わせて水平シフトレジスタ３０の転送クロ
ックが複数相設定されている。具体的には、本実施の形
態３では、ＸＣＬＫ位相変調回路１７２が、水平シフト
レジスタ３０の転送クロックとして２相のクロックを作
成する。一方の転送クロックには、クロックＸＣＬＫを
位相変調することなくクロックＸＣＬＫと一定の位相差
を備えたクロックを用いる。そして、もう一方の転送ク
ロックには、実施の形態１と同様に、水平補正信号に基
づいて位相変調したクロックＸＣＬＫ−１を用いてい
る。

【０１１５】また、基準のクロックＸＣＬＫは、偶数番
目のアンド回路３１２、３１４、・・・、３１n-1の一方の
入力に供給され、奇数番目のアンド回路３１１、３１
３、・・・、３１ｎの一方の入力には、インバータ３１０
によって反転されたクロックＸＣＬＫが供給されてい
る。

【０１１６】各アンド回路３１１〜３１ｎの出力は、そ
れぞれ対応する２つのＦＥＴスイッチ０１Ａ・０１Ｂ、
０１Ｃ・０１Ｄ、０２Ａ・０２Ｂ、・・・０ｎＣ・０ｎＤ
のゲートに共通に接続されており、アンド回路３１１〜
３１ｎからの出力によってＦＥＴスイッチを２つづ選択
する構成となっている。

【０１１７】更に、実施の形態３では、図８に示されて
いるようにサンプルホールド回路１１０Ａ〜１１０Ｄの
出力がラッチ回路を介すことなくＤ／Ａコンバータ１３
０Ａ〜１３０Ｄに供給されている。

【０１１８】２相の転送クロックを発生するＸＣＬＫ位
相変調回路１７２は、図９に示すように、ドッククロッ
クＣＬＫがＣＫ端子に供給され、クロックＸＣＬＫがＤ
端子に供給されるＤＦＦ１７２１と、このＤＦＦ１７２
１の出力を積分する抵抗１７２２及びコンデンサ１７２
３を有する。また、コンパレータ１７２４及びコンパレ
ータ１７２５と、前記コンパレータ１７２５の非反転
（＋）入力端子への印加電圧を決める分割抵抗１７２６
及び１７２７を有する。

【０１１９】コンパレータ１７２４の非反転（＋）入力
端子及びコンパレータ１７２５の反転（−）入力端子に
は、ＤＦＦ１７２１からの出力（１０−ｋ）を積分し、
得られた積分波形が供給されている。コンパレータ１７
２４の反転（−）入力端子には、図２（ａ）又は（ｂ）
の水平補正信号発生回路１６０からの水平補正信号（４
−ｃ）又は（４−ｄ）が供給されている。コンパレータ
１７２５の非反転（＋）入力端子には、上述のように分
割抵抗１７２６及び１７２７によって決まる分割電圧が
供給される。

【０１２０】コンパレータ１７２４は、各入力端子に供
給される積分波形と水平補正信号（４−ｃ）又は（４−
ｄ）を比較し、クロックＸＣＬＫを水平補正信号のレベ
ルに応じて位相変調し、位相変調転送クロック（１０−
ｎ）、（１０−ｐ）又は（１０−ｑ）を出力する。な
お、図１０の（１０−ｎ）、（１０−ｐ）及び（１０−
ｑ）は、ノコギリ波である水平補正信号のレベルがそれ
ぞれ異なる場合におけるコンパレータ１７２４からの位
相変調転送クロックの一周期の波形例を示している。

【０１２１】コンパレータ１７２５は、ＤＦＦ１７２１
の出力の積分波形と一定電圧とを比較することから、常
時一定の位相であってクロックＸＣＬＫとは同一周期で
位相のずれた非変調の転送クロック（１０−ｌ）がこの
コンパレータ１７２５から出力されることとなる。

【０１２２】なお、水平補正信号として図４の（４−
ｃ）又は（４−ｄ）のいずれを用いるかは、表示画面内
での光源の光量のバラツキをキャンセルする場合には、
図２（ａ）の水平補正信号発生回路１６０によって波形
（４−ｃ）を出力することする。一方、配線長の違いに
よる書き込み電圧のバラツキをキャンセルする場合に
は、図２（ｂ）の水平補正信号発生回路１６０によって
波形（４−ｄ）を出力する。

【０１２３】ｎ段のＤＦＦ３０１〜３０ｎで構成される
水平シフトレジスタ３０には、転送クロックとしてＸＣ
ＬＫ位相変調回路１７２からの２相のクロックが供給さ
れている。水平シフトレジスタ３０の偶数段目のＤＦＦ
３０２、３０４、・・・、３０ｎのＣＫ端子には、ＸＣＬ
Ｋ位相変調回路１７２からの相のクロックのうち、位相
変調された転送クロック（例えば、（１０−ｎ）、（１
０−ｐ）、（１０−ｑ））が供給される。また、水平シ
フトレジスタ３０の奇数段目のＤＦＦ３０１、３０３、
・・・、３０n-1のＣＫ端子には、ＸＣＬＫ位相変調回路１
７２から出力される位相変調されていない転送クロック
（１０−ｌ）が供給される。

【０１２４】従って、水平シフトレジスタ３０の各段Ｄ
ＦＦは、奇数段目か偶数段目かに応じて異なる２相の転
送クロックに応じて、それぞれ水平スタートパルスＸＳ
ＴＰをシフトし、Ｑ端子からアンド回路３１１〜３１ｎ
に出力する。なお、図１０において、奇数段ＤＦＦから
の出力は（１０−ｍ）となり、偶数段ＤＦＦからの出力
は、例えば位相変調転送クロックの位相が（１０−ｎ）
である場合に（１０−ｏ）となる。

【０１２５】アンド回路３１１〜３１ｎの一方の入力に
は、対応する水平シフトレジスタ３０の対応するＤＦＦ
からの出力が順次供給される。そして、アンド回路３１
１〜３１ｎの他方の入力には、偶数番目のアンド回路３
１２、３１４、・・・、３１n-1ではクロックＸＣＬＫが供
給され、奇数番目のアンド回路３１１、３１３、・・・、
３１ｎではインバータ３１０によって反転された反転Ｘ
ＣＬＫが供給される。このため、図１０（１０−ｊ）の
「Ｌ」期間と、図１０（１０−ｍ）の「Ｈ」期間の重な
る期間が奇数番目のアンド回路３１１、３１３、〜３１
ｎの「Ｈ」レベル出力期間となる（図１０のＡ期間）。
また、図１０の（１０−ｎ）、（１０−ｐ）又は（１０
−ｑ）など、水平補正信号のレベルに応じた水平シフト
レジスタ３０からの出力の「Ｈ」期間と、図１０（１０
−ｊ）の「Ｈ」期間との重なる期間が、偶数番目のアン
ド回路３１２、３１４、・・・、３１n-1の「Ｈ」レベル出
力期間となる（図１０の例えばＢ期間，Ｃ期間，Ｄ期
間）。

【０１２６】本実施の形態３において、ＦＥＴスイッチ
は、ドレインがＤ／Ａコンバータ１３０Ａ、１３０Ｂに
接続された２個づつのＦＥＴスイッチ（０１Ａ・０１
Ｂ、０２Ａ・０２Ｂ、〜、０ｎＡ、０ｎＢ）からなる組
と、ドレインがＤ／Ａコンバータ１３０Ｃ、１３０Ｄに
接続された２個づつのＦＥＴスイッチ（０１Ｃ・０１
Ｄ、０２Ｃ・０２Ｄ、〜、０ｎＣ・０ｎＤ）からなる組
とから構成されている。そして、奇数番目のアンド回路
３１１、３１３、・・・３１ｎの出力は、ドレインがＤ／
Ａコンバータ１３０Ａ、１３０Ｂに接続されたＦＥＴス
イッチ（０１Ａ・０１Ｂ、０２Ａ・０２Ｂ、〜、０ｎ
Ａ、０ｎＢ）のゲートにそれぞれ供給される。また、偶
数番目のアンド回路３１２、３１４、・・・３１n-1の出力
は、ドレインがＤ／Ａコンバータ１３０Ｃ、１３０Ｄに
接続されたＦＥＴスイッチ（０１Ｃ・０１Ｄ、０２Ｃ・
０２Ｄ、〜、０ｎＣ・０ｎＤ）のゲートにそれぞれ供給
される。

【０１２７】上記ＦＥＴスイッチのうち、ＦＥＴスイッ
チ（０１Ａ・０１Ｂ、０２Ａ・０２Ｂ、〜、０ｎＡ、０
ｎＢ）は、ゲートに「Ｈ」が印加される期間、即ち図１
０のＡ期間中オンする。一方、ＦＥＴスイッチ（０１Ｃ
・０１Ｄ、０２Ｃ・０２Ｄ、〜、０ｎＣ・０ｎＤ）は、
図１０のＢ期間、Ｃ期間又はＤ期間オンする（但し、実
際には、水平補正信号のレベルに応じて上記Ｂ〜Ｄ期間
以外の長さの期間の場合もある）。

【０１２８】また、本実施の形態３において、サンプル
ホールド回路１１０Ａ〜１１０Ｄは、サンプリングパル
ス発生回路１００からのサンプリングパルスＳＰＬ−１
〜ＳＰＬ−４に応じて、図１０（１０−ｆ）、（１０−
ｇ）、（１０−ｈ）及び（１０−ｉ）に示すように、反
転駆動回路４０から取り込んだデジタル反転表示画像デ
ータを順次Ｄ／Ａコンバータ１３０Ａ〜１３０Ｄに出力
する。Ｄ／Ａコンバータ１３０Ａ〜１３０Ｄは、供給さ
れたデジタルデータを順次アナログデータに変換して共
通データラインに出力する。

【０１２９】このため、サンプルホールド回路１１０Ａ
〜１１０Ｄからの出力に応じて順次対応する共通データ
ラインにアナログデータが出力されることとなる。図１
０のＡ期間にＦＥＴスイッチ（０１Ａ・０１Ｂ、０２Ａ
・０２Ｂ、〜、０ｎＡ、０ｎＢ）がオンすると、Ｄ／Ａ
コンバータ１３０Ａ及び１３０Ｂからの出力（１０−
ｆ）、（１０−ｇ）の斜線部分が対応するサンプル用コ
ンデンサ０１Ｅ・０１Ｆ、０２Ｅ・０２Ｆ、〜、０ｎＥ
・０ｎＦ）に書き込まれ、サンプル用コンデンサが充電
される。

【０１３０】一方、図１０のＢ期間、Ｃ期間又はＤ期間
にＦＥＴスイッチ（０１Ｃ・０１Ｄ、０２Ｃ・０２Ｄ、
〜、０ｎＣ・０ｎＤ）がオンすると、Ｄ／Ａコンバータ
１３０Ｃ及び１３０Ｄからの出力（１０−ｈ）、（１０
−ｉ）の斜線部分及び点線領域が、対応するサンプル用
コンデンサ０１Ｇ・０１Ｈ、０２Ｇ・０２Ｈ、〜、０ｎ
Ｇ・０ｎＨ）に書き込まれ、コンデンサが充電される。

【０１３１】ここで、ＦＥＴスイッチとサンプル用コン
デンサ等で決まる充電時定数が図１０中のＢ，Ｃ，Ｄの
各充電期間に対して無視できない程度に大きいと、サン
プル用コンデンサ０１Ｇ・０１Ｈ、０２Ｇ・０２Ｈ、
〜、０ｎＧ・０ｎＨにサンプル（充電）される電圧は、
図１０中の充電時間Ｂ、Ｃ、Ｄに対応して変化すること
となる。つまり、水平補正信号によって水平シフトレジ
スタ３０からの出力のパルスが位相変調されると、その
位相変調によってＦＥＴスイッチ０１Ｃ・０１Ｄ、０２
Ｃ・０２Ｄ、〜、０ｎＣ・０ｎＤのオンが制御され、対
応するサンプル用コンデンサ０１Ｇ・０１Ｈ、０２Ｇ・
０２Ｈ、〜、０ｎＧ・０ｎＨへの充電電圧が変化する事
となる。

【０１３２】図８に示す構成では、上述のようにＦＥＴ
スイッチが、Ｄ／Ａコンバータ１３０Ａ及び１３０Ｂに
接続されるものと、Ｄ／Ａコンバータ１３０Ｃ及び１３
０Ｄに接続されるものの２系列に分けられている。そし
て、水平シフトレジスタ３０の偶数段目のＤＦＦ３１
２、３１４、・・・、３０ｎの転送クロックのみを水平補
正信号（４−ｃ）又は（４−ｄ）によって位相変調す
る。従って、ＦＥＴスイッチ０１Ａ・０１Ｂ、０２Ａ・
０２Ｂ、〜、０ｎＡ、０ｎＢが一定のオン期間で制御さ
れるのに対し、偶数段目のＤＦＦの出力に従って駆動さ
れるＦＥＴスイッチ０１Ｃ・０１Ｄ、０２Ｃ・０２Ｄ、
〜、０ｎＣ・０ｎＤのオン期間は、図８の構成では、右
に行くに従って短く又は長くなる。このため、対応する
サンプル用コンデンサ０１Ｇ・０１Ｈ、０２Ｇ・０２
Ｈ、〜、０ｎＧ・０ｎＨへの充電電圧が変化する。そし
て、このサンプル用コンデンサ０１Ｇ・０１Ｈ、０２Ｇ
・０２Ｈ、〜、０ｎＧ・０ｎＨに接続される画素の液晶
表示容量に書き込まれる表示電圧が変化し、画面上の右
にいくにつれて水平方向２画素毎に表示輝度が変わるこ
ととなる。

【０１３３】このように、Ｄ／Ａコンバータ１３０Ａ、
１３０Ｂの出力に対応する画素での透過光量に対し、Ｄ
／Ａコンバータ１３０Ｃ、１３０Ｄの出力に対応する画
素の液晶の透過光量を増減させることができる。

【０１３４】ところで、図８では、Ｄ／Ａコンバータ１
３０Ａ〜１３０Ｄが全て、画素ＴＦＴのある領域の左側
に設けられるいるように表されている。しかし、以上説
明した本実施の形態３は、実際には、Ｄ／Ａコンバータ
１３０Ａ及び１３０Ｂからの共通データラインと、Ｄ／
Ａコンバータ１３０Ｃ及び１３０Ｄの共通データライン
とは、液晶パネル上で左右分けて配線される場合に適用
される。このように配線した場合、Ｄ／Ａコンバータ１
３０Ａ及び１３０Ｂからの出力経路と、Ｄ／Ａコンバー
タ１３０Ｃ及び１３０Ｄからの出力経路とでは、各画素
までの配線長が画面中央付近の画素では互いに等しくな
り、画面の左右にいくに従って互いに逆向きに配線長が
変わる。

【０１３５】従来の液晶表示装置では、このような配置
で、配線長による抵抗分の影響をうけ、サンプル用コン
デンサへの充電時定数がばらつくと、遠い画素ほどサン
プル電圧が減少する。これにより、４画素周期で２画素
ごとが輝度が高くなる帯状の表示となってしまう。この
現象は、画面の左右ほど顕著となる。

【０１３６】Ｄ／Ａコンバータ１３０Ａ及び１３０Ｂ
と、Ｄ／Ａコンバータ１３０Ｃ及び１３０Ｄとの配置場
所を液晶パネル上で左右に分けた場合において、本実施
の形態３の駆動回路は以下のように適用する。例えば、
Ｄ／Ａコンバータ１３０Ｃ及び１３０Ｄを図８の右側に
配置すると、Ｄ／Ａコンバータ１３０Ａ及び１３０Ｂか
らの配線長については、図８のように右側にいくにつれ
て長くなり、時定数が大きい場合には、サンプル用コン
デンサ０１Ｅ・０１Ｆ、〜、０ｎＥ・０ｎＦに書き込ま
れる電圧も、右に行くにつれて低くなり、対応する各画
素の表示輝度もこれに応じて低下する。

【０１３７】そこで、水平補正信号発生回路１６０を図
２（ｂ）の構成とし、水平補正信号として図４の波形
（４−ｄ）を用いれば、偶数段目ＤＦＦ３０２、３０
４、・・・、３３０ｎに対応するアンド回路３１２、３１
４、・・・、３１ｎから出力される信号の「Ｈ」レベル期
間は、図中右側にいくにつれて長くなる。従って、対応
するサンプル用コンデンサ０１Ｇ・０１Ｈ、０２Ｇ・０
２Ｈ、〜、０ｎＧ・０ｎＨには、右に行くほど高くなる
か、又は高くはならないが左側の書き込み電圧と同等の
電圧が書き込まれることとなる。

【０１３８】このため、表示画面全体として左右の表示
輝度には多少の違いが生ずる可能性があるが、水平方向
において２画素毎に表示輝度に差が発生し、画面全体と
して帯状の表示ムラが発生して表示品質が低下するとい
った問題を低減することが可能となる。

【０１３９】実施の形態４．図１１は、実施の形態４に
おけるＸＣＬＫ位相変調回路１７４の構成を示してい
る。実施の形態３に示すＸＣＬＫ位相変調回路１７２と
相違する点は、位相変調しないでＸＣＬＫに対応したク
ロックを出力するためのコンパレータ１７２５がなく、
位相変調されたコンパレータ１７２４からの出力（例え
ば、１０−ｎ）を反転するインバータ１７２８を有する
ことである。また、コンパレータ１７０４の出力と、反
転出力とを水平シフトレジスタ３０の転送クロックとし
て供給する点で実施の形態３と異なる。しかし、他の構
成については同一である。

【０１４０】上記実施の形態３では、水平シフトレジス
タ３０の片方のクロックの位相は変調されていなかった
が、本実施の形態４では、図１１のＸＣＬＫ位相変調回
路１７４により、図４の（４−ｃ）又は（４−ｄ）の水
平補正信号に応じてクロックＸＣＬＫが位相変調され、
互いに極性の反対の２相の位相変調転送クロックが作成
される。作成された位相変調動作クロックのうち、例え
ば、コンパレータ１７２４からの非反転出力（１０−
ｎ、１０−ｐ、１０−ｑ）は、図８のように水平シフト
レジスタ３０の偶数番目のＤＦＦ３０２、３０４、３０
ｎに転送クロックとして供給される。一方のインバータ
１７２８からの反転出力は、水平シフトレジスタ３０の
奇数番目のＤＦＦ３０１、３０３、・・・、３０n-1に転送
クロックとして供給される。

【０１４１】このように２相の位相変調転送クロックの
極性が互いに逆であることから、一方の位相変調転送ク
ロックの「Ｈ」レベル期間が長くなると、他方の位相変
調転送クロックの「Ｈ」レベル期間は短くなる。よっ
て、これら２相の位相変調転送クロックに基づいて奇数
番目のＤＦＦ３０１、３０３、・・・、３０n-1と、偶数番
目のＤＦＦ３０２、３０４、・・・、３０ｎを動作させる
と、以下のようになる。

【０１４２】まず、図２（ａ）の水平補正信号発生回路
１６０によって図４（４−ｃ）の波形の水平補正信号を
作成した場合、図８の構成において、対応する一方のＦ
ＥＴスイッチ０１Ａ・０１Ｂ〜０ｎＡ・０ｎＢのオン期
間が図中右に行くにつれて長くなると、他方のＦＥＴス
イッチ０１Ｃ・０１Ｄ〜０ｎＣ・０１Ｄのオン期間は、
図８で右に行くに従って短くなる。なお、図２（ｂ）の
水平補正信号発生回路１６０を用い、図４の波形（４−
ｄ）の水平補正信号を用いた場合には、上記オン期間の
変化の方向は、それぞれ逆となる。

【０１４３】そこで、上記実施の形態３でも説明したよ
うにＤ／Ａコンバータ１３０Ａ〜１３０Ｄの配置場所を
左右に分ける場合において、Ｄ／Ａコンバータ１３０Ａ
及び１３０Ｂを図８のように液晶表示パネルの左側に配
置し、Ｄ／Ａコンバータ１３０Ｃ及び１３０Ｄを右側に
配置する時は、波形（４−ｃ）の水平補正信号に基づい
てクロックＸＣＬＫを位相変調する。このようにすれ
ば、Ｄ／Ａコンバータを２系統とした場合にも、単一の
水平補正信号に基づいて、Ｄ／Ａコンバータの各出力系
統において、それぞれ配線長の相違による配線抵抗等に
起因して発生する表示輝度の変化をキャンセルすること
ができる。

【０１４４】つまり、Ｄ／Ａコンバータ１３０Ａ及び１
３０Ｂが左側に配置されている場合、図中の右側の領域
にあるサンプル用コンデンサ及び対応する画素ＴＦＴま
での配線長は左側に比較して長くなる。例えば、サンプ
ル用コンデンサへの充電のための時定数が大きい場合に
は、ＦＥＴスイッチのオン時間を一定とすると、右側に
いくにつれてサンプル用コンデンサに書き込まれる電圧
は低くなってしまう。

【０１４５】ここで、上述のように波形（４−ｃ）の水
平補正信号に基づいた反転位相変調クロックよってＤ／
Ａコンバータ１３０Ａ及び１３０Ｂに接続されるＦＥＴ
スイッチ０１Ａ・０１Ｂ、０２Ａ・０２Ｂ、・・・０ｎＡ
・０ｎＢのオン期間を制御することにより、これらのオ
ン期間は図８の右にいくにつれて長くなる。従って、右
側においても左側と同程度の電圧をサンプル用コンデン
サに書き込むことが可能となる。

【０１４６】一方、Ｄ／Ａコンバータ１３０Ｃ及び１３
０Ｄが左側に配置されている場合、図中の左側の領域に
あるサンプル用コンデンサ及び対応する画素ＴＦＴまで
の配線長は右側に比較して長くなる。波形（４−ｃ）の
水平補正信号に基づいた位相変調クロックによってＤ／
Ａコンバータ１３０Ｃ及び１３０Ｄに接続されるＦＥＴ
スイッチ０１Ｃ・０１Ｄ、０２Ｃ・０２Ｄ、・・・０ｎＣ
・０ｎＤのオン期間を制御することにより、これらのオ
ン期間は図８の左側ほど長くなる。従って、Ｄ／Ａコン
バータ１３０Ｃ及び１３０Ｄからの出力についても、各
データラインのサンプル用コンデンサに、画面上の左右
で同程度となる電圧を書き込むことが可能となる。

【０１４７】また、反対にＤ／Ａコンバータ１３０Ａ及
び１３０Ｂを図８の右側に配置し、Ｄ／Ａコンバータ１
３０Ｃ及び１３０Ｄを左側に配置する時は、波形（４−
ｄ）の水平補正信号に基づいてＸＣＬＫを位相変調す
る。このようにすれば、Ｄ／Ａコンバータを２系統とし
た場合にも、上記同様に、配線長の相違によって発生す
る表示輝度の変化を各系統でキャンセルすることがで
き、液晶表示画面の全面に均一な輝度で所望の表示を行
うことが可能となる。

【０１４８】なお、図２（ａ）及び（ｂ）に示す２種類
の水平補正信号発生回路１６０を両方設け、非反転水平
補正信号（４−ｃ）に基づいて１つの位相変調クロック
を作成し、反転水平補正信号（４−ｄ）に基づいてもう
一つの位相変調クロックを作成し、これら２相の位相変
調クロックを用いて、上記のような２系統のＤ／Ａコン
バータの構成に適用してもよい。この場合にも、各系統
において、配線長の相違によって発生する表示輝度の変
化をキャンセルすることが可能となる。

【０１４９】なお、上記実施の形態３及び４において
は、水平シフトレジスタ３０の転送クロックを２相とし
た場合の構成について説明したが、Ｄ／Ａコンバータ及
びＦＥＴスイッチが２系統ではなく、更に多くの系統に
分けられ、Ｄ／Ａコンバータが液晶パネル上の２箇所以
上に配置されている場合には、上述の転送クロックは、
対応して複数の相に設定されることもある。

【０１５０】実施の形態５．図１２は実施の形態５に係
る駆動回路の全体構成を示している。本実施の形態５で
は、実施の形態１又は実施の形態３或いは４における水
平補正信号発生回路１６０（図２参照）に代え、図１３
に示すような構成の水平補正信号発生回路１６２を設け
ている。他の構成については上述の実施の形態１、３及
び４と、これらに対応する図面と同一である。

【０１５１】図１３において図２の水平補正信号発生回
路１６０の構成と異なる点は、出力する水平補正信号を
スイッチ１６０Ｍによって切り替える構成としたことで
ある。このスイッチ１６０Ｍは、出力段のＮＰＮトラン
ジスタ１６０Ｆのエミッタと抵抗１６０Ｇとに接続さた
出力経路上に設けられており、別途外部から供給される
ＭＯＤＥ信号の「Ｈ」、「Ｌ」に応じて上、下に切り替
わる。これにより、トランジスタ１６０Ｆから出力され
る水平補正信号と、分割抵抗１６０Ｋ及び１６０Ｌによ
って定まる一定電圧（ＤＣ電圧）とのいずれかが、水平
補正信号発生回路１６２から出力されることとなる。

【０１５２】スイッチ１６０Ｍの切り替えを制御するＭ
ＯＤＥ信号は、液晶に表示する画像の種別を示し、例え
ば水平同期周波数が予め定めた周波数より低い時は
「Ｌ」となり、そうでない時は「Ｈ」となる。

【０１５３】図１３のスイッチ１６０Ｍは、ＭＯＤＥ信
号が「Ｌ」の時は下側に接続され、ＯＵＴ端子からは抵
抗１６０Ｋ、１６０Ｌにより定まるＤＣ電圧が出力され
る。反対に、ＭＯＤＥ信号が「Ｈ」の時は上側に接続さ
れ、ノコギリ波の水平補正信号（４−ｃ）が出力され
る。なお、図４の（４−ｄ）に示すような極性の水平補
正信号を出力する場合には、トランジスタ１６０Ｆとス
イッチ１６０Ｍとの間に、図２（ｂ）の反転アンプ１６
１を挿入する。

【０１５４】表示画像信号のドットクロックＣＬＫが低
い時は、ＭＯＤＥ信号が「Ｌ」となるので、スイッチ１
６０Ｍは下側に切り替わり、ＤＣ電圧が水平補正信号発
生回路の出力としてＸＣＬＫ位相変調回路１７０へ供給
される。ＸＣＬＫ位相変調回路１７０では一定のＤＣ電
圧を受け取ることとなるので、クロックＸＣＬＫが水平
駆動周期で位相変調されることはない。表示画像の水平
同期周波数が低い時は、対応してドットクロックＣＬＫ
の周波数も低く、水平シフトレジスタ３０の転送クロッ
クであるＸＣＬＫの周波数も低くなる。従って、アンド
回路３１１〜３１ｎより出力されるパルスの「Ｈ」レベ
ルの期間が長く、ＦＥＴスイッチを介してサンプル用コ
ンデンサ０１Ｅ〜０１Ｈ、・・・、０ｎＥ〜０ｎＨを充電
する期間を十分長くとることができる。このような場合
には、Ｄ／Ａコンバータ１３０Ａ〜１３０Ｄからの配線
の配線長に応じた時定数が大きくても、表示輝度のばら
つきが起こりにくい。よって、この場合において、ＸＣ
ＬＫの位相変調を行うと過補正となってしまう。本実施
の形態５によれば、この場合にはスイッチ１６０Ｍの切
り換え制御により位相変調が行われなくなるので過補正
を防止することができる。

【０１５５】一方、表示画像信号の水平同期周波数が高
い時は、ＭＯＤＥ信号は「Ｈ」となり、スイッチ１６０
Ｍは上側にたおれる。このため、ノコギリ波（４−ｃ）
又は（４−ｄ）がＯＵＴ端子から水平補正信号としてＸ
ＣＬＫ位相変調回路１７０に供給される。よって、ＸＣ
ＬＫ位相変調回路１７０はこの水平補正信号に基づいて
クロックＸＣＬＫに対する位相変調を行い、転送クロッ
クＸＣＬＫ−１を水平シフトレジスタ３０に供給する。

【０１５６】表示画像の水平同期信号が高い時は、ドッ
トクロックＣＬＫの周波数も高く、水平シフトレジスタ
３０のクロックであるＸＣＬＫの周波数も高くなる。従
って、サンプル用コンデンサ０１Ｅ、０１Ｆ、０１Ｇ、
０１Ｈ〜０ｎＥ、０ｎＦ、０ｎＧ、０ｎＨへの充電時間
に対し、時定数が無視できない程度に大きい場合には、
配線長が長い領域では充電時間についての補正が必要と
なる。本実施の形態５では、この場合には、ＭＯＤＥ信
号によってスイッチ１６０Ｍを切り替えるので、水平補
正信号に基づいてクロックＸＣＬＫを位相変調し、各サ
ンプル用コンデンサへの充電電圧を補正することができ
る。このため、周波数の異なる複数種類の表示画像を表
示する装置に適用した場合であっても、各表示画像につ
いてこれを各画素での表示輝度のばらつきなく表示する
ことが可能となる。

【０１５７】実施の形態６．図１４は実施の形態６に係
る水平補正信号発生回路１６４の構成を示している。本
実施の形態６では、実施の形態１、３又は４における水
平補正信号発生回路１６０（図２参照）に代えて、図１
４の水平補正信号発生回路１６４を設けている。他の構
成については上述の各実施形態１、３及び４の構成と同
一である。

【０１５８】図１４の水平補正信号発生回路１６４が図
２の水平補正信号発生回路１６０の構成と異なる点は、
図２の構成に加えて、ＭＯＤＥ信号によって水平補正信
号発生回路１６４からの出力を制御するための構成を備
えることである。

【０１５９】具体的には、本実施の形態６の水平補正信
号発生回路１６４では、抵抗１６０Ｐを介してベースに
ＭＯＤＯ信号が供給されるＮＰＮトランジスタ１６０Ｑ
が、コンデンサ１６０Ｎを介してトランジスタ１６０Ｆ
のベースに接続されている。このため、トランジスタ１
６０Ｑは、抵抗１６０Ｐを介して供給されるＭＯＤＥ信
号が「Ｈ」レベルの時オンし、コンデンサ１６０Ｎがコ
ンデンサ１６０Ｅに対して並列に接続されることとな
る。このように、コンデンサ１６０Ｅに対してコンデン
サ１６０Ｎが並列接続されると、コンデンサの容量が増
加するので、トランジスタ１６０Ｄから供給される定電
流によってコンデンサが充電されて作成されるノコギリ
波の振幅が小さくなる。ノコギリ波の振幅が小さくなる
と、このノコギリ波が水平補正信号として図１のＸＣＬ
Ｋ位相変調回路１７０に供給された場合において、ＸＣ
ＬＫに対する位相変調量が減少し、補正量が小さくな
る。なお、反転水平補正信号（４−ｄ）を図１４の水平
補正信号発生回路１６４から出力する場合には、図２
（ｂ）と同様にＯＵＴ端子の前段にインバータを設けれ
ばよい。

【０１６０】実施の形態５に記載したように、表示画像
の水平同期信号の周波数が低く、サンプル用コンデンサ
に対して、Ｄ／Ａコンバータから離れた位置でも十分書
き込むことができれば、サンプル用コンデンサの書き込
み時間の補正量を小さくしてもよい。

【０１６１】従って、このように水平同期信号の周波数
が低いときにＭＯＤＥ信号が「Ｈ」レベルとなるように
設定しておけば、補正量を少なくでき過補正を防止でき
る。また、反対に水平同期信号の周波数が高い時にはＭ
ＯＤＥ信号が「Ｌ」レベルとなるように設定することに
より、十分な補正が必要な時には、トランジスタ１６０
Ｑがオフとなって、コンデンサ１６０Ｎが機能しなくな
る。よって、トランジスタ１６０Ｄからの定電流でコン
デンサ１６０Ｅが充電され、実施の形態１と同様に発生
するコンデンサの充電電圧に応じたノコギリ波が水平補
正信号として出力されることとなり、十分な振幅の水平
補正信号が得られ、十分な補正を行うことができる。

【０１６２】実施の形態７．図１５は、実施の形態７の
駆動回路の構成を示している。本実施の形態７では、水
平駆動パルスの周波数を判別する周波数弁別回路２００
を備え、この周波数弁別回路２００からＭＯＤＥ信号を
出力し、上述の実施の形態５又は６のような水平補正信
号発生回路１６２又は１６４からの出力を切り替えてい
る。他の構成については、図１に示す実施の形態１又は
図８に示す実施の形態３又は４と同様である。

【０１６３】図１６は、図１５の周波数弁別回路２００
の構成を示し、図１７は、この周波数弁別回路２００の
動作波形を示している。図１６に示すように、周波数弁
別回路２００は、２段のインバータ２０１及び２０２
と、カウンタ２０３、マグニチュードコンパレータ２０
４と、ＤＦＦ２０５とを備えている。

【０１６４】インバータ２０１は水平駆動パルスＨＤが
供給されると、これを反転して次段のインバータ２０２
に供給するとともに、ＤＦＦ２０５にクロックとして供
給する（１７−ａ）。カウンタ２０３のＣＫ端子には、
ドットクロックＣＬＫが供給されており、カウンタ２０
３は、このドットクロックＣＬＫを計数する。またカウ
ンタ２０３のＣＬＲ端子には、２段目のインバータ２０
２からの出力（１７−ｂ）が供給される。インバータ２
０２の出力（１７−ｂ）が「Ｌ」となることにより、カ
ウンタ２０３がリセットされる。

【０１６５】カウンタ２０３からの出力は、マグニチュ
ードコンパレータ２０４のＢ端子に供給されている。マ
グニチュードコンパレータ２０４のＡ端子には、所定の
値が設定されており、マグニチュードコンパレータ２０
４は、カウンタ２０３からＢ子に供給されるカウント値
と、Ａ端子に設定されてる値とを逐次比較する。

【０１６６】比較の結果、Ｂ＞Ａとなると、Ｂ＞Ａ端子
が「Ｈ」となる（１７−ｃ）。Ｂ＞Ａ端子からの「Ｈ」
又は「Ｌ」の比較結果は、ＤＦＦ２０５のＤ端子に供給
される。そして、ＤＦＦ２０５のＣＫ端子には、上述の
ようにインバータ２０１から供給される水平駆動パルス
ＨＤの反転波形（１７−ａ）が供給されており、反転波
形（１７−ａ）の立ち上がりに応じてＤＦＦ２０５は、
Ｄ端子に供給されているマグニチュードコンパレータ出
力（１７−ｃ）をラッチし、Ｑ出力端子からの出力が同
様に変化する（１７−ｄ）。従って、ＤＦＦ２０５のＱ
出力端子からの出力（１７−ｄ）は、ドットクロックＣ
ＬＫの周波数がある値より高い時には「Ｈ」レベルとな
る。また、次の水平駆動パルスＨＤの入力によってイン
バータ２０２の出力（１７−ｂ）が「Ｌ」となると、こ
れによりカウンタ２０３がリセットされ、その時点から
ドットクロックＣＬＫのカウントをスタートし、上述の
周波数判別動作が繰り返される。

【０１６７】以上のように、ＤＦＦ２０５のＱ出力端子
からの出力（１７−ｄ）は、ドットクロックＣＬＫを１
水平駆動期間に相当する期間内に計数した結果に基づい
たものとなり、所定値よりもドットクロックＣＬＫの周
波数が高ければ、「Ｈ」レベルとなる。従って、Ｑ出力
端子からの出力（１７−ｄ）を実施の形態５のＭＯＤＥ
信号として、これを図１３に示す水平補正信号発生回路
１６２のスイッチ１６０Ｍに供給すれば、ドットクロッ
クＣＬＫの周波数がある値より低い時は「Ｌ」となるの
で実施の形態５と同様に作用する。従って、外部からＭ
ＯＤＥ信号を供給しなくても周波数弁別を行うことによ
って、自動的にＸＣＬＫの位相変調を行い、表示輝度の
補正を制御することができる。

【０１６８】なお、図１６に示す構成において、インバ
ータ２０２の出力（１７−ｂ）は、水平駆動パルスＨＤ
と同じ極性ではあるが、インバータ２０１と２０２によ
る２段分の遅延があり（１７−ｂ）、ＤＦＦ２０５のク
ロックとしてのインバータ２０１出力（１７−ａ）のパ
ルスの立ち上がりよりも遅れたタイミングで、立ち下が
っている。これは、カウンタ２０３のリセットによって
ＤＦＦ２０５のＤ端子に供給する信号が変化する前に、
変化前のデータをクロック（１７−ａ）の立ち上がりに
よって取り込むためである。但し、取り込みが可能であ
れば、必ずしもカウンタ２０３へのクリア入力を２段の
インバータによって遅延させる構成とする必要はない。

【０１６９】実施の形態８．本実施の形態８において
は、実施の形態７と同様の周波数弁別回路２００を用
い、図１６のＤＦＦ２０５の反転出力端子からの反転出
力（１７−ｅ）をＭＯＤＥ信号として用いる。そして、
このＭＯＤＥ信号を、図１４に示す実施の形態６の水平
補正信号発生回路１６４のトランジスタ１６０Ｑに抵抗
１６０Ｐを介して供給する。図１７に示されているよう
に、ＤＦＦ２０５の反転出力（１７−ｅ）は、ドットク
ロックＣＬＫの周波数が低い時「Ｈ」レベルとなる。こ
のため、実施の形態６と同様に作用する。よって、入力
される表示画像の周波数が低い場合には、自動的に水平
補正信号発生回路１６４から出力するノコギリ波の振幅
を小さくでき、過補正となることを防止することができ
る。

【０１７０】なお、以上説明した実施の形態において
は、アクティブマトリクス型の液晶表示装置の駆動回路
を例にとって説明したが、本発明では、表示装置として
これには限られず、単純マトリクス型の液晶表示装置
や、画素がマトリクス状に配置されるプラズマディスプ
レイ、有機エレクトロルミネッセンスディスプレイなど
のいわゆるマトリクス型表示装置の駆動回路としても適
用可能である。

【０１７１】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。

【０１７２】この発明では、液晶表示装置の各画素を水
平方向又は垂直方向に選択してデータを書込みのための
シフトレジスタの転送クロックの位相を、一水平駆動期
間内又は一垂直駆動期間内で電圧レベルの変化する補正
信号によって位相変調する。このため、液晶表示装置の
パネル内部の配線、容量等に起因する輝度ムラや、光源
の光量のバラツキによる輝度ムラ等を水平方向、垂直方
向の各方向で簡単に補正することができる。

【０１７３】また、この発明では、水平駆動信号や垂直
駆動信号などに基づいてノコギリ波を形成し、これを補
正信号とする。また、この補正信号のレベルに応じてシ
フトレジスタの転送クロックの位相を変調する。このよ
うに、転送クロックの位相を表示画面や表示画像信号に
応じた補正信号で変調するので、簡単な構成で画面の表
示黒レベルなどに影響を与えることなく、輝度ムラの補
正をおこなうことができる。

【０１７４】更に、この発明では、表示装置のパネル上
において、データ出力部（例えば、Ｄ／Ａコンバータ）
を複数の組に分けている場合、これに合わせてシフトレ
ジスタの転送クロックを複数相とする。例えば、シフト
レジスタの転送クロックとして２相クロックを使用する
場合、そのうちの一方の位相を輝度ムラを補正するため
の補正信号に基づいて変調する事により、異なる組のデ
ータ出力部から供給されたデータを表示する画素間で表
示輝度に差が発生し、画質が低下することを防止でき
る。

【０１７５】また、複数相の転送クロックのいずれにつ
いても位相変調すれば、より確実に画素間での表示輝度
の差を低減でき、更に均一な表示を行うことが可能とな
る。例えば、２相の転送クロックの場合、同一の補正信
号に基づいて作成した位相変調転送クロックを上記２相
のうちの一方の転送クロックとし、他方のクロックとし
て上記位相変調転送クロックを極性反転した信号を用い
ることができる。

【０１７６】更に、この発明において、一水平駆動期間
又は一垂直駆動期間内で電圧レベルの変化する補正信号
を用いて転送クロックの位相変調を行うか或いは位相変
調しないかを切り替える切り替え手段を設けることによ
り、表示装置に様々な周波数の画像を表示する場合、周
波数がある程度高く、輝度ムラが発生する場合にのみ補
正を行わせることが可能となる。よって、過補正を防止
することができる。

【０１７７】また、表示画像の周波数に応じて、切り替
え手段が上記補正信号の振幅を切り替えることとした場
合にも、過補正を防止しつつ、必要な場合には確実に輝
度ムラを防ぐための補正を実行することができる。

【０１７８】また、表示画像の周波数を判別する周波数
弁別手段を設け、この判別結果に基づいて上記切り替え
手段を制御すれば、入力表示画像が不定であっても、こ
れ適した補正を自動的に実行することが可能となる。

【０１７９】更に、この発明では、列方向に並ぶ各画素
に対して表示画像信号を供給するための複数のデータラ
インを選択するスイッチ手段の動作期間を、シフトレジ
スタの転送クロックに応じて制御する。従って、簡単に
かつ確実にデータライン毎に画素に供給する表示画像信
号の電圧レベルを制御でき、このような手法により、画
面上で水平方向における表示輝度のムラをなくすことが
できる。

【０１８０】さらにまた、この発明では、行方向に並ぶ
各画素を選択して表示画像信号を書き込むための走査信
号がそれぞれ印加される複数の走査ラインに印加する走
査信号を、シフトレジスタから転送クロックに従って出
力される信号とする。従って、各走査ラインに接続され
た各画素への表示画像信号の書き込み期間を制御して、
各走査ライン毎に画素に書き込まれる表示画像信号の電
圧レベルを制御でき、垂直方向における表示輝度のムラ
をなくすことができる。

【図面の簡単な説明】

【図１】実施の形態１の構成を示すブロック図であ
る。

【図２】実施の形態１に係る水平補正信号発生回路１
６０の構成を示すブロック図である。

【図３】実施の形態１に係るＸＣＬＫ位相変調回路１
７０の構成を示すブロック図である。

【図４】実施の形態１の水平補正信号発生回路１６０
の動作を示す波形図である。

【図５】実施の形態１の動作を示すタイミング図であ
る。

【図６】実施の形態１の別の動作タイミングを示す図
である。

【図７】実施の形態２の構成を示すブロック図であ
る。

【図８】実施の形態３の構成を示すブロック図であ
る。

【図９】実施の形態３のＸＣＬＫ位相変調回路１７２
の構成を示すブロック図である。

【図１０】実施の形態３の動作を示すタイミング図で
ある。

【図１１】実施の形態４のＸＣＬＫ位相変調回路１７
４の構成を示すブロック図である。

【図１２】実施の形態５の構成を示すブロック図であ
る。

【図１３】実施の形態５の水平補正信号発生回路１６
２の構成を示すブロック図である。

【図１４】実施の形態６の水平補正信号発生回路１６
４の構成を示すブロック図である。

【図１５】実施の形態７の構成を示すブロック図であ
る。

【図１６】実施の形態７の周波数弁別回路２００の構
成を示すブロック図である。

【図１７】実施の形態７の周波数弁別回路２００の動
作を示すタイミング図である。

【図１８】従来の液晶表示装置の駆動回路の構成を示
すブロック図である。

【図１９】ＸＳＴＰ発生回路２０の構成を示すブロッ
ク図である。

【図２０】反転駆動回路４０の構成を示すブロック図
である。

【図２１】サンプリングパルス発生回路１００の構成
を示すブロック図である。

【図２２】サンプルホールド回路１１０Ａ〜１１０Ｄ
の構成を示すブロック図である。

【図２３】ラッチ回路１２０Ａ〜１２０Ｄの構成を示
すブロック図である。

【図２４】ＹＳＴＰ発生回路１４０の構成を示すブロ
ック図である。

【図２５】従来の動作を示すタイミング図である。

【図２６】反転駆動回路４０の動作を示す波形図であ
る。

【符号の説明】

１０ＸＣＬＫ発生回路、２０ＸＳＴＰ発生回路、２
０Ａ、２０ＢＤＦＦ、２０Ｃアンド回路、３０水
平シフトレジスタ、４０反転駆動回路、４０Ａ反転
回路、４０Ｂ，４０Ｃレベルシフト回路、５０，６
０，８０２分周回路、１００サンプリングパルス発
生回路、１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄサ
ンプルホールド回路、１２０Ａ，１２０Ｂ，１２０Ｃ，
１２０Ｄラッチ回路、１３０Ａ，１３０Ｂ，１３０Ｃ，
１３０ＤＤ／Ａコンバータ、１４０ＹＳＴＰ発生回
路、１５０垂直シフトレジスタ、１６０，１６２，１
６４水平補正信号発生回路、１７０，１７２，１７４
ＸＣＬＫ位相変調回路、１８０垂直補正信号発生回
路、１９０ＹＣＬＫ位相変調回路、２００周波数弁
別回路。

Claims

【特許請求の範囲】

【請求項１】複数の画素がマトリクス状に配置された
表示装置の駆動回路であって、転送クロックに応じて水平方向又は垂直方向に並ぶ前記
各画素を選択するためのシフトレジスタと、一画面の一水平駆動期間又は一垂直駆動期間中で波形の
変化する補正信号を発生する補正信号作成手段と、前記補正信号に基づいて、前記シフトレジスタの前記転
送クロックの位相を変調するクロック位相変調手段と、を備えることを特徴とするマトリクス型表示装置の駆動
回路。
【請求項２】複数の画素がマトリクス状に配置された
表示装置の駆動回路であって、転送クロックに応じて水平方向に並ぶ前記各画素を順次
選択するためのシフトレジスタと、前記一水平駆動期間内で電圧レベルの変化する水平補正
信号を発生する補正信号作成手段と前記水平補正信号に
基づいて、前記シフトレジスタの前記転送クロックの位
相を変調させるクロック位相変調手段と、を備えることを特徴とするマトリクス型表示装置の駆動
回路。
【請求項３】複数の画素がマトリクス状に配置された
表示装置の駆動回路であって、転送クロックに応じて垂直方向に並ぶ前記各画素を順次
選択するためのシフトレジスタと、前記一垂直駆動期間内で電圧レベルの変化する垂直補正
信号を発生する補正信号作成手段と前記垂直水平補正信
号に基づいて、前記シフトレジスタの転送クロックの位
相を変調するクロック位相変調手段と、を備えることを特徴とするマトリクス型表示装置の駆動
回路。
【請求項４】前記補正信号作成手段は、水平駆動信号
又は垂直駆動信号に応じて電圧レベルの変化するノコギ
リ波を作成して、これを前記水平又は垂直補正信号とし
て前記クロック位相変調手段に供給し、前記クロック位相変調手段は、前記水平又は垂直補正信
号の電圧レベルに応じて前記転送クロックを位相変調
し、前記シフトレジスタに供給することを特徴とする請
求項１〜３のいずれか一つに記載のマトリクス型表示装
置の駆動回路。
【請求項５】前記シフトレジスタは、転送クロックと
して複数相のクロックを用い、前記複数相のクロックのいずれかを前記クロック位相変
調手段から出力される位相変調転送クロックとすること
を特徴とする請求項１〜４のいずれか一つに記載のマト
リクス型表示装置の駆動回路。
【請求項６】前記シフトレジスタは、転送クロックと
して２相の転送クロックを用い、前記２相の転送クロッ
クの一方を前記クロック位相変調手段からの非反転位相
変調転送クロックとし、前記２相のクロックの他方を前記クロック位相変調手段
からの反転位相変調転送クロックとすることを特徴とす
る請求項１〜５のいずれか一つに記載のマトリクス型表
示装置の駆動回路。
【請求項７】更に、前記クロック位相変調手段に、前
記水平又は垂直駆動期間中に電圧レベルの変化する前記
補正信号又は一定電圧のいずれを供給するかを切り替え
る切り替え手段を備えることを特徴とする請求項１〜６
のいずれか一つに記載のマトリクス表示装置の駆動回
路。
【請求項８】更に、前記補正信号作成手段が作成する
前記補正信号の振幅を切り替える切り替え手段を備える
ことを特徴とする請求項１〜６のいずれか一つに記載の
マトリクス型表示装置の駆動回路。
【請求項９】更に、表示画像のドットクロックの周波
数の高低を判別する周波数弁別手段を備え、前記切り替え手段は、前記周波数弁別手段からの判別出
力に基づき、前記クロック位相変調手段に前記補正信号
又は一定電圧のいずれを供給するかを切り替えることを
特徴とする請求項８に記載のマトリクス型表示装置の駆
動回路。
【請求項１０】更に、表示画像のドットクロックの周
波数の高低を判別する周波数弁別手段を備え、前記切り替え手段は、前記周波数弁別手段からの判別出
力に基づいて前記補正信号の振幅を切り替えることを特
徴とする請求項９に記載のマトリクス型表示装置の駆動
回路。
【請求項１１】前記切り替え手段は、表示画像の水平
同期信号の周波数が高い場合に、前記クロック位相変調
手段に前記補正信号を供給するか又は前記補正信号の振
幅が大きくなるように切り替え動作し、前記水平同期信号の周波数が低い場合には、前記クロッ
ク位相変調手段に前記一定電圧を供給するか又は前記補
正信号の振幅が小さくなるように切り替え動作すること
を特徴とする請求項７〜１０のいずれか一つに記載のマ
トリクス型表示装置の駆動回路。
【請求項１２】前記マトリクス型表示装置は、前記マ
トリクス状に配置された前記画素の各列間に配置され、
列方向に並ぶ各画素に対して表示画像信号を供給するた
めの複数のデータラインを有し、前記データラインに対して、所定の表示画像信号供給部
から出力される前記表示画像信号を選択的に供給するた
めの複数のスイッチ手段を備え、前記転送クロックに従って前記シフトレジスタから出力
される信号に応じて前記スイッチ手段を順次動作させる
ことにより、前記各データラインに供給される表示画像
信号の電圧レベルを制御することを特徴とする請求項１
又は請求項２に記載のマトリクス型表示装置の駆動回
路。
【請求項１３】前記マトリクス型表示装置は、前記マ
トリクス状に配置された前記画素の各行間に配置され、
行方向に並ぶ各画素を選択して表示画像信号を書き込む
ための走査信号がそれぞれ印加される複数の走査ライン
を有し、前記転送クロックに従って前記シフトレジスタから出力
される信号に応じた信号を、前記走査信号として前記各
走査ラインに順次印加することにより、各走査ラインに
接続された各画素への表示画像信号の書き込み期間を制
御することを特徴とする請求項１又は請求項３に記載の
マトリクス型表示装置の駆動回路。