JP2005164705A - 信号回路およびこれを用いた表示装置、並びにデータラインの駆動方法 - Google Patents

信号回路およびこれを用いた表示装置、並びにデータラインの駆動方法 Download PDF

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Abstract

【課題】 ソースライン間の寄生容量に起因する縦縞状の表示ムラを目立たなくさせる。
【解決手段】 複数の信号ライン（ＳＬＲａ４９・・・）と、複数のソースライン（ＳＲ１・・・）と、駆動手段（シフトレジスタ７０等）とが備えられ、上記ソースラインは複数の組（Ｇｒ５４〜５７）に分けられ、各組には３本のソースラインが含まれるとともに、互いに隣接する２つの組が１つのブロック（Ｂ５８・５９）とされ、上記駆動手段は、ブロック群（Ｂ５８〜５９）に属する各組の選択につき、奇数フレーム期間ではブロック（Ｂ５８）に属する組を同時に選択し、続く偶数フレーム期間では、上記ブロック群の端に位置する組（Ｇｒ５４）から順に１組ずつ選択していきながら、互いに異なるブロックに属しつつ隣接する組同士（Ｇｒ５５・５６）については同時に選択し、引き続く残りの組に（Ｇｒ５７）ついては再び１組ずつとなるように選択していくように、構成されている。
【選択図】 図１

Description

本発明は、液晶表示パネル等の表示装置に用いられる信号回路およびそのデータラインの駆動方法に関する。
信号ラインからの信号（映像信号）が書き込まれる各ソースライン毎にスイッチを設け、画素単位で点順次駆動を行う液晶表示装置においては、ソースラインの駆動周波数を下げるために２系統以上の信号を同時に入力する方法が用いられることが多い。
図５に、独立した２つの信号系統からの信号（映像信号）を、サンプリングスイッチを介して各ソースラインに与えて点順次駆動を行う従来の液晶表示装置のブロック図を示す。
同図に示すように、上記液晶表示装置の表示部１９５には、ゲートドライバ１８５とタイミング信号生成回路１７７と各出力段ＳｉＲ１５５、１５６を有するシフトレジスタ１７０とが備えられている。タイミング信号生成回路１７７からはスタートパルスＨＳＴ１０が出力され、このスタートパルスＨＳＴ１０に応じて、シフトレジスタの各出力段ＳｉＲ１５５、１５６からサンプリングパルスＶｈ２０が出力される。
そして、このサンプリングパルスＶｈ２０に応じて独立する２系統（ａ系統およびｂ系統）の信号が出力される。すなわち、信号ラインＳＬＲａ１４９〜ＳＬＢａ１５１には各々がＲ、Ｇ、Ｂに対応するａ系統の信号が出力され、信号ラインＳＬＲｂ１５２〜ＳＬＢｂ１５４には各々がＲ、Ｇ、Ｂに対応するｂ系統の信号が出力される。
また、表示部１９５では、複数行のゲートラインＧ１９０、１９１・・・と複数列のソースラインＳＲ１０１〜ＳＢ１１２・・・とが表面にマトリクス状に配線され、例えばゲートラインＧ１９１とソースラインＳＲ１０１〜ＳＢ１１２との各交差点にスイッチング素子としての薄膜トランジスタＴＲ１２５〜ＴＢ１３６が形成されている。
そして、各薄膜トランジスタＴＲ１２５〜ＴＢ１３６のゲートがゲートラインＧ１９１に接続され、ソースがソースラインＳＲ１０１〜ＳＢ１１２に接続され、ドレインが画素容量ＰＲ１１３〜ＰＢ１２４に接続されている。また、上記ソースラインＳＲ１０１〜ＳＢ１１２は３本（１ピクセル分）ごとにグループ化（Ｇｒ１５４、１５５、１５６、１５７）され、さらに隣接する２グループ（２ピクセル分）ごとにブロック化（Ｂ１５８、Ｂ１５９）されている。
さらに、上記各ソースライン（ＳＲ１０１・・・）は、それぞれに設けられたトランジスタ等のサンプリングスイッチ（ＳＷＲ１３７・・・）を介して、上記信号源ラインＳＬＲａ１４９〜ＳＬＢｂ１５４に接続されている。
すなわち、グループＧｒ１５４においては、３本のソースラインＳＲ１０１、ＳＧ１０２、ＳＢ１０３各々が、サンプリングスイッチＳＷＲ１３７、ＳＷＧ１３８、ＳＷＢ１３９各々を介して、a系統の各信号ラインＳＬＲａ１４９、ＳＬＧａ１５０、ＳＬＢａ１５１各々に接続されている。グループＧｒ１５５においては、３本のソースラインＳＲ１０４、ＳＧ１０５、ＳＢ１０６各々が、サンプリングスイッチＳＷＲ１４０、ＳＷＧ１４１、ＳＷＢ１４２各々を介して、ｂ系統の各信号ラインＳＬＲｂ１５２、ＳＬＧｂ１５３、ＳＬＢｂ１５４各々に接続されている。そして、隣接する、これらグループＧｒ１５４（ａ系統）とグループＧｒ１５５（ｂ系統）とが１つのブロックＢ１５８とされている。
ここで、ブロックＢ１５８の６個のサンプリングスイッチ（ＳＷＲ１３７〜ＳＷＢ１４２）は、シフトレジスタの出力段ＳｉＲ１５５に接続されており、該出力段ＳｉＲ１５５から出力されるサンプリングパルスＶｈ２０によって、ＯＮ・ＯＦＦが制御される。さらに、このサンプリングパルスＶｈ２０に応じて、各信号ライン（ＳＬＲａ１４９・・・ＳＬＲｂ１５２・・・）から２系統の信号が出力される。
同様に、グループＧｒ１５６においては、３本のソースラインＳＲ１０７、ＳＧ１０８、ＳＢ１０９各々が、サンプリングスイッチＳＷＲ１４３、ＳＷＧ１４４、ＳＷＢ１４５各々を介して、ａ系統の各信号ラインＳＬＲａ１４９、ＳＬＧａ１５０、ＳＬＢａ１５１各々に接続されている。グループＧｒ１５７においては、３本のソースラインＳＲ１１０、ＳＧ１１１、ＳＢ１１２各々が、サンプリングスイッチＳＷＲ１４６、ＳＷＧ１４７、ＳＷＢ１４８各々を介して、ｂ系統の各信号ラインＳＬＲｂ１５２、ＳＬＧｂ１５３、ＳＬＢｂ１５４各々に接続されている。そして、隣接する、これらグループＧｒ１５６（ａ系統）とグループＧｒ１５７（ｂ系統）とが１つのブロックＢ１５９とされている。
ここで、ブロックＢ１５９の６個のサンプリングスイッチ（ＳＷＲ１４３〜ＳＷＢ１４８）は、シフトレジスタの出力段ＳｉＲ１５６に接続されており、該出力段ＳｉＲ１５６から出力されるサンプリングパルスＶｈ２０によって、ＯＮ・ＯＦＦが制御される。さらに、このサンプリングパルスＶｈ２０に応じて、各信号ライン（ＳＬＲａ１４９・・・ＳＬＲｂ１５２・・・）から２系統の信号が出力される。
このような表示部１９５において、ゲートドライバ１８５によってゲートライン（Ｇ１９０あるいはＧ１９１）が選択された（ＯＮ）状態で、シフトレジスタの各出力段ＳｉＲ１５５，１５６から、ブロック（あるいはグループ）単位の各サンプリングスイッチ（ＳＷＲ１３７・・・）に、同一タイミングでサンプリングパルスＶｈ２０（選択信号）が送られる。この結果、これらのサンプリングスイッチに対応する各ソースライン（ＳＲ１０１・・・）を介して、画素容量（ＰＲ１１３・・・）に、信号ライン（ＳＬＲａ１４９・・・）からの信号が書き込まれる。
以下に、上記表示部１９５の従来の駆動方法を図５および図６を用いて具体的に説明する。
図６は、奇数フレーム期間および偶数フレーム期間における、上記ブロック１５８（２ピクセル分）、１５９（２ピクセル分）に属する１２個のサンプリングスイッチ（ＳＷＲ１３７〜ＳＷＢ１４８）ついてのタイミングチャートと、上記のブロックに属する１２本（４ピクセル分）のソースラインの電位状態（信号の書き込み状態）を示している。
なお、同図は２ピクセル分の書き込み期間（タイミング信号の１周期分）をＴとしている。また、上記のフレーム期間とは、表示部１９５のすべてのゲートラインＧ１９０・・・が走査される時間（一画面分の走査期間）をいう。
図６に示すように、タイミング信号生成回路１７７からのタイミング信号（図示せず）に同期して、時間ｔ０に、ブロックＢ１５８に属するグループＧｒ１５４、１５５のサンプリングスイッチＳＷＲ１３７〜ＳＷＢ１４２が同時に選択（ＯＮ）される。
そして、時間ｔ０〜ｔ１の間に、これらのサンプリングスイッチ（ＳＷＲ１３７〜ＳＷＢ１４２）に接続する各ソースライン（ＳＲ１０１〜ＳＢ１０６）を介して、画素容量（ＰＲ１１３〜ＰＢ１１８）それぞれに、同一タイミングで各信号ライン（ＳＬＲａ１４９〜ＳＬＢｂ１５４）からの信号が書き込まれる。
ついで、時間ｔ０から１クロック（１周期）分後の時間ｔ１に送られるタイミング信号（図示せず）に同期して、ブロックＢ１５８に属するグループＧｒ１５４、１５５のサンプリングスイッチＳＷＲ１３７〜ＳＷＢ１４２が同時にＯＦＦされるとともに、ブロックＢ１５９に属するグループＧｒ１５６、１５７のサンプリングスイッチＳＷＲ１４３〜ＳＷＢ１４８が同時に選択（ＯＮ）される。
そして、時間ｔ１〜ｔ２の間に、これらのサンプリングスイッチ（ＳＷＲ１４３〜ＳＷＢ１４８）に接続する各ソースライン（ＳＲ１０７〜ＳＢ１１２）を介して、画素容量（ＰＲ１１９〜ＰＢ１２４）それぞれに、同一タイミングで各信号ライン（ＳＬＲａ１４９〜ＳＬＢｂ１５４）からの信号が書き込まれる。
特開２０００−２６７６１６号公報（公開日：２０００年９月２９日）
しかしながら、上記駆動方法においては、隣接するブロック間に位置するソースラインＳＢ１０６が、ソースラインＳＢ１０６およびＳＲ１０７間とに存在する寄生容量によって電位変動（電荷の飛び込み）を受け、同様に、ソースラインＳＢ１１２が、ソースラインＳＢ１１２およびＳＲ１６１間に存在する寄生容量によって電位変動を受け、この結果、画素容量ＰＢ１１８、ＰＢ１２４に書き込まれた電位が変動してしまうという問題がある。
図７はソースラインＳＢ１０６（画素容量ＰＢ１１８のソースライン側の電極）およびＳＲ１０７間に存在する寄生容量Ｃ２０１と、ソースラインＳＢ１１２およびＳＲ１６１間に存在する寄生容量Ｃ２０２とを模式的に示したものである。
例えば、ソースラインＳＢ１０６とＳＲ１０７とについて考えてみると、時間ｔ０で、ブロックＢ１５８に属するサンプリングスイッチＳＷＢ１４２がＯＮされるため、これに接続するソースラインＳＢ１０６には、時間ｔ０〜時間ｔ１まで、信号ラインＳＬＢｂ１５４から信号（電位）が与えられる。そして、この時間ｔ０〜時間ｔ１においては、ブロックＢ１５８に隣接するブロックＢ１５９に属するサンプリングスイッチＳＷＲ１４３は、ＯＦＦであり、これに接続するソースラインＳＲ１０７は、一水平期間前に与えられた電位のまま維持されている。このとき、新たに信号（電位）が書き込まれるソースラインＳＢ１０６（画素容量ＰＢ１１８のソースライン側の電極）と、一水平期間前の電位のまま維持されているソースラインＳＲ１０７との間の電位差が大きくなり、両ソースライン間には大きな寄生容量（電荷溜まり、図７のＣ２０１参照）が発生する。
ここで、時間ｔ１で、サンプリングスイッチＳＷＲ１４３がＯＮされ、これに接続するソースラインＳＲ１０７に新たに信号（電位）が与えられると、ソースラインＳＲ１０７（画素容量ＰＢ１１８のソースライン側の電極）とソースラインＳＢ１０６との間の電位差が小さくなり、上記の寄生容量に溜まった電荷がソースラインＳＢ１０６に飛び込み、ソースラインＳＢ１０６が電位変動をうける。
同様に、時間ｔ２では、ソースラインＳＢ１１２が、ソースラインＳＲ１６１との間に発生した寄生容量（電荷溜まり、図７のＣ２０２参照）から電荷の飛び込み（電位変動）を受ける。
図６には、時間ｔ１（以後）にうけるソースラインＳＢ１０６の電位変動と、時間ｔ２（以後）にソースラインＳＢ１１２がうける電位変動とが模式的に示されている（矢印で示す部分）。
このように、奇数フレーム期間および偶数フレーム期間を通して同じように、同一ブロック（Ｂ１５８・１５９）に属するグループ（Ｇｒ１５４・１５５、Ｇｒ１５６・１５７）全てを同時に選択していくと、互いに異なるブロック（Ｂ１５８、１５９）に属しつつ、隣接する組同士（Ｇｒ１５５・１５６）のいわば境界に位置する２本のソースライン間（ＳＢ１０６とＳＲ１０７あるいは、ＳＢ１１２とＳＲ１６１）に寄生容量（Ｃ２０１、Ｃ２０２）が発生し、選択（サンプリングスイッチのシフト）方向と反対側端部のソースライン（ＳＢ１０６、ＳＢ１１２）がこの寄生容量から電位変動を受ける。
これにより、表示部１９５には、ブロック（Ｂ１５８・１５９）ごと（ソースライン６本、あるいは２ピクセルごと）に縦縞状のムラが強調されてしまう。
本発明の信号回路およびこれを用いた液晶表示装置は、上記課題を解決するためになされたものであり、その目的は、寄生容量に起因するソースラインの電位変動を表示部全体で均一化し、該電位変動による縦縞状の表示ムラを視認させにくくする点にある。
本発明の信号回路は、上記課題を解決するために、複数の信号源と、該信号源から信号が与えられる複数のデータラインと、該データラインを駆動する駆動手段とが備えられ、
上記データラインは複数の組に分けられ、各組には少なくとも１本のデータラインが含まれるとともに、互いに隣接する複数の組が１つのブロックとされ、上記駆動手段によって選択された組に属するデータラインそれぞれに同一タイミングで上記信号源から信号が与えられる信号回路であって、上記駆動手段は、任意のブロックおよびその隣接ブロックからなるブロック群に属する各組の選択につき、第１の所定期間では上記任意のブロックに属する組を同時に選択し、ついで隣接ブロックに属する組を同時に選択し、続く第２の所定期間では、上記ブロック群の端に位置する組から順に１組ずつ選択していきながら、互いに異なるブロックに属しつつ隣接する組同士については同時に選択し、引き続く残りの組については再び１組ずつとなるように順に選択していくように構成されていることを特徴としている。
また、本発明の信号回路においては、上記複数の信号源として、第１の信号系統に属する赤、緑、青の３本の信号ラインと第２の信号系統に属する赤、緑、青の３本の信号ラインとを備え、上記ブロックはそれぞれが３本のデータラインを含む２つの組を有し、この一方の組に属する各データラインが上記第１の信号系統の各信号ラインに対応し、他方の組に属する各データラインが上記第２の信号系統の各信号ラインに対応しているとともに、各組における走査方向側の端に位置するデータラインが青の信号ラインに対応していることが好ましい。
また、本発明の信号回路においては、上記データラインは表示装置の画素に対応して設けられたソースラインであり、上記第１の所定期間が奇数フレーム期間であり、第２の所定期間が偶数フレーム期間であることが好ましい。
また、本発明の液晶表示装置は、上記の信号回路が用いられていることを特徴としている。
また、本発明のデータラインの駆動方法は、上記課題を解決するために、複数のデータラインに信号源からの信号を与えるために、上記データラインを複数の組に分け、各組に少なくとも１本のデータラインを配するとともに互いに隣接する複数の組を１つのブロックとし、任意に選択した組に属するデータラインそれぞれに同一タイミングで上記信号源から信号を与えるデータラインの駆動方法であって、第１の所定期間では上記任意のブロックに属する組を同時に選択し、ついで隣接ブロックに属する組を同時に選択し、続く第２の所定期間では、上記ブロック群の端に位置する組から順に１組ずつ選択していきながら、互いに異なるブロックに属しつつ隣接する組同士については同時に選択し、引き続く残りの組については再び１組ずつとなるように順に選択していくことを特徴としている。
本発明の信号回路は、以上のように、上記駆動手段が、任意のブロックおよびその隣接ブロックからなるブロック群に属する各組の選択につき、第１の所定期間では上記任意のブロックに属する組を同時に選択し、ついで隣接ブロックに属する組を同時に選択し、続く第２の所定期間では、上記ブロック群の端に位置する組から順に１組ずつ選択していきながら、互いに異なるブロックに属しつつ隣接する組同士については同時に選択し、引き続く残りの組については再び１組ずつとなるように順に選択していくように構成されている。
上記構成によれば、任意のブロックおよびその隣接ブロックからなるブロック群に属する各組のデータラインは、第１の所定期間に以下のように駆動される。
まず、上記駆動手段によって、上記任意のブロック（第１のブロックと称する）に属する複数の組（以下、走査方向に沿って、第１の始端グループ〜第１の終端グループと称する）が同時に選択されるとともに、これら各組に配されたデータラインそれぞれに、上記信号源から同一タイミングで信号が与えられる。ついで、上記駆動手段によって、上記隣接ブロック（第２のブロックと称する）に属する複数の組（以下、走査方向に沿って、第２の始端グループ〜第２の終端グループと称する）が全て同時に選択され、これら各組に配されたデータラインそれぞれに、上記信号源から同一タイミングで信号が与えられる。
続く第２の所定期間では、上記ブロック群に属する各組のデータラインが以下のように駆動される。
まず、上記ブロック群の端に位置する第１の始端グループが選択されるとともに、この組に配されたデータラインそれぞれに、上記信号源から同一タイミングで信号が与えられる。ついで、上記第１の終端グループの１つ前の組までが１組ずつ選択されるとともに、各組に配されたデータラインそれぞれに、上記信号源から同一タイミングで信号が与えられる。ついで、第１の終端グループおよび第２の始端グループの２つの組が同時に選択されるとともに、これら各組に配されたデータラインそれぞれに、上記信号源から同一タイミングで信号が与えられる。ついで、残りの組である第２の終端グループまでが再び１組ずつ選択されるとともに、各組に配されたデータラインそれぞれに、上記信号源から同一タイミングで信号が与えられる。
すなわち、第２の所定期間では、互いに異なるブロックに属しつつ隣接する、第１の終端グループおよび第２の始端グループのみが同時に、それら以外の組については１組ずつとなるようにブロック群の端に位置する第１の始端グループから順に選択される。
上記のように各組が選択され、これに伴って各データラインが駆動される（信号源からの信号が与えられる）ことで、以下の効果を得ることができる。
第１の所定期間では、まず、上記第１のブロックに属する複数の組が同時に選択されるとともに、これら各組に配されたデータライン（以下、走査方向に沿って、始端データライン〜終端データラインとする）それぞれに、上記信号源から同一タイミングで信号が与えられる。このとき、上記第２のブロックに属する複数の組およびこれらの組に配されたデータライン（以下、走査方向に沿って、始端データライン〜終端データラインとする）は非選択状態である。
すなわち、第１の終端グループの終端データラインに新たな信号電位が書き込まれるのに対し、これに隣接する、第２の始端グループの始端データラインは以前に書き込まれた信号電位のままとなる。この結果、両データライン間に電位差が生じ、これに伴って寄生容量（電荷の溜まり）が発生する。
ついで、上記第２のブロックに属する複数の組が同時に選択され、第２の始端グループの始端データラインに新たな信号電位が書き込まれる。すると、上記両データライン（第２の始端グループの始端データラインおよび第１の終端グループの終端データライン）間の電位差が減少する。この結果、第１の終端グループの終端データラインに上記寄生容量に溜まった電荷が飛びみ、電位変動が発生する。同様にして、第２の終端グループの終端データラインにも電位変動が発生する。
以上から、第１の所定期間には、各ブロックにおける終端グループの終端データラインに電位変動が発生する。
第２の所定期間では、第１の終端グループおよび第２の始端グループだけが同時に選択されるが、その他の組は１組ずつ選択される。このように、１組ずつ順次選択した場合、選択された組の１つ前に選択された組の終端データラインに電位変動が発生する。これは、新たな組が選択された際、この組の始端データラインと１つ前に選択された終端データラインとの間の寄生容量が、１つ前に選択された終端データラインに電位変動をもたらすからである。
なお、第１の終端グループおよび第２の始端グループだけは同時に選択されるため、第１の終端グループの終端データラインには電位変動が発生しない。また、最後に選択される第２の終端グループの終端データラインにも電位変動が発生しない。
以上から、第２の所定期間では、各ブロックにおける終端グループを除く各組の終端データラインに電位変動が発生する。
したがって、第１の所定期間および第２の所定期間を組み合わせて１つの期間（例えば、奇数フレームおよび偶数フレーム）とみれば、この期間において、各組の終端データラインそれぞれに均一に電位変動が発生することになる。
この結果、例えば、上記データラインを表示装置の各画素に信号電位を書き込むためのソースラインに用いた場合に、両期間を通じて特定の組の終端データラインに偏って電位変動が発生し、数データライン（数ピクセル）毎に縦縞状の表示ムラが強調されるといった弊害を回避することができる。これにより、画面全体において表示ムラが目立たないように（視認されにくく）なり、表示品質を改善することができる。
また、本発明の信号回路においては、上記複数の信号源として、第１の信号系統に属する赤、緑、青の３本の信号ラインと第２の信号系統に属する赤、緑、青の３本の信号ラインとを備え、上記ブロックはそれぞれが３本のデータラインを含む２つの組を有し、この一方の組に属する各データラインが上記第１の信号系統の各信号ラインに対応し、他方の組に属する各データラインが上記第２の信号系統の各信号ラインに対応しているとともに、各組における走査方向側の端に位置するデータラインが青の信号ラインに対応していることが好ましい。
上記構成では、各組が選択されると、各組に含まれる３本のデータラインへ各データラインが対応する各信号ライン（赤・緑・青）から一気に信号が与えられる。すなわち、１組を選択すれば、１ピクセルに同時に信号を書き込むことができ、また、２組を同時に選択すれば、２ピクセルに同時に信号を書き込むことができる。これにより、一水平期間（すべてのデータラインを走査するのに要する時間）を大幅に短縮することができる。さらに、複数のデータラインへ（組単位で）同時に信号を書き込むため、各組を選択する上記駆動手段の回路構成（シフトレジスタ等）を簡略化できる。
また、電位変動が発生する、各組の終端データライン（走査方向側の端に位置するデータライン）を、電位変動による輝度の変化が最も小さい青に対応させることで、例えば、上記データラインを表示装置の各画素（画素電極）に設けられたソースラインに用いた場合に、上記電位変動に起因して発生する終端データライン（ソースライン）に沿った表示ムラ自体を抑制（薄く）することができる。
また、本発明の信号回路においては、以上のように、上記データラインは表示装置の画素に対応して設けられたソースラインであり、上記第１の所定期間が奇数フレーム期間であり、第２の所定期間が偶数フレーム期間であることが好ましい。
まず、フレーム期間とは、表示装置の画面全体を１回書き換えるのに要する時間である。
すなわち、第１・３・５・・・回目の画面書き換え期間が奇数フレーム期間、第２・４・６・・・回目の画面書き換え期間が偶数フレーム期間となる。
上記構成によれば、奇数フレーム期間および偶数フレーム期間を組み合わせて１つの期間（例えば、第１回〜２回目の書き換え期間）とみれば、この期間において、各組の終端データラインそれぞれが均一に電位変動を受けることになる。
この結果、例えば、上記データラインを表示装置の各画素に設けられたソースラインに用いた場合に、特定の組の終端データラインに偏って電位変動が発生し、数データライン（数ピクセル）毎に縦縞状の表示ムラが強調されるといった弊害を回避することができる。すなわち、上記表示ムラを視認されにくくすることができる。
図１に、本発明に係る液晶表示装置の表示部のブロック図を示す。
同図に示すように、表示部９５（信号回路）は、制御回路（図示せず）、ゲートドライバ８５、タイミング信号生成回路７７（駆動手段）、各出力段ＳｉＲ５５〜５８を有するシフトレジスタ７０（駆動手段）、信号ライン（信号源）ＳＬＲａ４９〜ＳＬＢａ５１（第１の信号系統）およびＳＬＲｂ５２〜ＳＬＢｂ５４（第２の信号系統）、複数のゲートラインＧ９０〜９１、複数のソースライン（データライン）ＳＲ１〜ＳＢ１２、スイッチング素子（例えばアナログスイッチ）としてのサンプリングスイッチＳＷＲ３７〜ＳＷＢ４８（駆動手段）、スイッチング素子としての薄膜トランジスタＴＲ２５〜ＴＢ３６、画素容量ＰＲ１３〜ＰＢ２４（画素）を備えている。
そして、上記複数行のゲートラインＧ９０、９１・・・と複数列のソースラインＳＲ１〜ＳＢ１２・・・とが表面にマトリクス状に配線され、例えば、ゲートラインＧ９１とソースラインＳＲ１〜ＳＢ１２との各交差点にスイッチング素子としての薄膜トランジスタＴＲ２５〜ＴＢ３６が備えられている。そして、各薄膜トランジスタＴＲ２５〜ＴＢ３６のゲートがゲートラインＧ９１に接続され、ソースがソースラインＳＲ１〜ＳＢ１２に接続され、ドレインが画素容量ＰＲ１３〜ＰＢ２４の一方の電極に接続されている。なお、この画素容量ＰＲ１３〜ＰＢ２４の他方の電極が共通電位（ＶＣＯＭ）に接続されている。
なお、部材番号中のＲ、Ｇ、Ｂは赤、緑、青に対応しており、例えば、ＳＲは赤に対応するソースライン、ＰＲは赤に対応する画素容量、ＳＬＲは赤に対応する信号ラインを意味しており、本実施の形態では各ブロック毎のソースライン（ブロックＢ５４ではＳＲ１〜ＳＢ６）の対応色がＲ、Ｇ、Ｂ、Ｒ、Ｇ、Ｂの順になっている。
上記ゲートドライバ８５は、制御回路（図示せず）からの垂直信号等に基づいて、ゲートラインＧ９０、９１・・・のサンプリングパルスＶｈ（６１〜６４）（選択信号）を出力し、ゲートラインＧ９０、９１・・・を順次駆動（選択）する。
タイミング信号生成回路７７は、制御回路からの水平信号等に基づいて、２種類のスタートパルスＨＳＴ１、ＨＳＴ２とを出力する。このスタートパルスＨＳＴ１およびＨＳＴ２はそれぞれシフトレジスタの各出力段ＳｉＲ５５・５７および５６・５８に入力される。シフトレジスタの各出力段５５〜５８は、このスタートパルスＨＳＴ１・ＨＳＴ２に基づいて、サンプリングスイッチＳＷＲ３７〜ＳＷＢ４８のＯＮ・ＯＦＦを制御するサンプリングパルスＶｈ６１〜６４を出力する。
さらに、このサンプリングパルスＶｈ６１〜６４に応じ、独立する２系統（ａ系統およびｂ系統）の信号が出力される。すなわち、信号ラインＳＬＲａ４９〜ＳＬＢａ５１からは、各々がＲ、Ｇ、Ｂに対応するａ系統の信号が出力され、信号ラインＳＬＲｂ５２〜ＳＬＢｂ５４からは、各々がＲ、Ｇ、Ｂに対応するｂ系統の信号が出力される。
上記ソースラインＳＲ１〜ＳＢ１２は３本（１ピクセル分）ごとにグループ（組）にされ（Ｇｒ５４、５５、５６、５７）、隣接する２グループ（２ピクセル分）ごとにブロック（Ｂ５８、Ｂ５９）とされている。さらに、上記各ソースライン（ＳＲ１・・・）は、それぞれに設けられたサンプリングスイッチ（ＳＷＲ３７・・・）を介して、上記信号源ラインＳＬＲａ４９〜ＳＬＢｂ５４に接続されている。
すなわち、グループＧｒ５４においては、３本のソースラインＳＲ１、ＳＧ２、ＳＢ３各々が、サンプリングスイッチＳＷＲ３７、ＳＷＧ３８、ＳＷＢ３９各々を介して、ａ系統の各信号ラインＳＬＲａ４９、ＳＬＧａ５０、ＳＬＢａ５１各々に接続されている。
また、このグループＧｒ５４の３個のサンプリングスイッチ（ＳＷＲ３７〜ＳＷＢ３９）は、シフトレジスタの出力段ＳｉＲ５５に接続されており、該出力段ＳｉＲ５５から出力されるサンプリングパルスＶｈ６１によって、ＯＮ・ＯＦＦが制御される。そして、このサンプリングパルスＶｈ６１（サンプリングスイッチのＯＮ・ＯＦＦ）に応じて、各信号ライン（ＳＬＲａ４９〜ＳＬＢａ５１）からａ系統の信号が出力され、これがソースラインＳＲ１〜ＳＢ３に書き込まれる。
グループＧｒ５５においては、３本のソースラインＳＲ４、ＳＧ５、ＳＢ６各々が、サンプリングスイッチＳＷＲ４０、ＳＷＧ４１、ＳＷＢ４２各々を介して、ｂ系統の各信号ラインＳＬＲｂ５２、ＳＬＧｂ５３、ＳＬＢｂ５４各々に接続されている。
また、このグループＧｒ５５の３個のサンプリングスイッチ（ＳＷＲ４０〜ＳＷＢ４２）は、シフトレジスタの出力段ＳｉＲ５６に接続されており、該出力段ＳｉＲ５６から出力されるサンプリングパルスＶｈ６２によって、ＯＮ・ＯＦＦが制御される。そして、このサンプリングパルスＶｈ６２（サンプリングスイッチのＯＮ・ＯＦＦ）に応じて、各信号ライン（ＳＬＲｂ５２〜ＳＬＢａ５４）からｂ系統の信号が出力され、これがソースラインＳＲ４〜ＳＢ６に書き込まれる。
そして、隣接する、これらグループＧｒ５４（ａ系統）とグループＧｒ５５（ｂ系統）とが１つのブロックＢ５８とされている。
同様に、グループＧｒ５６においては、３本のソースラインＳＲ７、ＳＧ８、ＳＢ９各々が、サンプリングスイッチＳＷＲ４３、ＳＷＧ４４、ＳＷＢ４５各々を介して、ａ系統の各信号ラインＳＬＲａ４９、ＳＬＧａ５０、ＳＬＢａ５１各々に接続されている。
また、このグループＧｒ５６の３個のサンプリングスイッチ（ＳＷＲ４３〜ＳＷＢ４５）は、シフトレジスタの出力段ＳｉＲ５７に接続されており、該出力段ＳｉＲ５７から出力されるサンプリングパルスＶｈ６３によって、ＯＮ・ＯＦＦが制御される。そして、このサンプリングパルスＶｈ６３（サンプリングスイッチのＯＮ・ＯＦＦ）に応じて、各信号ライン（ＳＬＲａ４９〜ＳＬＢａ５１）からａ系統の信号が出力され、これがソースラインＳＲ７〜ＳＢ９に書き込まれる。
グループＧｒ５７においては、３本のソースラインＳＲ１０、ＳＧ１１、ＳＢ１２各々が、サンプリングスイッチＳＷＲ４６、ＳＷＧ４７、ＳＷＢ４８各々を介して、ｂ系統の各信号ラインＳＬＲｂ５２、ＳＬＧｂ５３、ＳＬＢｂ５４各々に接続されている。
また、このグループＧｒ５７の３個のサンプリングスイッチ（ＳＷＲ４６〜ＳＷＢ４８）は、シフトレジスタの出力段ＳｉＲ５８に接続されており、該出力段ＳｉＲ５８から出力されるサンプリングパルスＶｈ６４によって、ＯＮ・ＯＦＦが制御される。そして、このサンプリングパルスＶｈ６４（サンプリングスイッチのＯＮ・ＯＦＦ）に応じて、各信号ライン（ＳＬＲｂ５２〜ＳＬＢｂ５４）からｂ系統の信号が出力され、これがソースラインＳＲ１０〜ＳＢ１２に書き込まれる。
そして、隣接する、これらグループＧｒ５６（ａ系統）とグループＧｒ５７（ｂ系統）とが１つのブロックＢ５９とされている。
図３に、２種類のスタートパルスＨＳＴ１およびＨＳＴ２を生成するタイミング信号生成回路７７（フリップフロップ回路）のブロック図を示す。
同図に示すように、タイミング信号生成回路７７は、９個のＤ型フリップフロップ回路ＤＦＦ（６７〜６９・７１〜７４・７８〜７９）と２個のＴ型フリップフロップ回路ＴＦＦ（８１〜８２）と、４個のＡＮＤゲート（８３〜８４・８７〜８８）と１個のＥｘｃｌｕｓｉｖｅ−ＯＲゲート８６と１個のＯＲゲート８９と、１個のインバータ９２とを有している。なお、上記６つの論理ゲートの出力ｆをそれぞれ、ｆ８３〜８４・ｆ８７〜８８（ＡＮＤゲート）、ｆ８６（Ｅｘｃｌｕｓｉｖｅ−ＯＲゲート）、ｆ８９（ＯＲゲート）とする。なお、以下の説明において、各フリップフロップ回路には、各入力信号とともにクロックＣＬＫが入力されている。
まず第１の入力パルス（水平スタートパルス）ＨＳＴがＤ型フリップフロップ回路ＤＦＦ６７に入力され、その出力がＤ型フリップフロップ回路ＤＦＦ６８に入力される。そして、このＤ型フリップフロップ回路ＤＦＦ６８からの反転出力をＡＮＤゲート８３の一方の入力（ＡＮＤゲート８３の第１の入力）とする。また、このＡＮＤゲート８３の他方の入力（ＡＮＤゲート８３の第２の入力）を上記Ｄ型フリップフロップ回路ＤＦＦ６７の出力とする。この結果、ＡＮＤゲート８３からｆ８３が出力され、このＡＮＤゲート８３の出力を出力パルスＨＳＴＰとする。
また、第２の入力パルス（垂直スタートパルス）ＶＳＴがＤ型フリップフロップ回路ＤＦＦ６９に入力され、その出力がＤ型フリップフロップ回路ＤＦＦ７１に入力される。そして、このＤ型フリップフロップ回路ＤＦＦ７１からの反転出力をＡＮＤゲート８４の一方の入力（ＡＮＤゲート８４の第１の入力）とする。また、このＡＮＤゲート８４の他方の入力（ＡＮＤゲート８４の第２の入力）を上記Ｄ型フリップフロップ回路ＤＦＦ７１の出力とする。この結果、ＡＮＤゲート８４からはｆ８４（ＶＳＴＰ）が出力される。
ここで、上記ｆ８３をＴ型フリップフロップ回路ＴＦＦ８１に入力するとともに、上記ｆ８４（ＶＳＴＰ）をこのＴ型フリップフロップ回路ＴＦＦ８１のリセット信号として入力する。そして、上記Ｔ型フリップフロップ回路ＴＦＦ８１からの出力をＥｘｃｌｕｓｉｖｅ−ＯＲゲート８６の一方の入力（第１の入力）とする。また、上記ｆ８４をＴ型フリップフロップ回路ＴＦＦ８２に入力し、その出力を上記Ｅｘｃｌｕｓｉｖｅ−ＯＲゲート８６の他方の入力（第２の入力）とする。この結果、Ｅｘｃｌｕｓｉｖｅ−ＯＲゲート８６からはｆ８６が出力される。
次に、このｆ８６をＤ型フリップフロップ回路ＤＦＦ７２に入力し、このＤ型フリップフロップ回路ＤＦＦ７２からの出力をＡＮＤゲート８７の一方の入力（ＡＮＤゲート８７の第１の入力）とする。また、このＡＮＤゲート８７の他方の入力（ＡＮＤゲート８７の第２の入力）を、上記の第１の出力パルスＨＳＴＰとする。この結果、ＡＮＤゲートゲート８７からはｆ８７が出力される。また、上記Ｄ型フリップフロップ回路ＤＦＦ７２からの出力をインバータ９２を介してＡＮＤゲート８８の一方の入力（ＡＮＤゲート８８の第１の入力）とする。また、このＡＮＤゲート８８の他方の入力（ＡＮＤゲート８８の第２の入力）を、上記の第１の出力パルスＨＳＴＰとする。この結果、ＡＮＤゲート８８からはｆ８８が出力される。
さらに、上記ｆ８７をＤ型フリップフロップ回路ＤＦＦ７３に入力し、このＤ型フリップフロップ回路ＤＦＦ７３の出力をＯＲゲート８９の一方の入力（ＯＲゲート８９の第１の入力）とする。また、上記ｆ８８をＤ型フリップフロップ回路ＤＦＦ７４に入力し、その出力をさらにＤ型フリップフロップ回路ＤＦＦ７９に入力する。そして、このＤ型フリップフロップ回路ＤＦＦ７９の出力を上記ＯＲゲート８９の他方の入力（ＯＲゲート８９の第２の入力）とする。この結果、ＯＲゲート８９からはｆ８９が出力され、このｆ８９をスタートパルスＨＳＴ２（図１、図３参照）とする。また、上記した出力パルスＨＳＴＰをＤ型フリップフロップ回路ＤＦＦ７８に入力し、このＤ型フリップフロップ回路ＤＦＦ７８からの出力をスタートパルスＨＳＴ１（図１、図３参照）とする。
以下に、上記した表示部９５の駆動について詳細に説明する。
図２（ａ）は、上記表示部９５の奇数フレームにおける、ブロック５８（２ピクセル分）、５９（２ピクセル分）に属する１２個のサンプリングスイッチ（ＳＷＲ３７〜ＳＷＢ４８）についてのタイミングチャートと、ブロック５８，５９に属する１２本（４ピクセル分）のソースラインの電位状態（信号の書き込み状態）を示している。
また、図２（ｂ）は、上記表示部９５の偶数フレーム期間における、ブロック５８（２ピクセル分）、５９（２ピクセル分）に属する１２個のサンプリングスイッチ（ＳＷＲ３７〜ＳＷＢ４８）についてのタイミングチャートと、上記ブロック５８，５９に属する１２本（４ピクセル分）のソースラインの電位状態（信号の書き込み状態）を示している。
なお、上記のフレーム期間とは、表示部９５のすべてのゲートラインＧ９０・・・が走査される時間（一画面分の走査期間）をいう。例えば、１秒間に６０回画面を書き換える場合、１／６０秒が１フレーム分の時間となる。ここで、１・３・５・・・回目の書き換え期間を奇数フレーム期間、２・４・６・・・回目の書き換え期間を偶数フレーム期間とし、１・３・５・・・回目の書き換え後の画面（表示部９５）を奇数フレーム、２・４・６・・・回目の書き換後の画面（表示部９５）を偶数フレームとする。
図（ａ）に示すように、奇数フレーム期間においては、タイミング信号生成回路７７からのタイミング信号（図示せず）に同期して、時間ｔ０に、ブロックＢ５８に属するグループＧｒ５４、５５のサンプリングスイッチＳＷＲ３７〜ＳＷＢ４２が同時に選択（ＯＮ）される。
そして、時間ｔ０〜ｔ１の間に、これらのサンプリングスイッチ（ＳＷＲ３７〜ＳＷＢ４２）に接続する各ソースライン（ＳＲ１〜ＳＢ６）を介して、画素容量（ＰＲ１３〜ＰＢ１８）それぞれに、同一タイミングで各信号ライン（ＳＬＲａ４９〜ＳＬＢｂ５４）からの信号が書き込まれる。
なお、この期間においては、ブロックＢ５９に属するグループＧｒ５６、５７のサンプリングスイッチＳＷＲ４３〜ＳＷＢ４８はすべてＯＦＦとされ、これらのサンプリングスイッチ（ＳＷＲ４３〜ＳＷＢ４８）に接続する各ソースライン（ＳＲ７〜ＳＢ１２）は、一水平期間（１ゲートライン分の走査期間）前に書き込まれた電位のままとなっている。
ついで、時間ｔ０から１クロック（１周期）分後の時間ｔ１に送られるタイミング信号（図示せず）に同期して、ブロックＢ５８に属するグループＧｒ５４、５５のサンプリングスイッチＳＷＲ３７〜ＳＷＢ４２が同時にＯＦＦされるとともに、ブロックＢ５９に属するグループＧｒ５６、５７のサンプリングスイッチＳＷＲ４３〜ＳＷＢ４８が同時に選択（ＯＮ）される。
そして、時間ｔ１〜ｔ２の間に、これらのサンプリングスイッチ（ＳＷＲ４３〜ＳＷＢ４８）に接続する各ソースライン（ＳＲ７〜ＳＢ１２）を介して、画素容量（ＰＲ１９〜ＰＢ２４）それぞれに、同一タイミングで各信号ライン（ＳＬＲａ４９〜ＳＬＢｂ５４）からの信号が書き込まれる。
また、図２（ｂ）に示すように、偶数フレーム期間においては、タイミング信号生成回路７７からのタイミング信号（図示せず）に同期して、時間ｔ０’に、ブロックＢ５８のグループＧｒ５４のサンプリングスイッチＳＷＲ３７〜ＳＷＢ３９が同時に選択（ＯＮ）される。
そして、時間ｔ０’〜ｔ１’の間に、これらのサンプリングスイッチ（ＳＷＲ３７〜ＳＷＢ３９）に接続する各ソースライン（ＳＲ１〜ＳＢ３）を介して、画素容量（ＰＲ１３〜ＰＢ１５）それぞれに、同一タイミングで各信号ライン（ＳＬＲａ４９〜ＳＬＢｂ５１）からの信号が書き込まれる。
なお、この期間においては、ブロックＢ５８に属するグループＧｒ５５、ブロックＢ５９に属するグループＧｒ５６、５７の各サンプリングスイッチＳＷＲ４０〜ＳＷＢ４２（グループＧｒ５５）、ＳＷＲ４３〜ＳＷＢ４８（ブロックＢ５９）はすべてＯＦＦとされ、これらのサンプリングスイッチに接続する各ソースラインＳＲ４〜ＳＢ６（グループＧｒ５５）、ＳＲ７〜ＳＢ１２（ブロックＢ５９）は、一水平期間（１ゲートライン分の走査期間）前に書き込まれた電位のままとなっている。
ついで、時間ｔ０’から１クロック分（１周期分）後の時間ｔ１’に送られるタイミング信号（図示せず）に同期して、ブロックＢ５８に属するグループＧｒ５４のサンプリングスイッチＳＷＲ３７〜ＳＷＢ３９が同時にＯＦＦされるとともに、ブロックＢ５８に属するグループＧｒ５５およびブロックＢ５９に属するグループＧｒ５６の各サンプリングスイッチＳＷＲ４０〜ＳＷＢ４５が同時に選択（ＯＮ）される。
そして、時間ｔ１’〜ｔ２’の間に、これらのサンプリングスイッチ（ＳＷＲ４０〜ＳＷＢ４５）に接続する各ソースライン（ＳＲ４〜ＳＢ９）を介して、画素容量（ＰＲ１６〜ＰＢ２１）それぞれに、同一タイミングで各信号ライン（ＳＬＲｂ５２〜ＳＬＢｂ５４、ＳＬＲａ４９〜ＳＬＢａ５１）からの信号が書き込まれる。
なお、この期間においては、ブロックＢ５９に属するグループＧｒ５７の各サンプリングスイッチＳＷＲ４６〜ＳＷＢ４８はすべてＯＦＦとされ、これらのサンプリングスイッチに接続する各ソースラインＳＲ１０〜ＳＢ１２は、一水平期間（１ゲートライン分の走査期間）前に書き込まれた電位のままとなっている。
ついで、時間ｔ１’から１クロック分（１周期分）後の時間ｔ２’に送られるタイミング信号（図示せず）に同期して、ブロックＢ５８に属するグループＧｒ５５およびブロックＢ５９に属するグループＧｒ５６のサンプリングスイッチＳＷＲ４０〜ＳＷＢ４５が同時にＯＦＦされるとともに、ブロックＢ５９に属するグループＧｒ５７の各サンプリングスイッチＳＷＲ４６〜ＳＷＢ４８が同時に選択（ＯＮ）される。
そして、時間ｔ２’〜ｔ３’の間に、これらのサンプリングスイッチＳＷＲ４６〜ＳＷＢ４８に接続する各ソースラインＳＲ１０〜ＳＢ１２を介して、画素容量（ＰＲ２２〜ＰＢ２４）それぞれに、同一タイミングで各信号ライン（ＳＬＲｂ５２〜ＳＬＢｂ５４）からの信号が書き込まれる。
上記の駆動方法においては、奇数および偶数フレームをいわば１つの表示画面とみた場合に、Ｂ（青）に対応する各ソースライン（ＳＢ３、ＳＢ６、ＳＢ９、ＳＢ１２）に発生する寄生容量による電位変動を、表示部９５全体（画面全体）で均一にすることができ、これによって上記電位変動に起因する縦縞状の表示ムラを視認させにくくさせることができる。これを以下に説明する。なお、図４は表示部９５の各ソースライン間に存在する寄生容量（Ｃ１０１〜Ｃ１０４）を模式的に説明するものである。
まず、奇数フレームにおけるソースラインＳＢ６、ＳＢ１２について説明する。
まず、ソースラインＳＢ６について考えてみると、時間ｔ０でブロックＢ５８に属するサンプリングスイッチＳＷＢ４２がＯＮされるため、これに接続するソースラインＳＢ６には、時間ｔ０〜時間ｔ１まで、信号ラインＳＬＢｂ５４から信号（電位）が与えられる。そして、この時間ｔ０〜時間ｔ１においては、ブロックＢ５８に隣接するブロックＢ５９に属するサンプリングスイッチＳＷＲ４３は、ＯＦＦであり、これに接続するソースラインＳＲ７は、一水平期間前に与えられた電位のまま維持されている。このとき、新たに信号（電位）が書き込まれるソースラインＳＢ６（画素容量ＰＢ１８のソースライン側の電極）と、一水平期間前の電位のまま維持されているソースラインＳＲ７との間の電位差が大きくなり、両ソースライン間には寄生容量（電荷溜まり、図４のＣ１０２参照）が発生する。
ここで、時間ｔ１で、ブロック５９（グループＧｒ５６）に属するサンプリングスイッチＳＷＲ４３がＯＮされ、これに接続するソースラインＳＲ７に新たに信号（電位）が与えられると、このソースラインＳＲ７とソースラインＳＢ６（画素容量ＰＢ１８のソースライン側の電極）との間の電位差が小さくなり、上記の寄生容量に溜まった電荷がソースラインＳＢ６に飛び込み、ソースラインＳＢ６が電位変動をうける（図２（ａ）の矢印で示す部分を参照）。
ソースラインＳＢ１２についても同様である。すなわち、時間ｔ１でブロックＢ５９に属するサンプリングスイッチＳＷＢ４８がＯＮされるため、これに接続するソースラインＳＢ１２には、時間ｔ１〜時間ｔ２まで、信号ラインＳＬＢｂ５４から信号（電位）が与えられる。そして、この時間ｔ１〜時間ｔ２においては、このソースラインＳＢ１２に隣接するソースラインＳＲ６１は、一水平期間前に与えられた電位のまま維持されている。このとき、新たに信号（電位）が書き込まれるソースラインＳＢ１２（画素容量ＰＢ２４のソースライン側の電極）と、一水平期間前の電位のまま維持されているソースラインＳＲ６１との間の電位差が大きくなり、両ソースライン間には寄生容量（電荷溜まり、図４のＣ１０４参照）が発生する。
ここで、時間ｔ２後にソースラインＳＲ６１に新たに信号（電位）が与えられると、ソースラインＳＲ６１とソースラインＳＢ１２（画素容量ＰＢ１８のソースライン側の電極）との間の電位差が小さくなり、上記の寄生容量に溜まった電荷がソースラインＳＢ１２に飛び込み、ソースラインＳＢ１２が電位変動をうける（図２（ａ）の矢印で示す部分を参照）。
次に、偶数フレームにおけるソースラインＳＢ３、ＳＢ９について説明する。
まず、ソースラインＳＢ３について考えてみると、時間ｔ０’でグループＧｒ５４に属するサンプリングスイッチＳＷＢ３９がＯＮされるため、これに接続するソースラインＳＢ３には、時間ｔ０’〜時間ｔ１’まで、信号ラインＳＬＢａ５１から信号（電位）が与えられる。そして、この時間ｔ０’〜時間ｔ１’においては、グループＧｒ５４に隣接するグループＧｒ５５に属するサンプリングスイッチＳＷＲ４０は、ＯＦＦであり、これに接続するソースラインＳＲ４は、一水平期間前に与えられた電位のまま維持されている。このとき、新たに信号（電位）が書き込まれるソースラインＳＢ３（画素容量ＰＢ１５のソースライン側の電極）と、一水平期間前の電位のまま維持されているソースラインＳＲ４との間の電位差が大きくなり、両ソースライン間には寄生容量（電荷溜まり、図４のＣ１０１参照）が発生する。
ここで、時間ｔ１’で、グループＧｒ５５に属するサンプリングスイッチＳＷＲ４０がＯＮされ、これに接続するソースラインＳＲ４に新たに信号（電位）が与えられると、このソースラインＳＲ４とソースラインＳＢ３（画素容量ＰＢ１５のソースライン側の電極）との間の電位差が小さくなり、上記の寄生容量に溜まった電荷がソースラインＳＢ３に飛び込み、ソースラインＳＢ３が電位変動をうける（図２（ｂ）の矢印で示す部分を参照）。
ソースラインＳＢ９についても同様である。すなわち、時間ｔ１’でグループＧｒ５６に属するサンプリングスイッチＳＷＢ４５がＯＮされるため、これに接続するソースラインＳＢ９には、時間ｔ１’〜時間ｔ２’まで、信号ラインＳＬＢａ５１から信号（電位）が与えられる。そして、この時間ｔ１’〜時間ｔ２’においては、グループＧｒ５６に隣接するグループＧｒ５７に属するサンプリングスイッチＳＷＲ４６は、ＯＦＦであり、これに接続するソースラインＳＲ１０は、一水平期間前に与えられた電位のまま維持されている。このとき、新たに信号（電位）が書き込まれるソースラインＳＢ９（画素容量ＰＢ２１のソースライン側の電極）と、一水平期間前の電位のまま維持されているソースラインＳＲ１０との間の電位差が大きくなり、両ソースライン間には寄生容量（電荷溜まり、図４のＣ１０３参照）が発生する。
ここで、時間ｔ２’で、グループＧｒ５７に属するサンプリングスイッチＳＷＲ４６がＯＮされ、これに接続するソースラインＳＲ１０に新たに信号（電位）が与えられると、このソースラインＳＲ１０とソースラインＳＢ９（画素容量ＰＢ２１のソースライン側の電極）との間の電位差が小さくなり、上記の寄生容量に溜まった電荷がソースラインＳＢ９に飛び込み、ソースラインＳＢ３が電位変動をうける（図２（ｂ）の矢印で示す部分を参照）。
このように、上記の駆動方法によれば、奇数フレームにおいてはソースラインＳＢ６、ＳＢ１２が電位の変動を受け、偶数フレームにおいてはソースラインＳＢ３、ＳＢ９が電位の変動を受ける。すなわち、奇数フレームと偶数フレームとをいわば１つの表示画面とみた場合に、Ｂ（青）に対応する各ソースライン（ＳＢ３、ＳＢ６、ＳＢ９、ＳＢ１２）に発生する寄生容量による電位変動が、表示部９５全体（画面全体）で均一となる。
この結果、両フレームとも同じソースライン（ソースラインＳＢ６、ＳＢ１２）に偏って電位の変動が発生し、これらのソースラインに沿って、２ピクセル（ソースライン６本）ごとの縦縞の表示ムラが強調される（従来の駆動方法、（図６参照）ことを防止することができる。
これにより、ソースライン（ＳＲ１・・・）間の寄生容量による電位変動に起因して発生する縦縞状の表示ムラを視認させにくくさせることができる。
また、本実施の形態における表示部９５は、上記のように、シフトレジスタ７０の各出力段の１個の出力段（ＳｉＲ５５・・・）を、６個のサンプリングスイッチＳＷＲ３７・・・（６本のソースラインＳＲ１・・・）に対応させるものであるため、各ソースライン（ＳＲ１・・・）１本１本にシフトレジスタ７０の出力段を対応させる構成に比較して、シフトレジスタ７０の構成ひいては回路面積を大幅に簡略することができる。
よって、このような表示部９５（表示パネル）は、特に外形および配線ピッチに制約がある中小型の高解像度パネル（例えば、液晶パネル）への適用において、より一層効果的となる（パネルの小型化とともに、高品位の表示が可能となる）。
なお、上記実施の形態は、シフトレジスタ７０の各出力段の１個の出力段（ＳｉＲ５５・・・）を、３個のサンプリングスイッチＳＷＲ３７・・・（３本のソースラインＳＲ１・・・）に対応させる場合を説明しているが、これに限定されない。
例えば、シフトレジスタ７０の各出力段の１個の出力段（ＳｉＲ５５・・・）を２個のサンプリングスイッチに対応させることも可能である。この場合、各グループにソースラインを２本ずつ配し、信号ラインを４本にしても構わない。
また、各ソースライン（ＳＲ１、ＳＧ２、ＳＢ３、・・・）に対応する色をＲ、Ｇ、Ｂの順としたが、これに限定されない。例えば、各ソースラインＳＲ１、ＳＧ２、ＳＢ３・・・にＧ、Ｒ、Ｂ・・・と対応させることも可能である。また、各グループ（Ｇｒ５４・・・）の走査方向の端に位置するソースライン（ＳＢ３、ＳＢ９・・・）ついては、その対応色をＢ（青）にすることが好ましいが、これに限定されることもない。
なお、本発明の信号回路においては、各グループ（組）にソースライン（データライン）を１本ずつ配し、信号ライン（信号源）を２本にする構成をとることも可能である。
すなわち、２本の信号ライン（２個の信号源）と、これらの信号ラインから信号が与えられる複数のソースライン（データライン）と、該ソースライン（データライン）を駆動する駆動手段とが備えられ、上記複数のデータラインは複数の組に分けられ、各組には１本のデータラインが含まれるとともに、互いに隣接する２組が１つのブロック（２本のソースラインが含まれる）とされ、上記駆動手段によって選択された組に属するソースラインそれぞれに同一タイミングで上記信号ラインから信号が与えられる信号回路であって、上記駆動手段が、１つのブロックおよびその隣接ブロックからなるブロック群に属する各組の選択につき、奇数フレーム期間（第１の所定期間）では上記ブロックに属する組を同時に選択し、ついで隣接ブロックに属する組を同時に選択し、続く偶数フレーム期間（第２の所定期間）では上記ブロック群の端に位置する組から順に１組ずつ選択していきながら、互いに異なるブロックに属しつつ隣接する組同士については同時に選択し、引き続く残りの組については再び１組ずつとなるように選択していくように構成しても構わない。
この構成では、１つのブロックに含まれる２つの組（２本のソースライン）それぞれが、２本の信号ライン各々に対応づけられる。そして、奇数フレーム期間（第１の所定期間）では上記ブロックに属する２つの組（２本のソースライン）を同時に選択し、ついで隣接ブロックに属する２つの組（２本のソースライン）を同時に選択し、続く偶数フレーム期間（第２の所定期間）では、上記ブロック群（４つの組を含む）の端に位置する１つの組（ブロックの端部に位置する１本のソースライン）を最初に選択し、ついでその次の（走査方向に位置する）２つの組（２本のソースライン）、ついでその次の１つの組（１本のソースライン）というように順次選択される。
この構成においては、上記駆動手段が各出力段を備えたシフトレジスタと、各ソースラインに備えられたサンプリングスイッチとを有していることが好ましい。この場合、シフトレジスタの１個の出力段を１個のサンプリングスイッチ（１本のソースライン）に対応させることも可能である。
なお、本実施の形態では、信号ライン（ＳＬＲａ４９・・・）からの信号にアナログ信号を想定しているため、奇数フレームにおいては、ｂ系統（ＳＬＲｂ５２・・・）の信号を1クロック分遅延させて信号源側から出力しておくことが好ましい。この点、将来、液晶表示装置内にＤ／Ａコンバータを内蔵し、映像信号としてデジタル信号を受信できるようになった場合でも、ＤＦＦを設けることで1クロック分遅延処理を行なう回路をドライバ内に実装することは容易である。
なお、本発明の液晶表示装置は、２系統（ａ系統およびｂ系統）の映像信号をそれぞれ独立に入力する映像信号ライン（ＳＬＲａ４９・・・ＳＬＲｂ５２・・・）を備え、画素（トランジスタＴＲ２５〜ＴＢ３６および画素容量ＰＲ１３〜ＰＢ２４）がマトリクス状に配置されてなる画素部（表示部）９５を行ごとに画素単位で順次駆動する点順次駆動方式の液晶表示装置であって、画素の各列毎に配線された信号ライン各々に対して、二系統の映像信号ラインとの間に接続されたサンプリングスイッチ群（ＳＷＲ３７〜ＳＷＲ４８）を備え、このサンプリングスイッチ群（ＳＷＲ３７〜ＳＷＲ４８）において、同一タイミングでサンプリングされるサンプリングスイッチ（ＳＷＲ３７〜ＳＷＲ４８）の組み合わせが、表示フレーム順序（奇数フレーム・偶数フレーム）に応じてシフトするように駆動する駆動手段（タイミング信号生成回路７７・シフトレジスタ等）を備えたことを特徴とする液晶表示装置ともいえる。
本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明の信号回路およびこれを用いた液晶表示装置は、複数のソースライン（データライン）各々に信号ライン（信号源）からの信号を書き込む際にソースライン間の寄生容量に起因するソースラインの電位変動を、２フレームの平均として画面全体で均一化できる。
したがって、例えば、各画素に対応して設けられた複数のソースラインにソースドライバからの信号電位を書き込むような表示装置（例えば、液晶表示装置）に利用可能である。特に、外形および配線ピッチに制約がある中小型の高解像度表示装置（表示パネル）への利用において、より一層効果的といえる。
本発明の液晶表示装置の表示部を示すブロック図である。 （ａ）（ｂ）は、本発明における液晶表示装置のサンプリングスイッチのタイミングと各ソースラインの電位変化とを説明する説明図である。 本発明における液晶表示装置のタイミング信号生成回路を示すブロック図である。 本発明の液晶表示装置の表示部に存在する寄生容量を説明するブロック図である。 従来の液晶表示装置の表示部を示すブロック図である。 従来の液晶表示装置のサンプリングスイッチのタイミングと各ソースラインの電位変化とを説明する説明図である。 従来の液晶表示装置の表示部に存在する寄生容量を説明するブロック図である。
符号の説明
ＳＲ、ＳＧ、ＳＢ ソースライン（複数のデータライン）
Ｇｒ５４・５５・５６・５７ グループ（データラインの組）
Ｂ５８・５９ ブロック
Ｂ５８〜５９ ブロック群
ＳＬＲａ４９〜ＳＬＢｂ５４ 信号ライン（信号源）
７７ タイミング信号生成回路 （駆動手段）
７０ シフトレジスタ（駆動手段）
９５ 表示部（信号回路）
ＳＷＲ、ＳＷＧ、ＳＷＢ サンプリングスイッチ（駆動手段）
ＰＲ、ＰＧ、ＰＢ 画素容量（画素）
ＴＲ、ＴＧ、ＴＢ 薄膜トランジスタ

Claims (5)

  1. 複数の信号源と、該信号源から信号が与えられる複数のデータラインと、該データラインを駆動する駆動手段とが備えられ、
    上記データラインは複数の組に分けられ、各組には少なくとも１本のデータラインが含まれるとともに、互いに隣接する複数の組が１つのブロックとされ、上記駆動手段によって選択された組に属するデータラインそれぞれに同一タイミングで上記信号源から信号が与えられる信号回路であって、
    上記駆動手段は、任意のブロックおよびその隣接ブロックからなるブロック群に属する各組の選択につき、第１の所定期間では、上記任意のブロックに属する組を同時に選択し、ついで隣接ブロックに属する組を同時に選択し、続く第２の所定期間では、上記ブロック群の端に位置する組から順に１組ずつ選択していきながら、互いに異なるブロックに属しつつ隣接する組同士については同時に選択し、引き続く残りの組については再び１組ずつとなるように順に選択していくように、構成されていることを特徴とする信号回路。
  2. 上記複数の信号源として、第１の信号系統に属する赤、緑、青の３本の信号ラインと第２の信号系統に属する赤、緑、青の３本の信号ラインとを備え、上記ブロックはそれぞれが３本のデータラインを含む２つの組を有し、この一方の組に属する各データラインが上記第１の信号系統の各信号ラインに対応し、他方の組に属する各データラインが上記第２の信号系統の各信号ラインに対応しているとともに、各組における走査方向側の端に位置するデータラインが青の信号ラインに対応していることを特徴とする請求項１に記載の信号回路。
  3. 上記データラインは表示装置の画素に対応して設けられたソースラインであり、上記第１の所定期間が奇数フレーム期間であり、第２の所定期間が偶数フレーム期間であることを特徴とする請求項１に記載の信号回路。
  4. 請求項１〜３のいずれか１項の信号回路が用いられていることを特徴とする表示装置。
  5. 複数のデータラインに信号源からの信号を与えるために、
    上記データラインを複数の組に分け、各組に少なくとも１本のデータラインを配するとともに互いに隣接する複数の組を１つのブロックとし、任意に選択した組に属するデータラインそれぞれに同一タイミングで上記信号源から信号を与えるデータラインの駆動方法であって、
    任意のブロックおよびその隣接ブロックからなるブロック群に属する各組の選択につき、
    第１の所定期間では上記任意のブロックに属する組を同時に選択し、ついで隣接ブロックに属する組を同時に選択し、続く第２の所定期間では、上記ブロック群の端に位置する組から順に１組ずつ選択していきながら、互いに異なるブロックに属しつつ隣接する組同士については同時に選択し、引き続く残りの組については再び１組ずつとなるように順に選択していくことを特徴とするデータラインの駆動方法。
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