JP3063095B2 - 位相同期装置 - Google Patents
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- JP3063095B2 JP3063095B2 JP1217431A JP21743189A JP3063095B2 JP 3063095 B2 JP3063095 B2 JP 3063095B2 JP 1217431 A JP1217431 A JP 1217431A JP 21743189 A JP21743189 A JP 21743189A JP 3063095 B2 JP3063095 B2 JP 3063095B2
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- video signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、量子化されたビデオ信号のカラーバースト
に同期したサブキャリアの整数倍のクロック信号を得る
ための位相同期装置に関する。
に同期したサブキャリアの整数倍のクロック信号を得る
ための位相同期装置に関する。
例えばNTSC（National Television Syetem Committe
e）方式によるカラー画像のビデオ信号には、色の情報
を受信側で同期検波するために必要なサブキャリアの位
相情報としてカラーバーストが付加されている。このよ
うなビデオ信号をPCM（Pulse Code Modulation）信号に
変調して送信する場合、バーストフラグに同期した信号
に基づいて量子化を行う必要がある。カラーバーストに
同期させないと受像機側で復調したカラーバーストの位
相がずれ、正確な色を再現できなくなるためである。従
来は、ビデオ信号のカラーバーストと同期したクロック
パルスをPLL回路（フェーズロックループ回路）で作成
し、このパルスに基づいて量子化を行っている。
e）方式によるカラー画像のビデオ信号には、色の情報
を受信側で同期検波するために必要なサブキャリアの位
相情報としてカラーバーストが付加されている。このよ
うなビデオ信号をPCM（Pulse Code Modulation）信号に
変調して送信する場合、バーストフラグに同期した信号
に基づいて量子化を行う必要がある。カラーバーストに
同期させないと受像機側で復調したカラーバーストの位
相がずれ、正確な色を再現できなくなるためである。従
来は、ビデオ信号のカラーバーストと同期したクロック
パルスをPLL回路（フェーズロックループ回路）で作成
し、このパルスに基づいて量子化を行っている。
第２図は、このようなカラーバースト信号に同期した
信号に基づいてビデオ信号を量子化するPLL装置の回路
構成を示したものである。
信号に基づいてビデオ信号を量子化するPLL装置の回路
構成を示したものである。
PLL装置は入力端子11から供給されるアナログビデオ
信号12に低インピーダンスのビデオ信号13に変換するバ
ッファアンプ14を備えている。バッファアンプ14から出
力されたビデオ信号13は同期分離回路16、バンドパスフ
ィルタ17およびA/Dコンバータ18に供給されるようにな
っている。
信号12に低インピーダンスのビデオ信号13に変換するバ
ッファアンプ14を備えている。バッファアンプ14から出
力されたビデオ信号13は同期分離回路16、バンドパスフ
ィルタ17およびA/Dコンバータ18に供給されるようにな
っている。
同期分離回路16は、ビデオ信号13から同期信号19に分
離してパルス発生回路21に供給する。パルス発生回路21
は、同期信号19が供給されてから一定時間経過後にバー
ストフラグ22を出力し、これをゲート回路23に供給す
る。バーストフラグ22は、ビデオ信号13のカラーバース
トの位相が安定するほぼ中央部で出力されるようになっ
ている。
離してパルス発生回路21に供給する。パルス発生回路21
は、同期信号19が供給されてから一定時間経過後にバー
ストフラグ22を出力し、これをゲート回路23に供給す
る。バーストフラグ22は、ビデオ信号13のカラーバース
トの位相が安定するほぼ中央部で出力されるようになっ
ている。
バンドパスフィルタ17は、カラーバーストからなるク
ロマ信号26をビデオ信号13から抽出してコンパレータ27
に供給する。コンパレータ27はクロマ信号26をパルス化
し、クロマパルス信号28をゲート回路23に供給する。ゲ
ート回路23は、パルス発生回路21から供給されるバース
トフラグ22によりカラーバーストのほぼ中央部に位置す
るクロマパルス信号28の任意の１サイクルを抜き取る。
ゲート回路23は、抜き取ったパルス信号をスタートパル
ス29としてPLL回路30の位相比較器31に供給するように
なっている。
ロマ信号26をビデオ信号13から抽出してコンパレータ27
に供給する。コンパレータ27はクロマ信号26をパルス化
し、クロマパルス信号28をゲート回路23に供給する。ゲ
ート回路23は、パルス発生回路21から供給されるバース
トフラグ22によりカラーバーストのほぼ中央部に位置す
るクロマパルス信号28の任意の１サイクルを抜き取る。
ゲート回路23は、抜き取ったパルス信号をスタートパル
ス29としてPLL回路30の位相比較器31に供給するように
なっている。
位相比較器31は、スタートパルス29の立ち上がりのエ
ッジと、再生サブキャリア32の立ち上がりのエッジとを
位相比較してこれらの誤差信号34を出力する。誤差信号
34はループフィルタ36を通して発信器37に供給される。
発信器37は、サブキャリアの整数値Ｎ倍の周波数（Nfs
c）のクロックパルス38を出力する。クロックパルス38
はカウンタ回路41に供給され、ここでＮ分の１に分周さ
れた後に再生サブキャリア32として位相比較器31にフィ
ードバックされるようになっている。
ッジと、再生サブキャリア32の立ち上がりのエッジとを
位相比較してこれらの誤差信号34を出力する。誤差信号
34はループフィルタ36を通して発信器37に供給される。
発信器37は、サブキャリアの整数値Ｎ倍の周波数（Nfs
c）のクロックパルス38を出力する。クロックパルス38
はカウンタ回路41に供給され、ここでＮ分の１に分周さ
れた後に再生サブキャリア32として位相比較器31にフィ
ードバックされるようになっている。
PLL回路30から出力されたクロックパルス38は、出力
端子39、ラッチ回路41およびA/Dコンバータ18に供給さ
れる。A/Dコンバータ18では、クロックパルス38によっ
て低インピーダンスのビデオ信号13の標本化、量子化を
行い、この出力をラッチ回路41でクロックパルス38によ
りラッチしてPCMビデオ信号42を得る。PCMビデオ信号41
は出力端子43から出力されるようになっている。
端子39、ラッチ回路41およびA/Dコンバータ18に供給さ
れる。A/Dコンバータ18では、クロックパルス38によっ
て低インピーダンスのビデオ信号13の標本化、量子化を
行い、この出力をラッチ回路41でクロックパルス38によ
りラッチしてPCMビデオ信号42を得る。PCMビデオ信号41
は出力端子43から出力されるようになっている。
このように、PLL回路から出力されるクロックパルス
信号38は、ビデオ信号13から抽出したカラーバーストと
位相ロックしているので、ビデオ信号13を量子化したPC
Mビデオ信号41中のカラーバーストにも同期している。
信号38は、ビデオ信号13から抽出したカラーバーストと
位相ロックしているので、ビデオ信号13を量子化したPC
Mビデオ信号41中のカラーバーストにも同期している。
このような従来のPLL装置では、ビデオ信号を量子化
するためのクロックパルス38をPLL回路30で作成してお
り、位相同期までの時間はそのループ特性に依存するの
で、位相の急変に対する追従性に限界があった。また、
量子化されたPCMビデオ信号42は必ずしもカラーバース
トと同期していないという欠点があった。すなわち、バ
ンドパスフィルタ17は、一般にドリフトするものであ
る。更に、コンパレータ27ではその基準電圧がオフセッ
ト電圧やバイアス電流の温度ドリフトによって差異を生
じる。これらが原因となって、PLL回路30の基準信号と
なるスタートパルス29の位相が変化し、カラーバースト
との非同期を招いていた。
するためのクロックパルス38をPLL回路30で作成してお
り、位相同期までの時間はそのループ特性に依存するの
で、位相の急変に対する追従性に限界があった。また、
量子化されたPCMビデオ信号42は必ずしもカラーバース
トと同期していないという欠点があった。すなわち、バ
ンドパスフィルタ17は、一般にドリフトするものであ
る。更に、コンパレータ27ではその基準電圧がオフセッ
ト電圧やバイアス電流の温度ドリフトによって差異を生
じる。これらが原因となって、PLL回路30の基準信号と
なるスタートパルス29の位相が変化し、カラーバースト
との非同期を招いていた。
そこで本発明の目的は、カラーバーストに同期した量
子化を行うと共に、位相変化に対して追従性のよい位相
同期装置を提供することにある。
子化を行うと共に、位相変化に対して追従性のよい位相
同期装置を提供することにある。
本発明では、（イ）クロックパルスを発生するパルス
発振器と、 このクロックパルスの位相を遅延させる位相遅延手段
と、（ロ）アナログビデオ信号をこの位相遅延手段から
出力されるクロックパルスに従って量子化しPCMビデオ
信号とする変調手段と、（ハ）位相遅延手段から出力さ
れるクロックパルスからサブキャリアを作成するサブキ
ャリア作成手段と、（ニ）このサブキャリアの遅延させ
て遅延サブキャリアを作成する可変長シフトレジスタ
と、（ホ）この可変長シフトレジスタから出力される遅
延サブキャリアとPCMビデオ信号および位相遅延手段か
ら出力されるクロックパルスを入力して、ペデスタリア
ル電位をＢ、カラーバーストの波高値をAm、サンプリン
グ位相のずれをθとするときに Ｂ＋Am sinθ Ｂ＋Am cosθ Ｂ−Am sinθ Ｂ−Am cosθ の４式で示される90度ずつ位相シフトした信号を作成す
る４相展開手段と、（ヘ）これら４式のうちの１番目の
式と２番目の式で示される信号を入力して減算値として
2Am sinθを求める第１の減算手段と、（ト）４式のう
ちの３番目の式と４番目の式で示される信号を入力して
減算値として2Am cosθを求める第２の減算手段と、
（チ）予めアークタンジェントのテーブルを格納してお
り、第１および第２の減算手段の入力を基にして前記PC
Mビデオ信号中の位相差を求める位相演算手段と、
（リ）この位相演算手段で求められた位相差と１ライン
前の位相差との和を算出する加算手段と、（ヌ）この加
算手段の算出した和をカラーバースト１サイクル分の周
期で割ってその剰余値を算出する剰余値算出手段と、
（ル）アナログビデオ信号からカラーバーストの位置を
示すバーストフラグを得るフラグ生成手段と、（ヲ）剰
余値算出手段で算出された剰余値をラッチしてフラグ生
成手段からバーストフラグが供給されるとその剰余値を
位相制御値として位相遅延手段に出力して１クロック以
内の時間だけクロックパルスの位相を遅延させると共に
可変長シフトレジスタに供給して１クロック単位でサブ
キャリアを遅延させる剰余値ラッチ手段とを位相同期装
置に具備させる。
発振器と、 このクロックパルスの位相を遅延させる位相遅延手段
と、（ロ）アナログビデオ信号をこの位相遅延手段から
出力されるクロックパルスに従って量子化しPCMビデオ
信号とする変調手段と、（ハ）位相遅延手段から出力さ
れるクロックパルスからサブキャリアを作成するサブキ
ャリア作成手段と、（ニ）このサブキャリアの遅延させ
て遅延サブキャリアを作成する可変長シフトレジスタ
と、（ホ）この可変長シフトレジスタから出力される遅
延サブキャリアとPCMビデオ信号および位相遅延手段か
ら出力されるクロックパルスを入力して、ペデスタリア
ル電位をＢ、カラーバーストの波高値をAm、サンプリン
グ位相のずれをθとするときに Ｂ＋Am sinθ Ｂ＋Am cosθ Ｂ−Am sinθ Ｂ−Am cosθ の４式で示される90度ずつ位相シフトした信号を作成す
る４相展開手段と、（ヘ）これら４式のうちの１番目の
式と２番目の式で示される信号を入力して減算値として
2Am sinθを求める第１の減算手段と、（ト）４式のう
ちの３番目の式と４番目の式で示される信号を入力して
減算値として2Am cosθを求める第２の減算手段と、
（チ）予めアークタンジェントのテーブルを格納してお
り、第１および第２の減算手段の入力を基にして前記PC
Mビデオ信号中の位相差を求める位相演算手段と、
（リ）この位相演算手段で求められた位相差と１ライン
前の位相差との和を算出する加算手段と、（ヌ）この加
算手段の算出した和をカラーバースト１サイクル分の周
期で割ってその剰余値を算出する剰余値算出手段と、
（ル）アナログビデオ信号からカラーバーストの位置を
示すバーストフラグを得るフラグ生成手段と、（ヲ）剰
余値算出手段で算出された剰余値をラッチしてフラグ生
成手段からバーストフラグが供給されるとその剰余値を
位相制御値として位相遅延手段に出力して１クロック以
内の時間だけクロックパルスの位相を遅延させると共に
可変長シフトレジスタに供給して１クロック単位でサブ
キャリアを遅延させる剰余値ラッチ手段とを位相同期装
置に具備させる。
すなわち本発明では、PCMビデオ信号中のカラーバー
ストとクロックパルスの位相差を直接検出し、その位相
差によって位相引き戻しを行うようにした。また、サブ
キャリアとPCMビデオ信号および位相被遅延手段から出
力されるクロックパルスを４相展開手段に入力して90度
ずつ位相シフトした信号を作成し、第１の減算手段でこ
のうちの２つの信号を減算して2Am sinθを求めると共
に、第２の減算手段で他の２つの信号を減算して2Am co
sθを求めることにした。また、予めアークタンジェン
トのテーブルを格納した位相演算手段で、第１および第
２の減算手段の入力を基にしてPCMビデオ信号中の位相
差を求めることにし、求められた位相差と１ライン前の
位相差との和を加算手段で算出し、この和をカラーバー
スト１サイクル分の周期で割って剰余値算出手段で剰余
値を算出して、これをラッチし、フラグ生成手段からバ
ーストフラグが供給されるとこの剰余値を位相制御値と
して位相遅延手段に出力して１クロック以内の時間だけ
クロックパルスの位相を遅延させると共に可変長シフト
レジスタに供給して１クロック単位でサブキャリアを遅
延させることにした。
ストとクロックパルスの位相差を直接検出し、その位相
差によって位相引き戻しを行うようにした。また、サブ
キャリアとPCMビデオ信号および位相被遅延手段から出
力されるクロックパルスを４相展開手段に入力して90度
ずつ位相シフトした信号を作成し、第１の減算手段でこ
のうちの２つの信号を減算して2Am sinθを求めると共
に、第２の減算手段で他の２つの信号を減算して2Am co
sθを求めることにした。また、予めアークタンジェン
トのテーブルを格納した位相演算手段で、第１および第
２の減算手段の入力を基にしてPCMビデオ信号中の位相
差を求めることにし、求められた位相差と１ライン前の
位相差との和を加算手段で算出し、この和をカラーバー
スト１サイクル分の周期で割って剰余値算出手段で剰余
値を算出して、これをラッチし、フラグ生成手段からバ
ーストフラグが供給されるとこの剰余値を位相制御値と
して位相遅延手段に出力して１クロック以内の時間だけ
クロックパルスの位相を遅延させると共に可変長シフト
レジスタに供給して１クロック単位でサブキャリアを遅
延させることにした。
以下、実施例につき本発明を詳細に説明する。
第１図は、本発明の一実施例における位相同期装置の
回路構成を示したものである。
回路構成を示したものである。
位相同期装置はバッファアンプ51を備えている。バッ
ファアンプ51は、入力端子52から供給されるアナログの
ビデオ信号53を低インピーダンスのビデオ信号54に変換
し、フラグ発生部56とクランプ回路57に供給する。クラ
ンプ回路57は、フラグ発生部56で作成されたバーストフ
ラグ68に基づいて低インピーダンスのビデオ信号54のペ
デスタル部を固定し、そのビデオ信号69をA/Dコンバー
タ71に供給する。A/Dコンバータ71は、ビデオ信号69を
遅延クロックパルス72に従って量子化してPCMビデオ信
号73とし、出力端子74と位相比較部76に供給するように
なっている。
ファアンプ51は、入力端子52から供給されるアナログの
ビデオ信号53を低インピーダンスのビデオ信号54に変換
し、フラグ発生部56とクランプ回路57に供給する。クラ
ンプ回路57は、フラグ発生部56で作成されたバーストフ
ラグ68に基づいて低インピーダンスのビデオ信号54のペ
デスタル部を固定し、そのビデオ信号69をA/Dコンバー
タ71に供給する。A/Dコンバータ71は、ビデオ信号69を
遅延クロックパルス72に従って量子化してPCMビデオ信
号73とし、出力端子74と位相比較部76に供給するように
なっている。
位相同期装置は、サブキャリアの４倍の周波数でクロ
ックパルス77を発振するクリスタル発振器78を備えてい
る。クリスタル発振器78で発振されたクロックパルス77
は、可変延長回路79に供給される。可変延長回路79は、
遅延制御部81から供給される位相制御値82により角度±
45度の範囲でクロックパルス77の位相を遅延させ、遅延
クロックパルス72としてA/Dコンバータ71、出力端子83
およびカウンタ回路84に供給するようになっている。
ックパルス77を発振するクリスタル発振器78を備えてい
る。クリスタル発振器78で発振されたクロックパルス77
は、可変延長回路79に供給される。可変延長回路79は、
遅延制御部81から供給される位相制御値82により角度±
45度の範囲でクロックパルス77の位相を遅延させ、遅延
クロックパルス72としてA/Dコンバータ71、出力端子83
およびカウンタ回路84に供給するようになっている。
カウンタ回路84は遅延クロックパルス72を４分の１に
分周してサブキャリア85を作成し可変長シフトレジスタ
86に供給する。可変長シフトレジスタ86は、遅延量制御
回路81から供給される位相制御値82に基づいてサブキャ
リア85の位相を１クロック単位で遅延させ、遅延サブキ
ャリア87を出力端子88と位相比較部76に供給するように
なっている。
分周してサブキャリア85を作成し可変長シフトレジスタ
86に供給する。可変長シフトレジスタ86は、遅延量制御
回路81から供給される位相制御値82に基づいてサブキャ
リア85の位相を１クロック単位で遅延させ、遅延サブキ
ャリア87を出力端子88と位相比較部76に供給するように
なっている。
位相比較部76は、PCMビデオ信号73中のカラーバース
トと遅延サブキャリア87との位相差θを論理的に算出
し、遅延量制御部81に供給する。遅延量制御部81は、供
給された位相差θから位相制御値82を求める。遅延量制
御部81は、位相制御値82をラッチ回路89でホールドして
フラグ発生部56からバーストフラグ68の供給を受ける
と、可変長シフトレジスタ86と可変延長回路79に供給す
るようになっている。
トと遅延サブキャリア87との位相差θを論理的に算出
し、遅延量制御部81に供給する。遅延量制御部81は、供
給された位相差θから位相制御値82を求める。遅延量制
御部81は、位相制御値82をラッチ回路89でホールドして
フラグ発生部56からバーストフラグ68の供給を受ける
と、可変長シフトレジスタ86と可変延長回路79に供給す
るようになっている。
次に、このように構成された位相同期装置の動作につ
いて説明する。
いて説明する。
位相同期装置の入力端子52から供給されたアナログの
ビデオ信号53は、バッファアンプ51で低インピーダンス
のビデオ信号54に変換される。バッファアンプ51から出
力されたビデオ信号54はクランプ回路57およびフラグ発
生部56に供給される。
ビデオ信号53は、バッファアンプ51で低インピーダンス
のビデオ信号54に変換される。バッファアンプ51から出
力されたビデオ信号54はクランプ回路57およびフラグ発
生部56に供給される。
フラグ発生部56の同期分離回路91では、供給されたビ
デオ信号54から同期信号92を分離し、バーストフラグ発
生回路93に供給する。バーストフラグ発生回路93は、同
期信号92の供給から所定時間の経過後にカラーバースト
の位置を示すバーストフラグ68を発生し、クランプ回路
57に供給する。クランプ回路57は、バーストフラグ68に
基づいて低インピーダンスのビデオ信号54のペデスタル
部を固定し、そのビデオ信号59をA/Dコンバータ71に供
給する。A/Dコンバータ71は、ビデオ信号69を、遅延ク
ロックパルス72に従って量子化し、PCMビデオ信号73を
出力端子から出力すると共に、位相比較部76に供給す
る。
デオ信号54から同期信号92を分離し、バーストフラグ発
生回路93に供給する。バーストフラグ発生回路93は、同
期信号92の供給から所定時間の経過後にカラーバースト
の位置を示すバーストフラグ68を発生し、クランプ回路
57に供給する。クランプ回路57は、バーストフラグ68に
基づいて低インピーダンスのビデオ信号54のペデスタル
部を固定し、そのビデオ信号59をA/Dコンバータ71に供
給する。A/Dコンバータ71は、ビデオ信号69を、遅延ク
ロックパルス72に従って量子化し、PCMビデオ信号73を
出力端子から出力すると共に、位相比較部76に供給す
る。
位相比較部76では、PCMビデオ信号73中のカラーバー
ストと変調サブキャリア87との位相比較を論理的に行
い、これらの位相差θを求める。すなわち、位相比較部
76の４相展開回路94は、ペデスタル電位をＢ、カラーバ
ーストの波高値をAm、サンプリング位相のずれをθとす
ると、次の（１）から（４）までの４式で示される90度
ずつ位相シフトした信号を作成する。
ストと変調サブキャリア87との位相比較を論理的に行
い、これらの位相差θを求める。すなわち、位相比較部
76の４相展開回路94は、ペデスタル電位をＢ、カラーバ
ーストの波高値をAm、サンプリング位相のずれをθとす
ると、次の（１）から（４）までの４式で示される90度
ずつ位相シフトした信号を作成する。
Ｂ＋Am sinθ ……（１） Ｂ＋Am cosθ ……（２） Ｂ−Am sinθ ……（３） Ｂ−Am cosθ ……（４） この第（１）式と第（２）式は第１の減算回路95に、
第（３）式と第（４）式は第２の減算回路96に供給され
る。第１の減算回路95の減算値97は2Am sinθであり、
第２の減算値98は2Am cosθである。これら減算値97、9
8は位相演算ROM99に供給される。位相演算ROM99は、予
めアークタンジェントのテーブルが焼き込まれている。
このため位相演算ROM99は、演算値97、98の入力によ
り、PCMビデオ信号73中のカラーバーストと変調サブキ
ャリア87との位相差θを出力する。位相比較部76で求め
た位相差θは遅延量制御部81に供給される。
第（３）式と第（４）式は第２の減算回路96に供給され
る。第１の減算回路95の減算値97は2Am sinθであり、
第２の減算値98は2Am cosθである。これら減算値97、9
8は位相演算ROM99に供給される。位相演算ROM99は、予
めアークタンジェントのテーブルが焼き込まれている。
このため位相演算ROM99は、演算値97、98の入力によ
り、PCMビデオ信号73中のカラーバーストと変調サブキ
ャリア87との位相差θを出力する。位相比較部76で求め
た位相差θは遅延量制御部81に供給される。
遅延量制御部81の加算回路100は、供給される位相差
θと１ライン前の位相差101との和を求め、その加算値1
02を剰余算出回路103に供給する。剰余算出回路103は、
供給された加算値102をカラーバースト１サイクル分の
周期で割り、その剰余値104をラッチ回路89に供給す
る。ラッチ回路89は剰余値104をホールドし、フラグ発
生部56からバーストフラグ68が供給されると、位相制御
値82として可変延長回路79および可変長シフトレジスタ
86に供給する。
θと１ライン前の位相差101との和を求め、その加算値1
02を剰余算出回路103に供給する。剰余算出回路103は、
供給された加算値102をカラーバースト１サイクル分の
周期で割り、その剰余値104をラッチ回路89に供給す
る。ラッチ回路89は剰余値104をホールドし、フラグ発
生部56からバーストフラグ68が供給されると、位相制御
値82として可変延長回路79および可変長シフトレジスタ
86に供給する。
位相制御値82の供給により可変延長回路79では１クロ
ック以内の時間だけクロックパルス77の位相を遅延し、
可変長シフトレジスタ86では１クロック単位でサブキャ
リア85の位相を遅延する。これにより位相の引き戻しが
行われ、PCMビデオ信号73中のカラーバーストは遅延サ
ブキャリア87と位相同期する。
ック以内の時間だけクロックパルス77の位相を遅延し、
可変長シフトレジスタ86では１クロック単位でサブキャ
リア85の位相を遅延する。これにより位相の引き戻しが
行われ、PCMビデオ信号73中のカラーバーストは遅延サ
ブキャリア87と位相同期する。
以上説明した実施例では、PCMビデオ信号のカラーバ
ーストと遅延サブキャリアとの位相差を論理的処理で求
めているので、回路を容易にIC化することができ、従っ
て装置を小型化することも可能である。
ーストと遅延サブキャリアとの位相差を論理的処理で求
めているので、回路を容易にIC化することができ、従っ
て装置を小型化することも可能である。
このように本発明によれば、ループフィルタを用いず
にPCMビデオ信号中のカラーバーストとクロックパルス
との位相差を直接検出し、その位相差によって位相引き
戻しを行う構成としたので、位相の急変に対しても瞬時
に応答することができる。また、温度変化やドリフトの
要因も補償することができる構成であるため、安定した
位相同期装置を提供することができる。
にPCMビデオ信号中のカラーバーストとクロックパルス
との位相差を直接検出し、その位相差によって位相引き
戻しを行う構成としたので、位相の急変に対しても瞬時
に応答することができる。また、温度変化やドリフトの
要因も補償することができる構成であるため、安定した
位相同期装置を提供することができる。
また本発明ではサブキャリアとPCMビデオ信号および
位相遅延手段から出力されるクロックパルスを４相展開
手段に入力して90度ずつ位相シフトした信号を作成し、
第１の演算手段でこのうちの２つの信号を減算して2Am
sinθを求めると共に、第２の減算手段で他の２つの信
号を減算して2Am cosθを求め、予めアークタンジェン
トのテーブルを格納した位相演算手段で、第１および第
２の減算手段の入力を基にしてPCMビデオ信号中の位相
差を求めることにした。このように本発明ではPCMビデ
オ信号のカラーバーストと遅延サブキャリアとの位相差
を論理的な処理で求めることにしているので、回路を容
易にIC化することができ、装置を小型化することが可能
になるという効果もある。
位相遅延手段から出力されるクロックパルスを４相展開
手段に入力して90度ずつ位相シフトした信号を作成し、
第１の演算手段でこのうちの２つの信号を減算して2Am
sinθを求めると共に、第２の減算手段で他の２つの信
号を減算して2Am cosθを求め、予めアークタンジェン
トのテーブルを格納した位相演算手段で、第１および第
２の減算手段の入力を基にしてPCMビデオ信号中の位相
差を求めることにした。このように本発明ではPCMビデ
オ信号のカラーバーストと遅延サブキャリアとの位相差
を論理的な処理で求めることにしているので、回路を容
易にIC化することができ、装置を小型化することが可能
になるという効果もある。
第１図は、本発明の一実施例における位相同期装置の回
路構成図、第２図はカラーバースト信号に同期した信号
に基づいてビデオ信号を量子化する従来のPLL装置の回
路構成図である。 56……フラグ発生回路、 71……A/Dコンバータ、 76……位相比較部、 78……クリスタル発振器、 79……可変延長回路、 81……遅延量制御部、 84……カウンタ回路、 86……可変長シフトレジスタ。
路構成図、第２図はカラーバースト信号に同期した信号
に基づいてビデオ信号を量子化する従来のPLL装置の回
路構成図である。 56……フラグ発生回路、 71……A/Dコンバータ、 76……位相比較部、 78……クリスタル発振器、 79……可変延長回路、 81……遅延量制御部、 84……カウンタ回路、 86……可変長シフトレジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 9/45
Claims (1)
- 【請求項１】クロックパルスを発生するパルス発振器
と、 このクロックパルスの位相を遅延させる位相遅延手段
と、 アナログビデオ信号をこの位相遅延手段から出力される
クロックパルスに従って量子化しPCMビデオ信号とする
変調手段と、 前記位相遅延手段から出力されるクロックパルスからサ
ブキャリアを作成するサブキャリア作成手段と、 このサブキャリアの遅延させて遅延サブキャリアを作成
する可変長シフトレジスタと、 この可変長シフトレジスタから出力される遅延サブキャ
リアと前記PCMビデオ信号および前記位相遅延手段から
出力されるクロックパルスを入力して、ペデスタリアル
電位をＢ、カラーバーストの波高値をAm、サンプリング
位相のずれをθとするときに Ｂ＋Am sinθ Ｂ＋Am cosθ Ｂ−Am sinθ Ｂ−Am cosθ の４式で示される90度ずつ位相シフトした信号を作成す
る４相展開手段と、 これら４式のうちの１番目の式と２番目の式で示される
信号を入力して減算値として2Am sinθを求める第１の
減算手段と、 前記４式のうちの３番目の式と４番目の式で示される信
号を入力して減算値として2Am cosθを求める第２の減
算手段と、 予めアークタンジェントのテーブルを格納しており、前
記第１および第２の減算手段の入力を基にして前記PCM
ビデオ信号中の位相差を求める位相演算手段と、 この位相演算手段で求められた位相差と１ライン前の位
相差との和を算出する加算手段と、 この加算手段の算出した和を前記カラーバースト１サイ
クル分の周期で割ってその剰余値を算出する剰余値算出
手段と、 前記アナログビデオ信号からカラーバーストの位置を示
すバーストフラグを得るフラグ生成手段と、 前記剰余値算出手段で算出された剰余値をラッチしてフ
ラグ生成手段からバーストフラグが供給されるとその剰
余値を位相制御値として前記位相遅延手段に出力して１
クロック以内の時間だけ前記クロックパルスの位相を遅
延させると共に前記可変長シフトレジスタに供給して１
クロック単位で前記サブキャリアを遅延させる剰余値ラ
ッチ手段 とを具備することを特徴とする位相同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217431A JP3063095B2 (ja) | 1989-08-25 | 1989-08-25 | 位相同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217431A JP3063095B2 (ja) | 1989-08-25 | 1989-08-25 | 位相同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382291A JPH0382291A (ja) | 1991-04-08 |
| JP3063095B2 true JP3063095B2 (ja) | 2000-07-12 |
Family
ID=16704113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217431A Expired - Fee Related JP3063095B2 (ja) | 1989-08-25 | 1989-08-25 | 位相同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063095B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2870222B2 (ja) * | 1991-06-10 | 1999-03-17 | 日本電気株式会社 | サブキャリア再生器 |
| JPH11196431A (ja) * | 1997-12-26 | 1999-07-21 | Fujitsu General Ltd | ２重ループｐｌｌ回路及びこのｐｌｌ回路を用いた色復調回路 |
-
1989
- 1989-08-25 JP JP1217431A patent/JP3063095B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0382291A (ja) | 1991-04-08 |
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